JP2005100037A - 制御システム - Google Patents

Abstract

【課題】 電源回路についても低消費電力モードに移行可能に構成されている場合、より効率的に低消費電力化を図ることができる制御システムを提供する。
【解決手段】 制御ＩＣ部２に動作用電源を供給する電源ＩＣ部３を、制御ＩＣ部２によって出力されるＳＴＢＹ信号がアクティブになると出力電流量を低減するＳＴＢＹモードに移行可能に構成する。
【選択図】 図１

Description

本発明は、制御対象の制御を行う制御ＩＣと、この制御ＩＣに動作用電源を供給する電源ＩＣとで構成されることを特徴とする制御システムに関する。

例えば、車両用のＥＣＵ(Electronic Control Unit)は、制御ＩＣたるＣＰＵと電源ＩＣとを備えてなる制御システムである。そして、ＣＰＵは、制御処理を行なう必要がない状態が所定の期間継続すると、電力消費を低減するために所謂スリープモード（若しくは、スタンバイモード）というような低消費電力モードに移行するようになっている。スリープモードでは、ＣＰＵに供給される動作用クロックの出力を停止させるようにしている（例えば、特許文献１参照）。

ところで、ＣＰＵがスリープモードに移行すれば消費電力が低下するわけであるから、それに応じて電源ＩＣの電源容量も低下させることが可能なはずである。しかしながら、従来、そのような低消費電力モードに移行可能に構成された電源ＩＣは存在しなかった。そこで、低消費電力モードに移行可能に構成される電源ＩＣを想定すると、例えば、電源ＩＣが自身の出力電流をモニタして、その電流値がしきい値を下回った場合に低消費電力モードに移行する構成が考えられる。

この場合、上記構成の電源ＩＣを上述したＣＰＵと組み合わせてなる制御システムを想定すると、低消費電力モードに移行する場合のプロセスは、以下のようになるものと考えられる。
（１）ＣＰＵが、条件に応じてスリープモードに移行する。
（２）（１）により、システムの消費電流が低減する。
（３）電源ＩＣが、消費電流の低減を検出して低消費電力モードに移行する。
特開２００１−２１１６４０

しかしながら、以上のような構成では、（１）でＣＰＵがスリープモードに移行してから（３）で電源ＩＣが低消費電力モードに移行するまでに所定のタイムラグが生じるため、そのタイムラグにおいて電源ＩＣが電力を余分に消費することになる。従って、その点に改善の余地がある。
本発明は上記事情に鑑みてなされたものであり、その目的は、電源回路についても低消費電力モードに移行可能に構成されている場合、より効率的に低消費電力化を図ることができる制御システムを提供することにある。

請求項１記載の制御システムによれば、制御ＩＣに動作用電源を供給する電源ＩＣは、制御ＩＣによって出力される電源制御信号がアクティブになると出力電流量を低減する低消費電力モードに移行可能となる。斯様に構成すれば、電源ＩＣは、制御ＩＣ側が低消費電力モードに移行するのと略同時に低消費電力モードに移行するようになるので、両者間にタイムラグが殆どなくなる。従って、より効率的に低消費電力化を図ることができる。

請求項２記載の制御システムによれば、制御ＩＣは、電源制御信号がアクティブになると、クロック回路の動作が停止して動作用クロック信号が供給されなくなることで低消費電力モードに移行する。そして、電源制御信号は、供給が停止された動作用クロック信号とは独立のクロック信号でカウント動作するタイマにより所定時間が計時されるとインアクティブとなる。その所定時間は、低消費電力モードの移行時間よりクロック回路の発振安定時間を減じたものに設定される。

ここで、想定した従来技術において、低消費電力モードが解除される場合のプロセスは以下のようになる。
（１）タイマが所定時間を計時するとスリープモードが解除され、制御ＩＣ側が動作を開始する。
（２）（１）により、システムの消費電流が増加する。
（３）電源ＩＣが、消費電流の増加を検出して通常モードに移行する。
即ち、（１）−（３）間にもタイムラグが生じるため、制御ＩＣ側が動作を開始した時点では電源ＩＣ側は未だ低消費電力モードにあることから、消費電流が増加すると電源電圧がドロップしてしまうおそれがある。従って、制御ＩＣの安定した動作が保証されなくなることも考えられる。

また、停止状態にあるクロック回路の発振動作を再開させた場合に、出力されるクロック信号が安定した状態となるには、一般に発振安定時間を要する。従って、実際には、（１）においてスリープモードが解除されると、クロック回路の発振動作が安定する時間が経過した後に制御ＩＣ側が動作を開始するため、より長い時間が必要となる。
そこで、請求項２の構成では、制御ＩＣより電源ＩＣに対して出力される電源制御信号のインアクティブ化をタイマによりハードウエア的に行っている。従って、電源制御信号がインアクティブになるタイミングは制御ＩＣと電源ＩＣとで略同時となる。加えて、タイマがカウントする所定時間については、クロック回路の発振安定時間を差し引いて設定されているので、電源ＩＣは、動作用クロック信号の供給が開始する前の段階で通常レベルの電流供給が可能となる。従って、電源電圧がドロップすることを確実に防止できる。

請求項３記載の制御システムによれば、電源ＩＣは、電源制御信号がインアクティブとなっている場合は、電流ドライブ用トランジスタをオンさせると共にオペアンプを動作させる。すると、オペアンプの一方の入力端子がツェナーダイオードのカソード電位になっているため、他方の入力端子、即ち、電源出力端子の電位はツェナーダイオードのツェナー電圧に設定される。そして、制御ＩＣに対しては、電流ドライブ用トランジスタを介して十分な量の動作用電源電流が供給される。

一方、電源制御信号がアクティブになると、電源ＩＣは、電流ドライブ用トランジスタをオフさせると共にオペアンプをオフさせる。この時、ツェナーダイオードのツェナー電圧をＶZとすると、ＰＮＰトランジスタのベース電位は（ＶZ＋ＶF）となり（但し、ＶFはＰＮ接合の順方向電圧）、電流抑制用トランジスタのエミッタ電位、即ち、電源出力端子の電位は、前記ベース電位から順方向電圧ＶFを差し引いたものとなるため、結果としてツェナー電圧をＶZとなる。そして、制御ＩＣに対する動作用電源電流は、電流抑制用トランジスタを介し供給される。従って、電源制御信号がアクティブになった場合は、オペアンプの動作を停止させて内部的な暗電流をカットすると共に、動作用電源電流を抑制することができる。

請求項４記載の制御システムによれば、電源ＩＣのオペアンプは、出力端子が電流ドライブ用トランジスタのベースに接続されているので、電源制御信号がインアクティブとなりオペアンプが動作している場合は、そのオペアンプによって電流ドライブ用トランジスタにベース電流が供給される。また、電源制御信号がアクティブとなった場合は、オペアンプは動作を停止するためその出力端子はハイインピーダンスとなるが、制御用ツェナーダイオードに通電が行われるため、電流ドライブ用トランジスタのエミッタ−ベースは略同電位となって当該トランジスタは遮断される。従って、請求項３に僅かな構成を付加することで、電流ドライブ用トランジスタの制御を行うことが可能となる。

以下、本発明を車両用のＥＣＵに適用した場合の一実施例について図面を参照して説明する。図１は、制御システム全体の構成を示すブロック図である。マイクロコンピュータ１（制御システム）は、制御ＩＣ部２と、電源ＩＣ部３とを中心として構成されている。制御ＩＣ部２は、後述するようにＣＰＵなどを含んでなりマイクロコンピュータとしての機能をなす部分であり、電源ＩＣ部３は、制御ＩＣ部２に対して５Ｖの動作用電源ＶDD5を供給するようになっている。

また、制御ＩＣ部２は、低消費電力モード（スタンバイ・モード,以下、ＳＴＢＹモードと称す）に移行可能に構成されており、その場合、電源ＩＣ部３に対して出力するＳＴＢＹ信号（電源制御信号）をアクティブにするようになっている。そして、電源ＩＣ部３側も、ＳＴＢＹ信号がアクティブになると、ＳＴＢＹモードに移行可能となるように構成されている。

図３は、制御ＩＣ部２の電気的構成を示す機能ブロック図である。制御ＩＣ部２は、ＣＰＵ（論理回路）４を中心として、その周辺にメイン発振回路（クロック回路）５，クロック制御回路６，ＣＲ発振回路７，フリーランタイマ８，リードバッファ９，フラッシュメモリ１０などを備えている。
メイン発振回路５は、マイコン１の外部に接続される水晶発振子１１を発振させてＣＰＵ４及びリードバッファ９に動作用のクロック信号（マシンクロック或いはシステムクロック，クロック１）を供給するもので、ＤＰＬＬ（Digital Phase Locked Loop)回路として構成されている。

クロック制御回路６は、ＣＰＵ４によりＳＴＢＹ信号制御部（タイマ）１２を介してＳＴＢＹ信号が与えられるとメイン発振回路５によるクロック信号の出力を停止させ、ＣＰＵ４をＳＴＢＹモードに設定する。ＳＴＢＹ信号制御部１２は、例えば、ＣＰＵ４により出力されるＳＴＢＹ制御信号のエッジで内部のフリップフロップをセットする。そして、その時点からＣＲ発振回路７より出力されるＣＲクロック信号を所定数カウントすると、フリップフロップをリセットするようになっている。尚、ＳＴＢＹ信号は、メイン発振回路５に対して直接出力されてもいる。

フリーランタイマ８は、ＣＲ発振回路７からのクロック信号（クロック２）の供給を受けてアップカウント動作を繰り返し続けるタイマ（カウンタ）である。そして、ＣＰＵ４は、フリーランタイマ６のカウント値を読み出す場合は、リードバッファ９により前記カウント値をラッチさせて読み出すようになっている。フリーランタイマ８は、ＣＰＵ４が各種の処理に要した時間を計測するためなどに使用される。尚、例えば、水晶発振子１１の発振周波数は４ＭＨｚ程度であり、ＣＲ発振回路７の発振周波数は２５ｋＨｚ程度である。そして、メイン発振回路５は、周波数４ＭＨｚのクロック１を数逓倍してＣＰＵ４に出力するようになっている。

フラッシュメモリ１０は、バス１３を介してＣＰＵ４に接続されている。そして、ＣＰＵ４は、フラッシュメモリ１０に対してデータを書き込んで記憶させると共に、記憶させたデータを読み出すようになっている。ＳＴＢＹ信号は、このフラッシュメモリ１０に対しても与えられており、フラッシュメモリ１０は、ＳＴＢＹ信号の出力状態に応じて内部のレギュレータを動作／停止させるようになっている。

図４は、電源ＩＣ部３の電気的構成を概略的に示すものである。電源ＩＣ部３のバッテリ電源＋ＢとグランドＧＮＤとの間には、電流源２１とツェナーダイオード２２との直列回路が接続されており、それらの共通接続点は、オペアンプ２３の非反転入力端子とＰＮＰトランジスタ２４のベースとに接続されている。そのオペアンプ２３の反転入力端子は、電源出力端子ＶDD5に接続されていると共に、順方向のダイオード２５を介して非反転入力端子に接続されている。また、オペアンプ２３の動作用電源は、バッテリ電源＋Ｂがスイッチ２６を介して供給されるようになっており、スイッチ２６の開閉は、制御ＩＣ部２より出力されるＳＴＢＹ信号によって行われる。

トランジスタ２４のエミッタは、電流源２７を介してバッテリ電源＋Ｂに接続されていると共に、ＮＰＮトランジスタ（電流抑制用トランジスタ）２８のベースに接続されており、コレクタはグランドＧＮＤに接続されている。トランジスタ２８のコレクタはバッテリ電源＋Ｂに接続されており、エミッタは、電源出力端子ＶDD5に接続されている。
また、バッテリ電源＋ＢとグランドＧＮＤとの間には、電流源２９，ツェナーダイオー３０及びスイッチ（通電制御手段）３１の直列回路が接続されており、電流源２９とツェナーダイオード（制御用ツェナーダイオード）３０との共通接続点は、接続端子ＶDD5Bを介して電源ＩＣ部３に外付けされているＮＰＮトランジスタ（電流ドライブ用トランジスタ，電源ＩＣ）３２のベースに接続されている。トランジスタ３２のコレクタはバッテリ電源＋Ｂに接続されており、エミッタは、電源出力端子ＶDD5に接続されている。尚、ツェナーダイオード２２及び３３のツェナー電圧ＶZは、何れも５Ｖに設定されている。また、トランジスタ３２は、放熱などを考慮して電源ＩＣ部３に外付けされている。

ここで、トランジスタ３２は、制御ＩＣ部２が通常モードで動作している場合に電源電流を供給するためのトランジスタであり、トランジスタ２８は、制御ＩＣ部２がＳＴＢＹモードで動作している場合に電源電流を供給するためのトランジスタである。従って、その機能に応じて、夫々の電流増幅率ｈFEが設定されている。
スイッチ３１の開閉は、インバータ３３により反転されたＳＴＢＹ信号によって行われる。即ち、通常モード時とＳＴＢＹモード時とでは、スイッチ２６，３１はＳＴＢＹ信号のレベル変化によって以下のように切替わる。
ＳＴＢＹ信号 スイッチ２６ スイッチ３１
通常モード ハイ ＯＮ ＯＦＦ
スリープモード ロウ ＯＦＦ ＯＮ
尚、スイッチ２６，３１はバイポーラトランジスタやＭＯＳＦＥＴなどで構成されるものである。

次に、本実施例の作用について図２をも参照して説明する。ＣＰＵ４は、マイクロコンピュータ１がＳＴＢＹモードに移行するための条件が成立すると、ＳＴＢＹ制御信号をアクティブにする（Ａ）。すると、ＳＴＢＹ信号制御部１２がＳＴＢＹ信号をアクティブ（ロウ）にセットし（（ｆ）参照）、クロック制御回路６は、クロック停止信号をアクティブ（ロウ）にしてクロック（１）の出力を停止させる（Ｂ，（ｄ）参照））。それに応じてＣＰＵ４が動作を停止することで、制御ＩＣ部２はＳＴＢＹモードに移行する（低消費電力動作，（ｂ）参照）。この時、フラッシュメモリ１０も、内部のレギュレータの動作を停止させて低消費電力モードとなる。

一方、電源ＩＣ部３は、バッテリ電源＋Ｂが与えられていればツェナーダイオード２２は常時通電されており、トランジスタ２４及び２８は常時ＯＮとなっている。そして、ＳＴＢＹ信号がインアクティブである通常モードにおいては、スイッチ２６がＯＮ，スイッチ３１がＯＦＦであるから、オペアンプ２３は、バッテリ電源＋Ｂが供給されて動作状態にある。

この時、オペアンプ２３の反転入力端子の電位は非反転入力端子と同電位となるため、電源出力端子ＶDD5の電位は、ツェナーダイオード２２のツェナー電圧ＶZに設定される。また、外付けのトランジスタ３２のベースはオペアンプ２３の出力端子によってドライブされるので（（ｇ）に示すように、ＶDD（＝Ｖｚ）＋ＶFに設定される）、トランジスタ３２はＯＮとなり、動作用電源電流はトランジスタ３２を介して制御ＩＣ部２に供給される。加えて、トランジスタ２４及び２８はＯＮであるから、トランジスタ２４のエミッタ電位は、（ＶZ＋ＶF（ｐｎ接合の順方向電圧））であり、トランジスタ２８のエミッタ電位は（ＶZ＋ＶF）−ＶF＝ＶZ，となっているので、この経路によっても電源電流は並行して供給される。

そして、ＳＴＢＹ信号がアクティブであるＳＴＢＹモードにおいては、スイッチ２６がＯＦＦ，スイッチ３１がＯＮであるから、オペアンプ２３は、バッテリ電源＋Ｂが遮断されて動作を停止する。従って、オペアンプ２３の反転入力端子は電源出力端子ＶDD5の電位を設定せず、オペアンプ２３はトランジスタ３２の駆動を行わない。しかし、通常モードと同様に、トランジスタ２４及び２８を介した経路が有効であるから、電源出力端子ＶDD5の電位は上記経路により設定されると共に、動作用電源電流の供給も当該経路によって行なわれている。

また、ツェナーダイオード３０が通電されるため、トランジスタ３２のベース電位はエミッタと同電位となり、トランジスタ３２はＯＦＦされる。その結果、動作用電源電流は、トランジスタ２４及び２８を介した経路のみにより制御ＩＣ部２に供給されることになり、電源ＩＣ部３もＳＴＢＹモードとなる。尚、この時、図２（ｅ）に示すように、制御ＩＣ部２が消費する電流は、電源ＩＣ部３が供給可能な電流（破線で示す）以下に設定されている。

以上の状態において、制御ＩＣ部２のＳＴＢＹ信号制御部１２は、内部のカウンタがＳＴＢＹモードにおいても発振動作を継続するＣＲ発振回路７が出力するクロック（２）によりカウント動作を行なっており、所定のカウント数に達するとＳＴＢＹ信号をインアクティブ（ハイ）にする（Ｃ，（ｆ）参照）。すると、その時点から電源ＩＣ部３は通常モードに復帰するので、制御ＩＣ部２に対して十分な電源電流が供給可能な状態となる。

一方、制御ＩＣ部２側においては、ＳＴＢＹ信号をインアクティブになることで、メイン発振回路５が起動を開始する。それと同時に、フラッシュメモリ１０内部のレギュレータが動作を開始するようになる。そのため、時点（Ｃ）〜（Ｄ）の間は、主にフラッシュメモリ１０のレギュレータが起動することで電流が消費され、その後は、加えて、メイン発振回路３が起動することで消費される電流が加わる。そして、メイン発振回路３が定常状態になると、クロック制御回路６がクロック停止信号をインアクティブにすることでＣＰＵ４にクロック（１）が供給され（Ｅ，（ｃ）参照）、通常モードに移行する（Ｅ，（ｂ）参照）。即ち、時点（Ｃ）〜（Ｅ）の期間は、メイン発振回路５の発振安定時間に略等しい。また、クロック制御回路６は、ＳＴＢＹ信号が出力されるとその期間を計時した後クロック停止信号をインアクティブにする。

ここで、想定した従来技術において、ＳＴＢＹモードが解除される場合のプロセスは以下のようになる。
（１）タイマが所定時間を計時するとスリープモードが解除され、制御ＩＣ側が動作を開始する。
（２）（１）により、システムの消費電流が増加する。
（３）電源ＩＣが、消費電流の増加を検出して通常モードに移行する。
即ち、（１）−（３）間にもタイムラグが生じるため、制御ＩＣ側が動作を開始した時点では電源ＩＣ側は未だＳＴＢＹモードにあることになり、消費電流が増加すると電源ＶDD5の電圧がドロップしてしまうおそれがある。従って、制御ＩＣの安定した動作が保証されなくなることも考えられる。

また、停止状態にあるメイン発振回路５の発振動作を再開させた場合に、出力されるクロック（１）が安定した状態となるには、上述のように発振安定時間を要する。従って、実際には、（１）においてＳＴＢＹモードが解除されると、メイン発振回路５の発振動作が安定する時間が経過した後に制御ＩＣ側が動作を開始するため、より長い時間が必要となる。ことが想定される。

以上のことを考慮して、本実施例では、ＳＴＢＹ信号をアクティブからインアクティブにする時間を、ＳＴＢＹモードの移行時間（時点Ａ〜Ｅの期間）よりメイン発振回路５の発振安定時間を減じたものに設定している。その結果、時点Ｅにおいて電源ＶDD5の電圧がドロップするような事態は回避されるようになっている（（ａ）参照）。

以上のように本実施例によれば、制御ＩＣ部２に動作用電源を供給する電源ＩＣ部３を、制御ＩＣ部２によって出力されるＳＴＢＹ信号がアクティブになると出力電流量を低減するＳＴＢＹモードに移行可能に構成した。従って、電源ＩＣ部３は、制御ＩＣ部２側がＳＴＢＹモードに移行するのと略同時にＳＴＢＹモードに移行するようになるので、両者間にタイムラグが殆どなくなる。従って、制御システム全体としてより効率的に低消費電力化を図ることができる。

また、制御ＩＣ部２を、ＳＴＢＹ信号がアクティブになると、メイン発振回路５の動作が停止して動作用クロック信号（クロック（１））が供給されなくなることでＳＴＢＹモードに移行するように構成し、ＳＴＢＹ信号は、クロック（２）でカウント動作するタイマを含んで構成されるＳＴＢＹ信号制御部１２により所定時間が計時されるとインアクティブとなるようにして、その所定時間を、ＳＴＢＹモードの移行時間よりメイン発振回路５の発振安定時間を減じたものに設定した。

即ち、ＳＴＢＹ信号のインアクティブ化をＳＴＢＹ信号制御部１２によりハードウエア的に行い、ＳＴＢＹ信号がインアクティブになるタイミングは制御ＩＣ部２と電源ＩＣ部３とで略同時となり、電源ＩＣ部３は、クロック（１）の供給が開始する前の段階で通常レベルの電流供給が可能となる。従って、電源電圧ＶDD5がドロップすることを確実に防止できる。

そして、電源ＩＣ部３は、ＳＴＢＹ信号がインアクティブとなっている場合は、トランジスタ３２をオンさせると共にオペアンプ２３を動作させ、ＳＴＢＹ信号がアクティブになるとトランジスタ３２をオフさせると共にオペアンプ２３をオフさせて、制御ＩＣ部２に対する動作用電源電流はトランジスタ２８を介し供給するようにした。従って、ＳＴＢＹ信号がアクティブになった場合は、オペアンプ２３の動作を停止させて内部的な暗電流をカットすると共に、動作用電源電流を抑制することができる。

また、電源ＩＣ部３のオペアンプ２３は、出力端子がトランジスタ３２のベースに接続されているので、ＳＴＢＹ信号がインアクティブとなりオペアンプ２３が動作している場合は、そのオペアンプ２３によってトランジスタ３２にベース電流を供給し、ＳＴＢＹ信号がアクティブとなった場合は、ツェナーダイオード３０に通電が行われることでトランジスタ３２を遮断するようにした。従って、簡単な構成で、トランジスタ３２の制御を行うことが可能となる。

本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、以下のような変形または拡張が可能である。
トランジスタ３２は、熱的に問題がない場合は電源ＩＣ部３に内蔵しても良い。
制御ＩＣ部２には、フラッシュメモリ１０に代えて、マスクＲＯＭ，ＳＲＡＭ，ＤＲＡＭなどを搭載しても良い。

制御ＩＣ部２は、必ずしもＣＰＵ４を備えるものに限らず、論理回路によりハードウエアのみで構成されるものでも良い。
車両用のＥＣＵに限ることなく、制御ＩＣと電源ＩＣとの組み合わせで構成されるものであれば適用が可能である。

本発明を車両用のＥＣＵに適用した場合の一実施例であり、制御システム全体の構成を示すブロック図 各信号を示すタイミングチャート 制御ＩＣ部の電気的構成を示す機能ブロック図 電源ＩＣ部の電気的構成を概略的に示す図

符号の説明

図面中、１はマイクロコンピュータ（制御システム）、２は制御ＩＣ部（制御ＩＣ）、３は電源ＩＣ部（電源ＩＣ）、４はＣＰＵ（論理回路）、５はメイン発振回路（クロック回路）、１２はＳＴＢＹ信号制御部（タイマ）、２２はツェナーダイオード、２３はオペアンプ、２８はＮＰＮトランジスタ（電流抑制用トランジスタ）、３０はツェナーダイオード（制御用ツェナーダイオード）、３１はスイッチ（通電制御手段）、３２はＮＰＮトランジスタ（電流ドライブ用トランジスタ，電源ＩＣ）を示す。

Claims (4)

1. 論理回路を備えて構成され、制御対象の制御を行うと共に、所定条件が成立すると低消費電力モードに移行可能となるように構成される制御ＩＣと、
   この制御ＩＣに動作用電源を供給すると共に、前記制御ＩＣによって出力される電源制御信号がアクティブになると出力電流量を低減する低消費電力モードに移行可能となるように構成される電源ＩＣとで構成されることを特徴とする制御システム。
2. 前記制御ＩＣは、
   前記電源制御信号がアクティブになると、動作用クロック信号を出力するクロック回路の動作が停止することで低消費電力モードに移行するように構成されると共に、
   前記電源制御信号がアクティブとなった後、前記動作用クロック信号とは独立のクロック信号に基づいて動作するタイマによって所定時間が計時されると、前記電源制御信号がインアクティブとなるように構成されており、
   前記所定時間は、必要に応じて設定される低消費電力モードの移行時間より、前記クロック回路の発振安定時間を減じたものに設定されていることを特徴とする請求項１記載の制御システム。
3. 前記電源ＩＣは、
   前記動作用電源電圧を設定するためのツェナーダイオードと、
   コレクタが電源に接続され、エミッタが電源出力端子に接続される電流ドライブ用トランジスタと、
   ベースが前記ツェナーダイオードのカソードに接続されることで、常時オン状態に維持されるＰＮＰトランジスタと、
   コレクタが電源に接続され、エミッタが電流制限用抵抗を介して前記電源出力端子に接続されると共に、ベースが前記ＰＮＰトランジスタのエミッタに接続される電流抑制用トランジスタと、
   一方の入力端子が前記ツェナーダイオードのカソードに接続されると共に、他方の入力端子が前記電源出力端子に接続されるオペアンプとを備え、
   前記電源制御信号がインアクティブとなっている場合は、前記電流ドライブ用トランジスタをオンさせると共に、前記オペアンプを動作させることで前記電源出力端子の電位を設定し、
   前記電源制御信号がアクティブになると、前記電流ドライブ用トランジスタをオフさせると共に前記オペアンプをオフさせることで、当該電流抑制用トランジスタのみを介して前記電源出力端子の電位を設定するように構成されることを特徴とする請求項１又は２記載の制御システム。
4. 前記電源ＩＣは、
   前記オペアンプの出力端子にカソードが接続され、アノードがグランド側に接続される制御用ツェナーダイオードと、
   前記電源制御信号がアクティブになると、制御用ツェナーダイオードに通電を行うように制御する通電制御手段とを備え、
   前記オペアンプは、出力端子が前記電流ドライブ用トランジスタのベースに接続されていることを特徴とする請求項３記載の制御システム。
   
   

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