CN1239355A - 半导体集成电路装置 - Google Patents

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Abstract

一种具有均与一条总线相连的高速总线驱动器及总线接收器的半导体集成电路装置，该高速总线驱动器在由正电源电压线和虚拟地线供电时进入运行模式，而在该虚拟地线与地线隔离开时将进入休眠模式以减小能耗，其中开关电路被连在高速总线驱动器与总线之间以在过渡期及休眠模式内将该总线与该高速总线驱动器隔离开，由此切断由于总线驱动器的高速部件场效应晶体管的内部漏电流产生的直通电流的导电通路。

Description

半导体集成电路装置
本发明一般涉及一种半导体集成电路装置，具体涉及一种具有一部件电路的半导体集成电路装置，该部件电路具有内置的阻止休眠模式中泄漏的装置。
如果将半导体集成电路装置设计成在诸如1伏的低压下进行操作，则其能耗将大为减少，并能够防止产生所不希望的发热现象。然而，低压操作需要低阈值元件晶体管。当电源电压被减小为1伏时，部件的场效应晶体管将被设计成仅具有0.2伏数量级的阈值。该阈值越低，栅绝缘层则越薄。其结果是，流过该薄栅绝缘层的泄漏电流将增大，从而使得能耗的减少并不象所想象的那么多。相反的，当该半导体集成电路装置处于待用状态时，其能耗反而会由于存在该泄漏电流而增大。
日本专利公开的未审查申请No.6-029834中提出了一种解决方法。该日本专利公开的未审查申请中提出在低压逻辑电路与电源线之间连接多个高阈值场效应晶体管。其结果是，虚拟电源线将直接与低压逻辑电路相连。下文中现有技术的电路结构被称为“具有阻止泄漏装置的逻辑电路”，如果将该种虚拟电源线技术应用于实际的半导体集成电路，则在该半导体集成电路中将会遇到各种各样的问题。
图1所示为一种现有技术的数据传输系统，在该现有技术的数据传输系统中应用了上述虚拟电源线技术。该种现有技术的数据传输系统包括多个总线驱动器单元BD1/BD2，多个接收器单元BR1及总线BUS1，总线驱动器单元BD1/BD2和接收器单元BR1与总线BUS1相连。总线驱动器单元BD1/BD2分别由使能信号EN1/EN2启动，并响应数据信号DT1/DT2而向总线BUS1加载反相数据信号IDT1/IDT2。因而，总线驱动器单元BD1/BD2实际是一种三态反相器，而数据信息将通过总线BUS1从总线驱动器单元中的一个传输到接收器单元中的一个上。
总线驱动器单元BD1包括反相器LV11，即p沟道增强型场效应晶体管和n沟道增强型场效应晶体管的串联组合，传输门TM1，即p沟道增强型场效应晶体管和n沟道增强型场效应晶体管的并联组合，及反相器LV12。反相器LV11或p沟道增强型场效应晶体管和n沟道增强型场效应晶体管的串联组合，被连在电源线VDD和虚拟地线VGND之间，而数据信号DT1则被加载到反相器LV11的输入节点，即该p沟道增强型场效应晶体管的栅电极和n沟道增强型场效应晶体管的栅电极上。反相器LV12的电路结构与反相器LV11的电路结构类似。反相器LV12也被连在电源线VDD与虚拟地线VGND之间，并从使能信号EN1中产生反相使能信号IEN1。传输门TM1被连在反相器LV11的输出节点与总线BUS1之间，并允许电流在其中双向流动。使能信号EN1和反相使能信号IEN1被加载到传输门TM1的栅电极，即n沟道增强型场效应晶体管的栅电极和p沟道增强型场效应晶体管的栅电极上。
另一总线驱动器单元BD2也包括分别类似于反相器LV11、传输门TM1和反相器LV12的反相器LV21、TM2和反相器LV22。因此，出于使说明简单的原因这里将不再对元件LV21，TM2和LV22进行详细说明。
当使能信号EN1/EN2被变为有效高电平时，反相器LV12/LV22将使反相使能信号IEN1/IEN2变为低电平。高电平的使能信号EN1/EN2被加载到与之相关的传输门TM1/TM2的n沟道增强型场效应晶体管的栅电极上，而反相使能信号IEN1/IEN2则被加载到与之相关的传输门TM1/TM2的p沟道增强型场效应晶体管的栅电极上。因此，传输门TM1/TM2的两个场效应晶体管将被导通，于是反相器LV11/LV21通过传输门TM1/TM2连到总线BUS1上。反相器LV11/LV21根据数据信号DT1/DT2选择性地将电源线VDD和虚拟地线VGND连到其输出节点上，并将反相数据信号IDT1/IDT2加载到总线BUS1上。
另一方面，当使能信号EN1/EN2变为低电平时，反相器LV12/LV22将使反相使能信号IEN1/IEN2变为高电平，而低电平的使能信号EN1/EN2和高电平的反相使能信号IEN1/IEN2将使n沟道增强型场效应晶体管和p沟道增强型场效应晶体管截止，从而使总线驱动器单元BD1/BD2进入高阻抗状态。
因此，总线BUS1与多个总线驱动器单元BD1/BD2和多个接收器单元如BR1连在一起，将数据信息从总线驱动器单元BD1/BD2的任一个传送到接收器单元的任一个处。多于一个的总线驱动器单元并不是同时将反相数据信号加载到总线BUS1上的。因此，在现有技术的数据传输系统中不允许进行这种总线争夺。另外，总线驱动器单元的任一个将使总线BUS1在任何时刻均有效，从而使其不会出现浮置状态。如上所述，反相器LV11/LV12/LV21/LV22和传输门TM1/TM2由场效应晶体管来实施。该p沟道增强型场效应晶体管和n沟道增强型场效应晶体管具有较低的阈值，其均是低阈值类型的场效应晶体管。这些低阈值场效应晶体管被高速地开关。
虚拟地线VGND通过一个n沟道增强型场效应晶体管HNS1接地。该n沟道增强型场效应晶体管HNS1的阈值高于该低阈值n沟道增强型场效应晶体管的阈值，而反相休眠模式信号SLB则被加载到高阈值n沟道增强型场效应晶体管HNS1的栅电极上。当休眠模式信号SL为低电平时，其表示运行模式，而反相休眠模式信号SLB将使高阈值n沟道增强型场效应晶体管HNS1导通。通过高阈值n沟道增强型场效应晶体管HNS1将地电平加载到反相器LV11/LV12/LV21/LV22上，而虚拟地线VGND和电源线VDD则激励总线驱动器单元BD1/BD2和接收器单元BR1。因此，地电平通过高阈值n沟道增强型场效应晶体管HNS1被加载到反相器LV11/LV12/LV21/LV22上，下文中将简称虚拟地线VGND的电势电平为“虚拟地电平”。
另一方面，如果休眠模式信号SL被变为高电平，则现有技术的数据传输系统将进入休眠模式或节能模式，而低电平的反相休眠模式信号SLB将使高阈值n沟道增强型场效应晶体管HNS1截止。其结果是，高阈值n沟道增强型场效应晶体管HNS1将使得总线驱动器单元BD1/BD2和接收器单元BR1不可能变为虚拟地电平，总线驱动器单元BD1/BD2和接收器单元BR1因而不再将数据信息传送到总线BUS1上。高阈值n沟道增强型场效应晶体管将不会允许其中有低于阈值的(sub-threshold)泄漏电流流过，因而将减小休眠模式中的能耗。因此，现有技术的数据传输系统为一种具有阻止泄漏装置的逻辑门。
图2所示为通过现有技术的数据传输系统所进行的数据传送过程。从开始一直到时刻t3现有技术的数据传输系统处于运行模式，在时刻t3与t6之间则处于休眠模式，在时刻t6则从休眠模式恢复为运行模式。
当高阈值n沟道增强型场效应晶体管HNS1被导通时，虚拟地线VGND通过高阈值n沟道增强型场效应晶体管HNS1接地。在时刻t1之前使能信号EN1和EN2分别处于无效低电平以及有效高电平状态，总线驱动器单元BD1/BD2由使能信号EN1/EN2禁用及启动。总线驱动器单元BD1处于高阻抗状态，而另一总线驱动器单元BD2则对应于数据信号DT2。因此，高电平的反相数据信号DT2从总线驱动器单元BD2传送到总线BUS1上。换句话说，总线BUS1处于高电平状态。
使能信号EN1/EN2在时刻t1分别被变为高电平和低电平，数据信号DT1/DT2则仍旧分别为高电平和低电平。总线驱动器单元BD1被启动信号EN1启动，而另一总线驱动器单元BD2则被禁用。总线驱动器单元BD2进入高阻抗状态，而另一总线驱动器单元BD1则变为响应于数据信号DT1。其结果是，总线驱动器单元BD1将低电平的反相数据信号IDT1加载到总线BUS1上，于是总线BUS1变为低电平。
直到时刻t2，使能信号EN1/EN2将一直分别保持高电平和低电平。然而，数据信号DT1/DT2在时刻t2被分别变为低电平和高电平。总线驱动器单元BD1仍旧对应于数据信号DT1，而另一总线驱动器单元BD2则仍被禁用。其结果是，总线驱动器单元BD1将反相数据信号IDT1变为高电平，于是总线BUS1变为高电平。
因此，当现有技术的数据传输系统在运行模式下工作时，总线驱动器单元BD1/BD2由相关的使能信号EN1/EN2选择性地启动，总线驱动器单元BD1/BD2中的一个将反相数据信号IDT1/IDT2输出到总线BUS1上。总线驱动器单元BD1/BD2由低阈值场效应晶体管来实施，由此以快速地将数据信息从数据信号DT1/DT2转换为总线BUS1上的电势电平。
休眠模式信号SL在时刻t3被变为有效高电平，因此反相休眠模式信号SLB被变为低电平。高阈值n沟道增强型场效应晶体管HNS1导通，虚拟地线VGND与地电平电隔离。反相器LV12/LV22不再将使能信号EN1/EN2反相，反相器LV11/LV21也不再将数据信号DT1/DT2反相。然而，休眠模式信号SL和反相休眠模式信号SLB仅对现有技术的数据传输系统有效。使能信号EN1/EN2和数据信号DT1/DT2是由另一逻辑电路(未示出)产生的，而该逻辑电路并不总是与现有技术的数据传输系统同时地进入休眠模式。这意味着在进入休眠模式以及从休眠模式中退出之间数据信号DT1/DT2有可能会不一致。
日本专利公开的未审查申请No.6-029834中提出了使到具有阻止泄漏装置的逻辑电路的输入在进入休眠模式和从休眠模式中退出之间保持一致的方法。如果将日本专利公开的未审查申请No.6-029834中所提出的技术应用于现有技术的数据传输系统，则现有技术的数据传输系统的操作过程将如下。在进入休眠模式之前，数据信号DT1/DT2和使能信号EN1/EN2被固定为当前运行模式中的逻辑电平。数据信号DT1/DT2被分别固定为低电平和高电平，而使能信号EN1/EN2则被分别固定为高电平和低电平。因此，现有技术的数据传输系统进入休眠模式，而虚拟地线VGND与地电平电隔离。当现有技术的数据传输系统从休眠模式中退出时，按先前运行模式中的逻辑电平释放数据信号DT1/DT2和使能信号EN1/EN2。由于现有技术的数据传输系统的状态不变，因此现有技术的数据传输系统能够继续进行数据传送，而不产生由于数据不一致造成的问题。
然而，总线驱动器单元BD1/BD2有可能在休眠模式中改变数据/使能信号。如上所述，在进入休眠模式之前数据信号/使能信号DT1/EN2被固定为低电平，而在进入休眠模式之前数据信号/使能信号DT2/EN1也被固定为高电平。尽管高阈值n沟道增强型场效应晶体管HNS1将虚拟地线VGND和总线驱动器单元BD1/BD2与地电平电隔离开，但总线驱动器单元BD1/BD2仍与电源线VDD相连。因此泄漏电流将从电源线VDD通过低阈值p沟道增强型场效应晶体管流到数据信号DT1的数据线上以及使能信号EN2的信号线上。电源线VDD通过该低阈值p沟道增强型场效应晶体管对数据信号DT1的信号线充电并持续时间段tD1C，而数据信号DT1在时刻t5将达到高电平。类似地，电源线VDD对使能信号EN2的信号线充电并持续时间段tE2C，于是使能信号EN2在时刻t5将达到高电平。
反相休眠模式信号SLB在时刻t6被变为高电平，于是现有技术的数据传输系统将从休眠模式恢复为运行模式。高阈值n沟道增强型场效应晶体管HNS1导通，从而将虚拟地线VGND接地。虚拟地线VGND恢复为大约等于地电平的电势电平。数据信号DT1和使能信号EN2恢复为原先的逻辑电平，即低电平。数据信号DT1的电平向下降并持续时间段tD1B，在时刻t7变为低电平。另一方面，使能信号EN2将经过时间段tE2B后在时刻t8变为低电平。然后，数据信号DT1/DT2和使能信号EN1/EN2将与休眠模式之前的相应信号保持一致，因此现有技术的数据传输系统在时刻t8后重新开始进行数据传送。
因此在不会产生由于输入信号中所不希望出现的变化而出现的问题的情况下，具有阻止泄漏装置的现有技术的数据传输系统将能够减小能耗。然而，能耗的减小量仍不如所想象的那样多。在从运行模式到休眠模式以及从休眠模式到运行模式的过渡期中将会出现从电源线VDD流向地的直通电流。
具体地说，数据信号DT1/DT2和使能信号EN1/EN2在进入休眠模式之前被固定为当前的电势电平，而在时刻t3现有技术的数据传输系统进入休眠模式。因此，在总线BUS1上将有如箭头AR1所示的电流流动，而该电流被浪费了。
如上所述，现有技术的数据传输系统配有一个逻辑电路，而该逻辑电路也具有阻止泄漏装置。通常在本半导体集成电路装置中将含有多个数据传输系统，因此将有多个逻辑电路顺序地与每个数据传输系统相连。在此情况下，其不可能保证逻辑电路能够同时地进入休眠模式。例如，数据信号DT1/DT2和使能信号EN1/EN2由一个具有阻止泄漏装置的逻辑电路加载到另一用于加载数据信号的逻辑电路上。该逻辑电路和现有技术的数据传输系统通常会在不同时刻进入休眠模式，于是将不可避免地出现时间段tD1C/tE2C。
在从运行模式到休眠模式的过渡时间内，使能信号EN2的信号线早于数据信号DT1的信号线被充电。其结果是，传输门TM1/TM2在时刻t4之后才被启动，从而在总线驱动器单元BD1和BD2之间将出现总线连接。该总线连将持续时刻t4和时刻t5之间的时间段tBW1。在时间段tBW1内，数据信号DT1的信号线的电势电平低于数据信号DT2的信号线的电势电平，于是数据信号DT1/DT2的信号线将产生如箭头AR1所示的电流通路。数据信号DT1的信号线允许反相器LV11的p沟道增强型场效应晶体管导通，于是电流将从电源线VDD流到传输门TM1中。使能信号EN1将使传输门TM1导通，并使电流流过传输门TM1。电流流过总线BUS1，并到达在使能信号EN2作用下早已导通的传输门TM2处。电流流过传输门TM2，到达反相器LV21。而数据信号DT2的信号线已使反相器LV21的n沟道增强型场效应晶体管导通，于是电流通过反相器LV21流到虚拟地线VGND上。在过渡期中，高阈值n沟道增强型场效应晶体管HNS1并没有完全截止，所以电流被流注到地中。这是因为另一具有阻止泄漏装置的逻辑电路仍在产生休眠模式信号SL和反相休眠模式信号SLB。换句话说，另一逻辑电路是在不同时刻进入休眠模式的。
在现有技术的数据传输系统从休眠模式中退出到运行模式之前，数据信号DT1/DT2和使能信号EN1/EN2均处于高电平状态。在该逻辑电路将数据信号DT1和使能信号EN1从高电平恢复为低电平的同时，与从运行模式到休眠模式的过渡期类似，电流将从电源线VDD流入到地中。恢复时间段tD1B比恢复时间段tE2B要短一些。在从时刻t7到时刻t8的时间段tBW2内，使能信号EN1/EN2均被保持为高电平，于是在总线驱动器单元BD1和BD2之间将发生总线连接。数据信号DT1在时刻t7被恢复为低电平，从而使反相器LV11的p沟道增强型场效应晶体管导通。另一方面，高电平的数据信号DT2将使反相器LV21的n沟道增强型场效应晶体管导通。高电平的使能信号EN1/EN2将使传输门TM1/TM2导通。因此，与从运行模式到休眠模式的过渡期类似，电流从电源线VDD经过总线BUS1、虚拟地线VGND和高阈值n沟道增强型场效应晶体管HNS1流入到地中。尽管如上所述从休眠模式到运行模式的转换在各逻辑电路之间并不是同时发生的，但因为该高阈值n沟道增强型场效应晶体管HNS1被变为“导通状态”从而使虚拟地线VGND与地接通，所以在产生直通电流(through-current)之前高阈值n沟道增强型场效应晶体管HNS1便已被完全导通。
因此本发明的一个目的便是提供一种在运行模式到休眠模式之间的过渡期中不会产生直通电流的半导体集成电路装置。
为了实现该目的，本发明提出了在休眠模式中将逻辑电路与信号线如总线的连接断开的方法。
根据本发明的一个方面，提供了一种半导体集成电路装置，该装置包括选择性地进入运行模式和休眠模式并包括一个具有多个加载有输入信号的输入节点的输入端口以及具有多个分配给多种输出信号的输出节点的输出端口的第一部件电路，及连在第一电源线及其电势电平不同于该第一电源线的虚拟地线VGND之间的第一晶体管，其易于流过第一泄漏电流并在运行模式中响应输入信号而在输出端口产生输出信号，连在虚拟电源线及其电势电平不同于第一电源线的第二电源线之间的第二晶体管，其不易于在其中产生第一泄漏电流，并响应模式信号在运行模式中将虚拟电源线与该第二电源线相连，而在休眠模式中将虚拟电源线与第二电源线断开，一条可与多个输出节点相连的信号线，及一个连在输出节点和信号线之间的开关电路，其响应控制信号在运行模式中将输出节点与该信号线连在一起，并至少在体眠模式中将该输出节点与该信号线连接断开。
接下来将参照附图对本半导体集成电路装置的特性和优点进行详细地说明，其中：
图1所示为现有技术的数据传输系统的电路结构图；
图2所示为现有技术的数据传输系统中运行模式和休眠模式之间的过渡时序图；
图3所示为根据本发明的半导体集成电路装置的基本部分的电路结构图；
图4所示为在该种半导体集成电路装置中运行模式与休眠模式之间的过渡时序图；
图5所示为根据本发明的另一种半导体集成电路装置的基本部分的电路结构图；
图6所示为根据本发明的再一种半导体集成电路装置的基本部分的电路结构图；
图7所示为根据本发明的再一种半导体集成电路装置的基本部分的电路结构图；
图8所示为根据本发明的另一种半导体集成电路装置的基本部分的电路结构图；
图9所示为图8所示的半导体集成电路装置中所含有的防浮置(anti-floating)电路的真值表的示意图；
图10所示为根据本发明的另一种半导体集成电路装置的基本部分的电路结构图。第一实施例
参照图3，其所示为在一个半导体芯片20上加工而成的集成电路。该集成电路包括总线BUS2，与总线BUS2相连的总线驱动器21，同样与总线BUS2相连的总线接收器22，连在总线驱动器21与总线接收器22之间的开关电路23以及逻辑电路24/25/26。逻辑电路25使休眠模式信号SLB2在有效低电平与无效高电平之间变化，休眠模式信号SLB2选择性地在总线驱动器21中建立运行模式和休眠模式。运行模式中的总线驱动器21能够驱动总线BUS2。另一方面，在休眠模式中总线驱动器21将不能与电源相连。逻辑电路24向总线驱动器21加载使能信号EN1/EN2/.../ENn和数据信号DT1/DT2/.../DTn，而总线驱动器21在运行模式中则利用由使能信号指定的反相数据信号IDT1/IDT2/.../IDTn来驱动总线BUS2。逻辑电路26在运行模式和休眠模式之间的过渡期中向开关电路23加载控制信号KPB1，而开关电路23将不允许总线BUS2为直通电流提供电流通路。总线接收器22将反相数据信号从总线传送到另一逻辑电路(未示出)上。
逻辑电路24由互补型场效应晶体管来实施，并在逻辑电路24中选择性地建立休眠模式和运行模式。在运行模式中逻辑电路24与电源线相连，而在体眠模式中则与该电源线断开。因此，逻辑电路24为具有阻止泄漏装置类型的逻辑电路。总线接收器也可以是具有阻止泄漏装置类型的逻辑电路。
将日本专利公开的未审查申请No.7-135461中所公开的现有技术应用于对诸如使能信号EN1-ENn和数据信号DT1-DTn的信号进行控制。逻辑电路24在进入休眠模式之前确定使能信号EN1/ENn的电势电平及数据信号DT1/DTn的电势电平，并在从休眠模式中退出之后按原先的电势电平释放这些信号。信号SG被加载到逻辑电路24上，并也在逻辑电路24进入休眠模式之前被固定为当前的逻辑电平。尽管使能信号EN1-ENn和数据信号DT1-DTn被加载到总线驱动器21上，但信号EN1-ENn/DT1-DTn并没有被同时地固定为原先的逻辑电平，于是也不总是在相同时刻按原先的逻辑电平释放。这是由于信号之间所需的逻辑门互有不同且在各信号的信号线之间信号传播的时间常数也不尽相同而造成的。逻辑电路24可以具有与日本专利公开的未审查申请No.7-135461中所公开的节点控制电路及电路群相同的电路结构。
总线驱动器21为具有阻止泄漏装置类型的逻辑电路，其包括多个反相器211/212/…21n及一个高阈值n沟道增强型开关晶体管21s。三态反相器211-21n由互补晶体管，即n沟道增强型场效应晶体管和p沟道增强型场效应晶体管的串联组合来实施。该n沟道增强型场效应晶体管和p沟道增强型场效应晶体管为低阈值类型的晶体管，从而可以实现高速的开关动作。
三态反相器211-21n的电路结构与现有技术总线驱动器BD1/BD2的三态反相器LV11/LV21类似。三态反相器211-21n通过正电源线VDD和虚拟地线VGND来供电。使能信号EN1/EN2被选择性地加载到三态反相器211-21n上，从而使得相关三态反相器211-21n选择性地响应数据信号DT1/DT2。例如，当使能信号EN1被变为有效高电平时，三态反相器211响应数据信号DT1而利用反相数据信号IDT1来驱动总线BUS2。在此情况下，其它的使能信号EN2-ENn仍保持无效，因此与其相关的三态反相器212-21n将不响应数据信号DT2-DTn。换句话说，三态反相器212-21n将处于相对于其数据输出节点的高阻抗状态。总有多于一个的三态反相器不会被相关的使能信号EN1/EN2启动，而所有的三态反相器211-21n均不会同时进入高阻抗状态。换句话说，在运行模式中三态反相器211-21n中总有一个与总线BUS2电连接。
高阈值n沟道增强型开关晶体管21s的阈值高于n沟道增强型场效应晶体管的阈值。高阈值n沟道增强型开关晶体管21s被连在虚拟地线VGND与地线GND之间，休眠模式信号SLB2被加载到高阈值n沟道增强型开关晶体管21s的的栅电极上。当高阈值n沟道增强型开关晶体管21s仍处于“导通状态”时，虚拟地线VGND与地线GND电连接，从而通过正电源线VDD和虚拟地线VGND对三态反相器211-21n供电，三态反相器211-21n利用反相数据信号IDT1/IDT2选择性地驱动总线BUS2。另一方面，如果休眠模式信号SLB2被变为低电平，则高阈值n沟道增强型开关晶体管21s将截止，虚拟地线VGND与地线GND电隔离。总线驱动器21进入休眠模式，三态反相器211-21n中的任一个均不对应于数据信号DT1-DTn。高阈值n沟道增强型开关晶体管21s中的低于阈值的泄漏电流非常小，从而能耗将显著下降。
开关电路23由多个开关元件231/232/…/23n来实施。开关电路231-23n被连在三态反相器211-21n与总线BUS2之间，并被同时响应控制信号KPB1将三态反相器211-21n连到总线BUS2上或将其与总线BUS2的连接断开。在此情况中，开关电路231-23n分别由n沟道增强型场效应晶体管来实施，n沟道增强型场效应晶体管231-23n的阈值可高可低。
总线驱动器21、开关电路23和逻辑电路24-26的操作如图4所示。休眠模式信号SLB2在时刻t4从高电平变为低电平，并在时刻t7恢复为高电平。在时刻t4与时刻t7之间在总线驱动器21中建立了休眠模式。
使能信号EN1/EN2在运行模式中为有效，从而使三态反相器211-21n选择性地响应相关的数据信号DT1-DTn。逻辑电路26在时刻t3之前将控制信号KPB1保持为高电平，于是所有开关电路231-23n在时刻t3之前均被导通。假设在时刻t14之前及时刻t17之后的运行模式中，使能信号EN3-ENn保持无效低电平状态。
使能信号EN2在时刻t11之前为高电平，于是三态反相器212利用反相数据信号IDT2来驱动总线BUS2。数据信号DT2在时刻t11之前为低电平，因此，总线BUS2被保持为高电平。
使能信号EN2的电势电平在时刻t11开始向下降，而使能信号EN1的电势电平则在时刻t11开始向上升高。三态反相器212由相关的使能信号EN1使能，并变成对应于相关的数据信号DT1。数据信号DT1在时刻t11为高电平，而三态反相器211则利用反相数据信号IDT1来驱动总线BUS2。其结果是，总线BUS2降为低电平。
使能信号EN1在时刻t12仍处于高电平状态，数据信号DT1则在时刻t12被变为低电平。三态反相器211将反相数据信号IDT1变为高电平，于是总线BUS2在时刻t12开始向高电平升高。尽管数据信号DT2在时刻t12被变为高电平，但三态反相器212不响应数据信号DT2，因为使能信号EN2为低电平。
因此，在运行模式中高阈值n沟道增强型开关晶体管21s将地线GND与虚拟地线VGND电连接在一起，而三态反相器211-21n则被启动信号EN1-ENn选择性地启动以驱动总线BUS2。组成三态反相器211-21n的场效应晶体管的阈值均较低，因此所选中的反相器能够以较高的速度来对数据信号进行反相。
在时刻t14进入休眠模式之前，逻辑电路26将控制信号KPB1从高电平变为低电平，于是开关电路231-23n同时截止。开关电路23在时刻t13将总线BUS2与总线驱动器21电隔离，于是休眠模式信号SLB2在设置时间tKS之后变为低电平。
当休眠模式信号SLB2被变为低电平时，高阈值n沟道增强型开关晶体管21s截止，从而使虚拟地线VGND与地线GND电气地隔离开。在时刻t14之后三态反相器211-21n上不再加载低值电源电压，即虚拟地电平。因为低于阈值的泄漏电流可忽略不计，所以休眠模式中的能耗将显著减小。
高阈值n沟道增强型开关晶体管21s将虚拟地线VGND保持为浮置状态。泄漏电流不可避免地从正电源电压线VDD经过n沟道增强型场效应晶体管流到分配给数据信号DT1和使能信号EN2的信号线上。使能信号EN2的信号线在时刻t15达到高电平。因此，在休眠模式中使能信号EN2的信号线和数据信号DT1的信号线被无意地变为低电平和高电平。从时刻t14到时刻t15所经过的时间记为“tE2C”，而从时刻t14到时刻t16所经过的时间则被记为“tD1C”，
高电平的使能信号EN1/EN2将使总线BUS2出现总线连接，而由于数据信号DT1处于低电平而数据信号DT2处于高电平，所以总线驱动器21将使总线BUS2中流过电流。三态反相器211提供了从正电源电压线VDD经过n沟道增强型场效应晶体管及其传输门到其输出节点的电流通路，三态反相器212提供了从其输出节点经过该传输门及p沟道增强型场效应晶体管到虚拟地线VGND的电流通路，而处于非完全截止状态的高阈值n沟道增强型开关晶体管21s则提供了从虚拟地线VGND到地线GND的电流通路。这种非完全截止状态是由如上所述各逻辑电路进入休眠模式的时刻之间的差别而造成的。
开关电路23将总线BUS2与总线驱动器21电隔离开，从而切断了三态反相器211到总线BUS2以及从总线BUS2到三态反相器212的连接。具体地说，开关电路231-23n在时刻t13截止，于是三态反相器211/212与总线BUS2之间的电流通路将被关闭。因此，即使三态反相器211/212处于产生有电流的情况中时，也不会有任何电流从正电源电压线VDD经过总线驱动器21、总线BUS2、虚拟地线VGND及高阈值n沟道增强型开关晶体管21s流入到地线GND中。从而使得休眠模式中的能耗大大减小。
休眠模式信号SLB2在时刻t17被变为高电平，而高阈值n沟道增强型开关晶体管21s导通，从而将虚拟地线VGND与地线GND电连接在一起。虚拟地线VGND从浮置状态恢复为近似等于地电平的电势电平。在经过了时间tD1B之后，数据信号DT1的信号线在时刻t18被恢复为低电平，而使能信号EN2则在经过了时间tE2B之后的时刻t19被恢复为低电平。而在休眠模式中数据信号DT2和使能信号EN1则一直保持高电平。因此，数据信号DT1/DT2和使能信号EN1/EN2在进入休眠模式之前以及从休眠模式退出之后将不变，因此休眠模式不会影响总线驱动器21的逻辑功能。时间段tE2B比时间段tD1B的时间长，于是三态反相器211/212和高阈值n沟道增强型开关晶体管21s使得在时刻t19之后在正电源电压线VDD与地电平GND之间将流过电流。然而，控制信号KPB1仍保持低电平，而开关元件231-23n则仍将保持开状态。因此，没有产生从正电源电压线VDD经过总线BUS2到地线GND上的直通电流，因此能耗将不会增大。
接着，逻辑电路24按原先的电平释放数据信号DT1/DT2及使能信号EN1/EN2，并被允许改变数据信号DT1/DT2和使能信号EN1/EN2。逻辑电路26在时刻t20将控制信号KPB1变为高电平，而开关元件231-23n同时导通。其结果是，三态反相器211-21n能够利用反相数据信号IDT1-IDTn来驱动总线BUS2。时刻t17与时刻t20之间的保持时间tKH比恢复时间段tD1B/tE2B的时间要长。
正如所理解的，三态反相器211-21n在建立时间tKS和保持时间tKH内将总线BUS2与总线驱动器21隔离开，开关电路23不允许在正电源电压线VDD到地线GND中产生直通电流。于是能耗性能将得到提高。
在第一实施例中，总线驱动器21与第一部件电路相对应，而使能信号EN1-ENn和数据信号DT1-DTn则被用作输入信号。总线BUS2与信号线对应。第二实施例
参照图5，在实施本发明的一个集成电路器件中含有总线驱动器31，开关电路32，总线接收器33和总线BUS3。该半导体集成电路装置在一个半导体芯片(未示出)上制造而成。尽管在该半导体芯片上还可以具有其它的逻辑电路，但图5中并未示出，从这些其它逻辑电路中的某些电路向总线驱动器31加载数据信号DT1/DT2和使能信号EN1/EN2。
总线驱动器31包括三态反相器311/312及高阈值n沟道增强型开关晶体管313。三态反相器311/312由正电源电压线VDD和虚拟地线VGND供电，高阈值n沟道增强型开关晶体管313被连在虚拟地线VGND与地线GND之间。三态反相器311/312的电路结构与图1所示的三态反相器BD1/BD2类似，而三态反相器311/312的电路元件的标号与现有技术的三态反相器BD1/BD2电路元件相对应，不再进行详细说明。三态反相器311/312的n沟道增强型场效应晶体管和p沟道增强型场效应晶体管被分别标注为Qn1和Qp1。
休眠模式信号SLB2使总线驱动器31在运行模式与休眠模式之间来回变化。低电平的休眠模式信号SLB2表示休眠模式，并使得高阈值n沟道增强型开关晶体管313截止。高阈值n沟道增强型开关晶体管313将虚拟地线VGND与地线GND隔离开，于是将不允许其中流过低于阈值的泄漏电流。在运行模式中三态反相器311/312由使能信号EN1/EN2选择性地启动，而三态反相器311/312中的一个将变成对应于数据信号DT1/DT2，以产生反相数据信号IDT1/IDT2。n沟道增强型场效应晶体管Qn1和p沟道增强型场效应晶体管Qp1分别具有较低的阈值，于是其能够高速地在导通状态与截止状态之间变化。
开关电路32包括多个传输门321-322及一个反相器323。传输门321-322由n沟道增强型场效应晶体管Qn2和p沟道增强型场效应晶体管Qp2的并联组合来实施，因此其为双向的。n沟道增强型场效应晶体管Qn2的阈值与n沟道增强型场效应晶体管Qn1或高阈值n沟道增强型开关晶体管313的阈值相等。p沟道增强型场效应晶体管Qp2的阈值与p沟道增强型场效应晶体管Qp1的阈值相等，或大于p沟道增强型场效应晶体管Qp1的阈值。
另一方面，反相器323由p沟道增强型场效应晶体管Qp3和n沟道增强型场效应晶体管Qn3的串联组合来实施。反相器323由正电源电压线VDD和地线GND来供电，控制信号KPB2被加载到n沟道增强型场效应晶体管Qn3以及p沟道增强型场效应晶体管Qp3的栅电极上。场效应晶体管Qp3/Qn3的公共漏电极与p沟道增强型场效应晶体管Qp2的栅电极相连。p沟道增强型场效应晶体管Qp3和n沟道增强型场效应晶体管Qn3分别具有较高的阈值，于是反相器323中将不会产生低于阈值的泄漏电流。
控制信号KPB2被直接加载到n沟道增强型场效应晶体管Qn2的栅电极上，反相器323将控制信号KPB2的反相控制信号IKPB2加载到p沟道增强型场效应晶体管Qp2的栅电极上。因此，传输门321-322在控制信号KPB2变为有效高电平时同时导通，并将三态反相器311/312连到总线BUS3上。
与第一实施例类似，设进入休眠模式和从休眠模式中退出的时间为建立时间tKS和保持时间tKH，开关电路32不允许电流从正电源电压线VDD流到地线GND上。因此，开关电路32实现了第一实施例的优点。
在第二实施例中，总线驱动器31和总线BUS3分别与第一电路元件和信号线相对应。而n沟道增强型场效应晶体管Qn1和p沟道增强型场效应晶体管Qp1则用作第一晶体管，而高阈值n沟道增强型开关晶体管313则用作第二晶体管。第三实施例
图6所示为实施本发明的另一种半导体集成电路装置的基本部分。该半导体集成电路装置包括总线驱动器41，开关电路42，总线接收器43和总线BUS4。在半导体集成电路装置中还可以集成与逻辑电路24相对应的多个逻辑电路。
总线驱动器41包括多个三态反相器411/412及一个高阈值N沟道增强型开关晶体管413。另一方面，开关电路42包括多个开关元件421/422。因此，总线驱动器41和开关电路42与第二实施例中的那些电路的结构相类似。然而，三态反相器411/412和开关元件421/422的电路结构则与第二实施例中不尽相同。
三态反相器411/412包括p沟道增强型场效应晶体管Qp11/Qp12和n沟道增强型场效应晶体管Qn11/Qn12的串联组合及一个反相器414。场效应晶体管Qp11/Qp12/Qn11/Qn12的串联组合被连在正电源电压线VDD和虚拟地线VGND之间，反相器414同样也是由正电源电压线VDD和虚拟地线VGND来进行供电。使能信号EN1/EN2被加载到反相器414上，于是反相器414将产生反相信号IEN1/IEN2。使能信号EN1/EN2和反相信号IEN1/IEN2被分别加载到n沟道增强型场效应晶体管Qn12的栅电极和p沟道增强型场效应晶体管Qp11的栅电极上。数据信号DT1/DT2被加载到p沟道增强型场效应晶体管Qp12的栅电极和n沟道增强型场效应晶体管Qn11的栅电极上。反相器414与虚线所围的串联组合的那一部分，即串联在一起的p沟道增强型场效应晶体管Qp12和n沟道增强型场效应晶体管Qn11类似。
当使能信号EN1/EN2被变为高电平时，n沟道增强型场效应晶体管Qn12和p沟道增强型场效应晶体管Qp11将导通，正电源电压线VDD和虚拟地线VGND与p沟道增强型场效应晶体管Qp12和n沟道增强型场效应晶体管Qn11电气相连。在此情况下，p沟道增强型场效应晶体管Qp12和n沟道增强型场效应晶体管Qn11根据数据信号DT1/DT2的电压电平互补地导通与截止，从而向开关电路42加载反相数据信号IDT1/IDT2。n沟道增强型场效应晶体管Qn11/Qn12的阈值低于高阈值N沟道增强型开关晶体管413的阈值，而p沟道增强型场效应晶体管Qp11/Qp12的阈值则与n沟道增强型场效应晶体管Qn11/Qn12的阈值相对应。因此，三态反相器411/412将可以实现高速反相。利用这种高阈值特性，高阈值n沟道增强型开关晶体管将不会允许产生电流。
如果使能信号EN1/EN2为低电平，则n沟道增强型场效应晶体管Qn12和p沟道增强型场效应晶体管Qp11将被截止，而p沟道增强型场效应晶体管Qp12和n沟道增强型场效应晶体管Qn11则与正电源电压线VDD和虚拟地线VGND断开。p沟道增强型场效应晶体管Qp12和n沟道增强型场效应晶体管Qn11将永不响应数据信号DT1/DT2，于是三态反相器311/312将进入高阻抗状态。
开关元件421/422由n沟道增强型场效应晶体管Qn13来实施。n沟道增强型场效应晶体管Qn13被分别连在相关的三态反相器411/412之间，控制信号KPB3被加载到n沟道增强型场效应晶体管Qn13的栅电极上。如果控制信号KPB3为高电平，则n沟道增强型场效应晶体管Qn13将被导通，三态反相器411将通过与之相关的n沟道增强型场效应晶体管Qn13与总线BUS4相连。另一方面，如果控制信号KPB3被变为低电平，则n沟道增强型场效应晶体管Qn13将截止，于是三态反相器411/412将与总线BUS4断开。
n沟道增强型场效应晶体管Qn13的阈值可高可低，通过一个逻辑电路(未示出)来使得控制信号KPB3的电平在该n沟道增强型场效应晶体管Qn13的阈值上下摆动。休眠模式信号SLB2和控制信号KPB3类似于图4那样变化，于是开关电路42将能够有效地减小直通电流。因此，实施第三实施例的半导体集成电路装置实现了第一实施例的优点。另外，开关电路42要比开关电路32简单得多，因此制造商可以将电路41/42集成在比电路31/32所占区域更窄的区域上。第四实施例
参照图7，其所示为实施本发明的另一种半导体集成电路装置的基本部分，其包括总线驱动器51，开关电路52，总线接收器53，总线BUS5及一个防浮置电路54。总线驱动器51和开关电路52与第一实施例中的相应部件类似，其各电路元件标注有与第一实施例的电路元件相对应的图注，而不再进行详细说明。该半导体集成电路装置中还可以配置与逻辑电路24相对应的信号源。
防浮置电路54与总线BUS5相连，控制信号KPB1被加载到防浮置电路54上。防浮置电路54用于防止总线出现浮置状态。
具体地说，当控制信号KPB1为高电平时，开关电路231-23n被关闭，而三态反相器211-21n则通过开关电路231-23n连到总线BUS5上。总线BUS5由反相数据信号IDT1/IDT2/…/IDTn驱动为高电平或低电平。在此情况下，防浮置电路54对于总线BUS5来说无作用，其将保持高阻抗状态。
另一方面，当控制信号KPB1被变为低电平时，开关电路231-23n被打开，从而将总线BUS5与三态反相器211-21n断开。防浮置电路54变为有效状态，并向总线BUS5加载低电平或高电平。因此，防浮置电路54将防止总线BUS5处于浮置状态。
对于总线接收器53来说不希望出现浮置状态。如上所述，泄漏电流在浮置状态中将使得总线BUS5上的电势电平升高。总线BUS5上的中间电势电平将使得总线接收器53出现直通电流，而该直通电流又将使半导体集成电路装置的能耗增大。然而，防浮置电路54将总线BUS5固定为低电平或高电平，于是在总线接收器53中不会产生电流。
实施第四实施例的本半导体集成电路装置实现了第一实施例的优点，并利用防浮置电路54的优点进一步减小了能耗。第五实施例
参照图8，其所示为实施本发明的另一种半导体集成电路装置，其包括总线驱动器61，开关电路62，总线接收器63，箝位电路64及总线BUS6。总线驱动器61和开关电路62的电路结构与第二实施例中的总线驱动器31与开关电路32的电路结构类似，其组成元件标注有相同于总线驱动器31和开关电路32的电路元件的图注，因而不再进行详细说明。本半导体集成电路装置中还可以再配置与逻辑电路24对应的信号源。
箝位电路64起到了防浮置电路的作用，其由p沟道增强型场效应晶体管Qp4来实施。p沟道增强型场效应晶体管Qp4的阈值大于p沟道增强型场效应晶体管Qp1的阈值。因此，电路很难从正电源电压线VDD流过处于截止状态的p沟道增强型场效应晶体管Qp4。
p沟道增强型场效应晶体管Qp4被连在正电源电压线VDD和总线BUS6之间，控制信号KPB2被加载到p沟道增强型场效应晶体管Qp4的栅电极上。因此，p沟道增强型场效应晶体管Qp4根据控制信号KPB2将正电源电压线VDD连到总线BUS6上或将其断开。图9中总结了控制信号KPB2与箝位电路64之间的关系。
如上所述，三态反相器311/312是根据加载于开关元件321/322上的控制信号KPB2的电势电平来与总线BUS6相连或断开的。当控制信号KPB2为高电平时，开关电路62将三态反相器311/312连到总线BUS6上，而箝位电路64则将总线BUS6与正电源电压线VDD隔离开。三态反相器311/312中被选中的一个利用反相数据信号IDT1/IDT2来驱动总线BUS6。p沟道增强型场效应晶体管Qp4的阈值非常高，从而在截止状态中其将不允许其中有电流流过。其结果是，箝位电路64决不会干扰通过总线BUS6所进行的数据传输。
另一方面，当控制信号KPB2被变为低电平时，开关电路62将总线BUS6与总线驱动器61隔离开，而箝位电路64则将正电源电压线VDD连到总线BUS6上。其结果是，总线BUS6被箝位在正电源电压电平上。第六实施例
参照图10，其所示为实施本发明的另一种半导体集成电路装置，其包括总线驱动器71，开关电路72，总线接收器73，防浮置电路74以及总线BUS7。总线驱动器71和开关电路72的电路结构与第三实施例中的总线驱动器41和总线接收器42类似，其组成元件标注有相同于总线驱动器41和开关电路42的对应电路元件的图注，不再进行详细说明。本半导体集成电路装置中还可以再配置与逻辑电路24对应的信号源。
防浮置电路74包括两个反相器741/742。反相器741/742的输入节点与总线BUS7和反相器的741的输出节点相连，而反相器741的输出节点则又与总线BUS7相连。因此，反相器741/742构成了存储器回路或双稳电路，从而可以存储总线BUS7的电势电平。反相器741/742由p沟道增强型场效应晶体管Qp13和n沟道增强型场效应晶体管Qn14的串联组合来实施。p沟道增强型场效应晶体管Qp13的阈值大于p沟道增强型场效应晶体管Qp11/Qp12的阈值，而n沟道增强型场效应晶体管Qn14的阈值则大于n沟道增强型场效应晶体管Qn11/Qn12的阈值。因此，p沟道增强型场效应晶体管Qp13在截止状态下可有效地使总线BUS7不能具有正电源电压，p沟道增强型场效应晶体管Qn14在截止状态下也可以有效地使总线BUS7不能具有地电平。
当总线驱动器71利用反相数据信号IDT1/IDT2驱动总线BUS7时，防浮置电路74锁存总线BUS7上的电势电平。如果总线驱动器71将总线BUS7中的电势电平从低电平变为高电平，则总线BUS7上的高电平将使反相器742向反相器741的输入节点加载低电平，而反相器741使其输出节点变为高电平。因此，防浮置电路74存储了总线BUS7上的电势电平，并一直将总线BUS7保持为该电势电平直至总线BUS7的电势电平发生变化。
正如从上述说明中可理解的，开关电路在过渡期以及休眠模式中将总线与数据驱动器隔离开。即使泄漏电流对使能信号和数据信号进行了充电，开关电路也将保持总线与总线驱动器相隔离，从而使得在总线中不会有电流流过。由此使得能耗减小。
在具有防浮置电路的实施例中，防浮置电路可以防止总线出现浮置状态，从而提高了总线的可靠性。
尽管上文中对本发明的多种特别实施例进行了说明，但对于本领域的技术人员来说在不背离本发明的精神与范围的情况下可以对其进行各种各样的变型与修正。例如，可以用任何其它类型的逻辑门比如“与非门”或“或非门”来代替反相器LV11/LV21。
即使逻辑电路在从休眠模式退出之后不能将数据信号和使能信号恢复为原先的电平，开关电路也能够有效地防止总线中产生泄漏电流，因为总线驱动器在时刻t4与时刻t5之间便会流过该电流。

Claims (28)

1.一种半导体集成电路装置，其特征在于包括：
选择性地进入运行模式和休眠模式的第一部件电路(21；31；41；51；61；71)，以及包括
具有加载有输入信号(EN1-ENn/DT1-DTn；EN1-EN2/DT1-DT2)的多个输入节点的输入端口，
具有分配给多种输出信号的多个输出节点的输出端口，及
连在第一电源线(VDD)与电势电平不同于所述第一电源线的虚拟地线(VGND)之间的第一晶体管(Qp1/Qn1；Qp11/Qp12/Qn11/Qn12)，其易于流过第一泄漏电流，而在所述运行模式中其响应所述输入信号在所述输出端口产生所述输出信号；
连在所述虚拟电源线与电势电平不同于所述第一电源线的第二电源线(GND)之间的第二晶体管(21s；313；413)，其中不易于流过第二泄漏电流，在所述运行模式中其响应模式信号(SLB2)而将所述虚拟电源线连到所述第二电源线上以及在休眠模式中将所述虚拟电源线与所述第二电源线断开；及
可与所述多个输出节点相连的信号线(BUS2；BUS3；BUS4；BUS5；BUS6；BUS7)；
其特征在于另外还包括：
连在所述输出节点和所述信号线之间的开关电路(23；32；42；52；62；72)，其响应控制信号(KPB1；KPB2；KPB3)在所述运行模式中将所述输出节点与所述信号线相连以及至少在所述休眠模式中将所述输出节点与所述信号线断开。
2.如权利要求1所述的半导体集成电路装置，其特征在于所述第一泄漏电流选择性地改变所述输入信号，从而使所述第一部件电路(21；31；41；51；61；71)在第一时刻(t15)提供从所述第一电源线(VDD)到至少一个所述输出节点的第一电流通路，和从另一输出节点经过所述虚拟电源线(VGND)到所述第二晶体管(21s；313；413)的第二电流通路，而所述开关电路(23；32；42；52；62；72)将使所述输出节点在早于所述第一时刻的第二时刻(t13)与所述总线断开。
3.如权利要求2所述的半导体集成电路装置，其特征在于在所述第二时刻(t13)其处于所述休眠模式之前的所述运行模式。
4.如权利要求2所述的半导体集成电路装置，其特征在于所述第一晶体管构成了多个根据选择性地加载于所述多个总线驱动单元上的所述输入信号来独立地驱动用作总线的所述信号线(BUS2；BUS3；BUS4；BUS5；BUS6；BUS7)的总线驱动单元(211-21n；311-312；411-412)，而在所述第二时刻处于所述休眠模式之前的所述运行模式。
5.如权利要求4所述的半导体集成电路装置，其特征在于所述第一晶体管(Qp1/Qn1；Qp11/Qp12/Qn11/Qn12)为具有第一阈值的场效应晶体管，而所述第二晶体管(21s；SLB2)为具有宽于所述第一阈值的第二阈值的场效应晶体管。
6.如权利要求5所述的半导体集成电路装置，其特征在于所述第一晶体管分别构成了用作所述总线驱动单元的三态反相器(211-21n；311-312；411-412)。
7.如权利要求4所述的半导体集成电路装置，其特征在于另外包括在所述开关电路(52；62；72)将所述输出节点与所述信号线断开的同时将所述信号线(BUS5；BUS6；BUS7)连到至少一个恒定电源上的防浮置电路(54；64；74)。
8.如权利要求1所述的半导体集成电路装置，其特征在于另外包括用作所述输入信号(EN1-ENn/DT1-DTn；EN1-EN2/DT1-DT2)的信号源的第二部件电路(24)。
9.如权利要求8所述的半导体集成电路装置，其特征在于所述第二部件电路(24)在进入所述休眠模式之前将确定所述输入信号(EN1-ENn/DT1-DTn；EN1-EN2/DT1-DT2)的当前电势电平，并在从所述休眠模式退出到下一运行模式之后在第一时刻(时刻t17与时刻t19之间)按所述当前电势电平释放出所述输入信号。
10.如权利要求9所述的半导体集成电路装置，其特征在于在确定了所述当前电势电平之后的第二时刻(t15/t16)所述第一泄漏电流选择性地改变所述输入信号(EN1-ENn/DT1-DTn；EN1-EN2/DT1-DT2)以使所述第一部件电路(21；31；41；51；61；71)提供从所述第一电源线(VDD)到至少一个所述输出节点的第一电流通路及从所述另一个输出节点经过所述虚拟电源线(VGND)到所述第二晶体管(21s；313；413)的第二电流通路。
11.如权利要求10所述的半导体集成电路装置，其特征在于所述开关电路(23；32；42；52；62；72)在早于所述第二时刻(t15/t16)的第三时刻(t13)将所述输出节点与所述信号线(BUS2；BUS3；BUS4；BUS5；BUS6；BUS7)断开，并在晚于所述第一时刻的第四时刻(t20)将所述输出节点连到所述总线上。
12.如权利要求11所述的半导体集成电路装置，其特征在于所述输出节点被分别地集成到由所述第一晶体管构成的并响应通过所述输入节点选择性地加载于其上的输入信号独立地驱动所述信号线的总线驱动单元(211-21n；311-312；411/412)中。
13.如权利要求12所述的半导体集成电路装置，其特征在于所述总线驱动单元(211-21n；311-312；411/412)分别用作三态反相器。
14.如权利要求13所述的半导体集成电路装置，其特征在于所述输入信号分为：分别加载到所述三态反相器上的使能信号(EN1-ENn；EN1-EN2)，以及分别加载到所述三态反相器上的数据信号(DT1-DTn；DT1-DT2)，所述使能信号使所述三态反相器在确定所述当前电势电平和所述下一运行模式之前在所述运行模式中选择性地响应所述数据信号。
15.如权利要求14所述的半导体集成电路装置，其特征在于所述每一个三态反相器(311-312)均包括
第一反相器(LV11/LV12)，由所述第一电源线(VDD)和所述虚拟电源线(VGND)供电，并响应所述数据信号(DT1/DT2)中相关的一个信号产生所述输出信号(IDT1/IDT2)之一，及
开关元件(TM1/TM2)，连在所述第一反相器与相关输出节点之间并响应所述使能信号(EN1/EN2)之一用于将所述数据信号中的相关信号从所述第一反相器传送到所述输出节点的相关一个节点上。
16.如权利要求15所述的半导体集成电路装置，其特征在于所述第一反相器(311/312)由所述第一晶体管的一个类型为一种沟道传导类型(P)的晶体管(Qp1)和所述第一晶体管的另一个类型为相反沟道传导类型(N)的晶体管(Qn1)的串联组合构成，而所述三态反相器另外包括第二反相器(LV12/LV22)，其从所述使能信号的所述一个信号中产生反相使能信号，并将所述反相使能信号和所述使能信号的所述一个信号加载到所述开关元件上。
17.如权利要求15所述的半导体集成电路装置，其特征在于所述开关元件(TM1/TM2)由所述第一晶体管的一个类型为一种沟道传导类型(P)的晶体管(Qp1)和所述第一晶体管的另一个类型为相反沟道传导类型(N)的晶体管(Qn1)的并联组合构成。
18.如权利要求15所述的半导体集成电路装置，其特征在于所述第一反相器(LV11/LV21)由所述第一晶体管的一个类型为一种沟道传导类型(P)的晶体管(QP1)和所述第一晶体管的另一个类型为相反沟道传导类型(N)的晶体管(Qn1)的串联组合构成，而所述三态反相器另外包括第二反相器(LV12/LV22)，其从所述使能信号的所述一个信号中产生反相使能信号并将所述反相使能信号和所述使能信号的所述一个信号加载到所述开关元件上，而所述开关元件(TM1/TM2)由所述第一晶体管的一个类型为一种沟道传导类型的晶体管(Qp1)和所述第一晶体管的另一个类型为相反沟道传导类型的晶体管(Qn1)的并联组合构成。
19.如权利要求18所述的半导体集成电路装置，其特征在于所述开关电路(32/62)包括连在所述三态反相器的开关元件(TM1/TM2)与所述信号线(BUS3；BUS6)之间的双向传输门(321-322)，及用于从所述控制信号中产生所述反相控制信号并用于将所述控制信号和所述反相控制信号加载到所述双向传输门上的第三反相器(323)。
20.如权利要求19所述的半导体集成电路装置，其特征在于另外包括防浮置电路(64)，其与所述信号线(BUS6)相连，并在所述双向传输门(321-322)断开所述信号线与所述开关元件连接的情况下，将恒定电势电平的电源(VDD)连到所述信号线上。
21.如权利要求14所述的半导体集成电路装置，其特征在于所述三态反相器(411-412)的每一个均包括：
连在所述第一电源线(VDD)与所述虚拟电源线(VGND)之间的如下元件的串联组合：所述第一晶体管的一个类型为所述沟道传导类型(P)的晶体管(Qp11)，所述第一晶体管的另一类型为所述相反沟道传导类型(P)的晶体管(Qp12)，所述第一晶体管的另一类型为相反沟道传导类型(N)的晶体管(Qn11)，以及所述第一晶体管的再一类型为相反沟道传导类型(N)的晶体管(Qn12)，其中所述第一晶体管的所述晶体管(Qp12)和所述第一晶体管的另一晶体管(Qn11)的栅电极上加载有所述数据信号(DT1/DT2)，及
一个反相器(144)，其由所述第一电源线(VDD)及所述虚拟电源线(VGND)供电，并从所述使能信号的一个信号中产生反相使能信号，用于选择性地将所述反相使能信号及所述使能信号加载到所述第一晶体管的所述一个晶体管(Qp11)的栅电极以及所述第一晶体管的另一晶体管(Qn12)的栅电极上。
22.如权利要求21所述的半导体集成电路装置，其特征在于所述开关电路(42；72)包括连在所述三态反相器的开关元件和所述信号线之间的第三场效应晶体管(421-422)，并且所述控制信号被加载到所述第三场效应晶体管的栅电极上。
23.如权利要求22所述的半导体集成电路装置，其特征在于另外包括防浮置电路(74)，其与所述信号线(BUS7)相连，用于在所述第三场效应晶体管将所述信号线与所述三态反相器的连接断开，将所述信号线连到所述第一和第二电源线(VDD/GND)的一条上。
24.如权利要求11所述的半导体集成电路装置，其特征在于另外包括防浮置电路(54；64；74)，其与所述信号线(BUS5；BUS6；BUS7)相连，用于在所述开关电路(52；62；72)将所述总线驱动单元与所述信号线的连接断开时防止所述信号线出现浮置状态。
25.如权利要求24所述的半导体集成电路装置，其特征在于所述防浮置电路(64)包括连在一个恒压电源(VDD)及所述信号线之间的第三晶体管，其响应所述控制信号(KPB2)，在“导通状态”和“截止状态”之间变化。
26.如权利要求24所述的半导体集成电路装置，其特征在于所述防浮置电路(74)包括具有均与所述信号线(BUS7)相连的输入节点和输出节点的双稳电路，用于将所述输出节点的电势电平改变为所述输入节点的电势电平。
27.如权利要求26所述的半导体集成电路装置，其特征在于所述双稳电路包括：
其输入节点与所述信号线(BUS7)相连的第一反相器(742)，及
其输入节点与所述第一反相器(742)相连而输出节点与所述信号线(BUS7)相连的第二反相器(741)。
28.如权利要求27所述的半导体集成电路装置，其特征在于所述第一和第二反相器(742/741)每一个均由一种沟道传导类型(P)的第三晶体管(Qp13)和相反沟道传导类型(N)的第四晶体管(Qn14)的串联组合构成，而所述第三和第四晶体管使从所述第一和第二电源线流到用作所述第一和第二反相器的所述输出节点的公共漏节点上的第三泄漏电流不易流过。
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