CN108447514A - 半导体存储器、休眠定态逻辑电路及其休眠定态方法 - Google Patents

半导体存储器、休眠定态逻辑电路及其休眠定态方法 Download PDF

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CN108447514A CN201810283695.7A CN201810283695A CN108447514A CN 108447514 A CN108447514 A CN 108447514A CN 201810283695 A CN201810283695 A CN 201810283695A CN 108447514 A CN108447514 A CN 108447514A
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范玉鹏
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Ruili Integrated Circuit Co Ltd
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Abstract

本发明提供了一种休眠定态逻辑电路，包括信号控制单元和休眠定态单元，将休眠定态单元中的第奇数个逻辑单元的电源端相连且通过第一开关晶体管共享连接至第一电源，第偶数个逻辑单元的接地端相连且通过第二开关晶体管共享连接至第二电源，当休眠定态逻辑电路处于休眠状态时，第一开关晶体管和第二开关晶体管皆关断，信号控制单元输出逻辑信号为“1”的状态逻辑信号至休眠定态单元，逻辑单元之间的信号保持在休眠定态逻辑电路处于工作状态时的状态，不增加电路面积，降低定态控制成本。或者，将第偶数个逻辑单元的电源端相连且通过第一开关晶体管连接至第一电源，第奇数个逻辑单元的接地端相连且通过第二开关晶体管连接至第二电源，达到相同技术效果。

Description

半导体存储器、休眠定态逻辑电路及其休眠定态方法
技术领域
本发明涉及半导体存储器技术领域，具体涉及一种休眠定态逻辑电路以及一种半导体存储器，还涉及一种逻辑电路的休眠定态方法。
背景技术
对于动态随机存取存储器(DRAM)中，通常设置有休眠互补金属氧化物半导体(CMOS)结构电路，通常通过直接断掉电源来节省功耗，然而，断掉电源后，电路中各个功能模块的输入端和输出端的逻辑信号并不能保持工作状态下的状态定态，尤其是对于最后一级的驱动级单元来说，在休眠状态下，需要对输出的逻辑信号的状态进行控制，保持工作状态时的定态，然而，目前的解决方案都将会增加电路的占有面积，增加成本。
因此，如何在休眠状态下保持功能模块的定态，且不增加面积，减少成本是本领域技术人员急需要解决的技术问题。
发明内容
本发明提供一种休眠定态逻辑电路，一种半导体存储器以及一种逻辑电路的休眠定态方法，以克服或缓解背景技术中存在的一个或者更多个问题，至少提供一种有益的选择。
作为本发明的一个方面，提供了一种休眠定态逻辑电路，包括：
信号控制单元，用于根据状态控制信号输出逻辑信号“1”；及，
休眠定态单元，包括：串联连接的多个逻辑单元，与所述信号控制单元的输出端连接，每个所述逻辑单元均包括电源端和接地端；第奇数个逻辑单元的电源端相连并通过第一开关晶体管共享连接至第一电源，所述第奇数个逻辑单元的接地端连接至第二电源；第偶数个逻辑单元的接地端相连并通过第二开关晶体管共享连接至第二电源，所述第偶数个逻辑单元的电源端连接至第一电源；所述第一电源的电压高于所述第二电源的电压；
其中，当所述休眠定态逻辑电路处于工作状态时，所述第一开关晶体管和所述第二开关晶体管皆为导通；当所述休眠定态逻辑电路处于休眠状态时，所述第一开关晶体管和所述第二开关晶体管皆为关断，并且直接连接所述信号控制单元的第一逻辑单元从所述信号控制单元接收所述逻辑信号“1”，各个所述逻辑单元的输出信号保持在所述休眠定态逻辑电路处于工作状态时的状态。
优选的，在上述休眠定态逻辑电路中，所述信号控制单元，包括：
与非门，所述与非门包括第一输入端、第二输入端、控制输入端以及控制输出端；所述控制输入端用于当所述休眠定态逻辑电路处于休眠状态时，输入逻辑信号为“0”的状态控制信号；所述控制输出端用于当所述休眠定态逻辑电路处于休眠状态时，输出所述逻辑信号“1”至所述休眠定态单元。
优选的，在上述休眠定态逻辑电路中，所述逻辑单元包括四个逻辑单元，其中，各个所述逻辑单元均包括反相器。
优选的，在上述休眠定态逻辑电路中，所述逻辑单元包括四个逻辑单元，其中，第一逻辑单元与第四逻辑单元均包括反相器，第二逻辑单元包括与非门，第三逻辑单元包括或非门。
优选的，在上述休眠定态逻辑电路中，所述逻辑单元包括四个逻辑单元，其中，第一逻辑单元与第三逻辑单元均包括反相器，第二逻辑单元和第四逻辑单元均包括与非门。
优选的，在上述休眠定态逻辑电路中，所述第一开关晶体管具有连接至所述第一电源的源极以及连接至各所述第奇数个逻辑单元的漏极，所述第一开关晶体管的栅极用于接收开关逻辑信号；
所述第二开关晶体管具有连接至所述第二电源的源极以及连接至各所述第偶数个逻辑单元的漏极，所述第二开关晶体管的栅极用于接收所述开关逻辑信号；
其中，所述开关逻辑信号用于根据所述休眠定态逻辑电路处于工作状态和休眠状态的任一状态，分别对应控制所述第一开关晶体管以及所述第二开关晶体管在导通和关断的对应状态。
优选的，在上述休眠定态逻辑电路中，最末个所述逻辑单元包括：
第一功能晶体管，所述第一功能晶体管的栅极连接至状态信号输入端，所述第一功能晶体管的源极连接至所述第一电源；
第二功能晶体管，所述第二功能晶体管的漏极与所述第一功能晶体管的漏极相连至状态信号输出端，所述第二功能晶体管的源极连接至所述第二电源；
栅极电压控制单元，所述栅极电压控制单元连接至所述第二功能晶体管的栅极，用于在所述休眠定态逻辑电路处于所述工作状态时，提供工作栅极电压至所述第二功能晶体管，并在所述休眠定态逻辑电路处于所述休眠状态时，提供休眠栅极电压至所述第二功能晶体管；
其中，所述工作栅极电压大于等于所述第二电源的电压，且小于等于所述第一电源的电压；所述休眠栅极电压大于等于所述第二功能晶体管导通的阈值电压，且小于等于所述第一电源的电压。
优选的，在上述休眠定态逻辑电路中，所述栅极电压控制单元包括：
第三功能晶体管，所述第三功能晶体管的漏极连接至所述状态信号输入端，所述第三功能晶体管的源极连接至所述第二功能晶体管的栅极；
电压切换装置，所述电压切换装置连接至所述第三功能晶体管的栅极，所述电压切换装置用于根据状态逻辑信号输出电压信号至所述第三功能晶体管的栅极。
优选的，在上述休眠定态逻辑电路中，所述电压切换装置包括电压转换器，所述电压转换器包括：
输入端，用于输入状态逻辑信号，所述状态逻辑信号包括表示休眠状态的逻辑信号“1”，以及表示工作状态的逻辑信号“0”；
第一输出端，用于根据所述逻辑信号“0”输出工作栅极电压至所述第三功能晶体管的栅极；
第二输出端，用于根据所述逻辑信号“1”输出休眠栅极电压至所述第三功能晶体管的栅极。
优选的，在上述休眠定态逻辑电路中，所述电压切换装置还包括：
第三开关晶体管，所述第三开关晶体管的栅极连接至所述电压转换器的所述第一输出端，所述第三开关晶体管的源极连接至用于提供工作栅极电压的第三电源；
第四开关晶体管，所述第四开关晶体管的栅极连接至所述电压转换器的所述第二输出端，所述第四开关晶体管的源极连接至用于提供休眠栅极电压的第四电源；
其中，所述第三开关晶体管的漏极与所述第四开关晶体管的漏极连接至所述第三功能晶体管的栅极。
优选的，在上述休眠定态逻辑电路中，所述最末个所述逻辑单元还包括：
第四功能晶体管，所述第四功能晶体管的栅极连接至所述状态信号输入端，所述第四功能晶体管的漏极连接至所述状态信号输出端，所述第四功能晶体管的源极连接至所述第二电源。
本发明天提供了第二种一种休眠定态逻辑电路，包括：
信号控制单元，用于根据状态控制信号输出逻辑信号“0”；及，
休眠定态单元，包括：串联连接的多个逻辑单元，与所述信号控制单元的输出端连接，每个所述逻辑单元均包括电源端和接地端，第偶数个逻辑单元的电源端相连并通过第一开关晶体管共享连接至第一电源，所述第偶数个逻辑单元的接地端连接至第二电源；第奇数个逻辑单元的接地端相连并通过第二开关晶体管共享连接至第二电源，所述第奇数个逻辑单元的电源端连接至第一电源；所述第一电源的电压大于所述第二电源的电压；
其中，当所述休眠定态逻辑电路处于工作状态时，所述第一开关晶体管和所述第二开关晶体管皆为导通；当所述休眠定态逻辑电路处于休眠状态时，所述第一开关晶体管和所述第二开关晶体管皆为关断，并且直接连接所述信号控制单元的第一逻辑单元从信号控制单元接收所述逻辑信号“0”，各个所述逻辑单元的输出信号保持在休眠定态逻辑电路处于工作状态时的状态。
优选的，在上述休眠定态逻辑电路中，所述信号控制单元包括与非门、反相器以及或非门；所述与非门的输出端连接至所述反相器的输入端，所述反相器的输出端连接至所述或非门的第一控制输入端；所述或非门的第二控制输入端用于当所述休眠定态逻辑电路处于休眠状态时，输入逻辑信号为“1”的状态控制信号；所述或非门的控制输出端用于当所述休眠定态逻辑电路处于休眠状态时，输出所述逻辑信号“0”至所述休眠定态单元。
优选的，在上述休眠定态逻辑电路中，所述逻辑单元包括四个逻辑单元，各个所述逻辑单元均包括反相器。
优选的，在上述休眠定态逻辑电路中，所述逻辑单元包括四个逻辑单元，第一逻辑单元与第四逻辑单元均包括反相器，第二逻辑单元包括或非门，第三逻辑单元包括与非门。
优选的，在上述休眠定态逻辑电路中，
所述第一开关晶体管具有连接至所述第一电源的源极以及连接至各所述第偶数个逻辑单元的漏极，所述第一开关晶体管的栅极用于接收开关逻辑信号；
所述第二开关晶体管具有连接至所述第二电源的源极以及连接至各所述第奇数个逻辑单元的漏极，所述第二开关晶体管的栅极用于接收所述开关逻辑信号；
其中，所述开关逻辑信号用于根据所述休眠定态逻辑电路处于工作状态和休眠状态的任一状态，分别对应控制所述第一开关晶体管以及所述第二开关晶体管在导通和关断的对应状态。
优选的，在上述休眠定态逻辑电路中，最末个所述逻辑单元包括：
第一功能晶体管，所述第一功能晶体管的栅极连接至状态信号输入端，所述第一功能晶体管的源极连接至所述第一电源；
第二功能晶体管，所述第二功能晶体管的漏极与所述第一功能晶体管的漏极相连至状态信号输出端，所述第二功能晶体管的源极连接至所述第二电源；
栅极电压控制单元，所述栅极电压控制单元连接至所述第二功能晶体管的栅极，用于在所述休眠定态逻辑电路处于所述工作状态时，提供工作栅极电压至所述第二功能晶体管，并在所述休眠定态逻辑电路处于所述休眠状态时，提供休眠栅极电压至所述第二功能晶体管；
其中，所述工作栅极电压大于等于所述第二电源的电压，且小于等于所述第一电源的电压；以及所述休眠栅极电压大于等于所述第二功能晶体管导通的阈值电压，且小于等于所述第一电源的电压。
优选的，在上述休眠定态逻辑电路中，所述栅极电压控制单元包括：
第三功能晶体管，所述第三功能晶体管的漏极连接至所述状态信号输入端，所述第三功能晶体管的源极连接至所述第二功能晶体管的栅极；
电压切换装置，所述电压切换装置连接至所述第三功能晶体管的栅极，所述电压切换装置用于根据状态逻辑信号输出电压信号至所述第三功能晶体管的栅极。
优选的，在上述休眠定态逻辑电路中，所述电压切换装置包括电压转换器，所述电压转换器包括：
输入端，用于输入状态逻辑信号，所述状态逻辑信号包括表示休眠状态的逻辑信号“1”，以及表示工作状态的逻辑信号“0”；
第一输出端，用于根据所述逻辑信号“0”输出工作栅极电压至所述第三功能晶体管的栅极；
第二输出端，用于根据所述逻辑信号“1”输出休眠栅极电压至所述第三功能晶体管的栅极。
优选的，在上述休眠定态逻辑电路中，所述电压切换装置还包括：
第三开关晶体管，所述第三开关晶体管的栅极连接至所述电压转换器的所述第一输出端，所述第三开关晶体管的源极连接至用于提供工作栅极电压的第三电源；
第四开关晶体管，所述第四开关晶体管的栅极连接至所述电压转换器的所述第二输出端，所述第四开关晶体管的源极连接至用于提供休眠栅极电压的第四电源；
其中，所述第三开关晶体管的漏极与所述第四开关晶体管的漏极连接至所述第三功能晶体管的栅极。
优选的，在上述休眠定态逻辑电路中，所述最末个所述逻辑单元还包括：
第四功能晶体管，所述第四功能晶体管的栅极连接至所述状态信号输入端，所述第四功能晶体管的漏极连接至所述状态信号输出端，所述第四功能晶体管的源极连接至所述第二电源。
本发明还提供了一种半导体存储器，包括上述任一项所述的一种休眠定态逻辑电路。
本发明还提供了一种逻辑电路的休眠定态方法，应用于第一种所述的休眠定态逻辑电路，所述方法包括：
在休眠状态时，所述休眠定态逻辑单元的第一级逻辑单元从所述信号控制单元接收逻辑信号“1”；
控制所述第一开关晶体管和所述第二开关晶体管关断；以及
所述休眠定态单元中各个所述逻辑单元输出信号保持在所述休眠定态逻辑电路处于工作状态时的状态。
优选的，在上述逻辑电路的休眠定态方法中，包括：
当所述休眠定态逻辑电路处于所述工作状态时，提供工作栅极电压至最末个所述逻辑单元中的所述第二功能晶体管；以及
当所述休眠定态逻辑电路处于所述休眠状态时，提供休眠栅极电压至最末个所述逻辑单元中的所述第二功能晶体管；
其中，所述工作栅极电压大于等于所述第二电源的电压，且小于等于所述第一电源的电压；以及所述休眠栅极电压大于等于所述第二功能晶体管导通的阈值电压，且小于等于所述第一电压的电压。
本发明提供了一种逻辑电路的休眠定态方法，应用于第二个所述的休眠定态逻辑电路，所述方法包括：
在休眠状态时，所述休眠定态逻辑单元的第一级逻辑单元从所述信号控制单元接收逻辑信号“0”；
控制所述第一开关晶体管和所述第二开关晶体管关断；以及
所述休眠定态单元中各个所述逻辑单元输出信号保持在所述休眠定态逻辑电路处于工作状态时的状态。
优选的，在上述逻辑电路的休眠定态方法，其特征在于，包括：
当所述休眠定态逻辑电路处于所述工作状态时，提供工作栅极电压至最末个所述逻辑单元中的所述第二功能晶体管；以及
当所述休眠定态逻辑电路处于所述休眠状态时，提供休眠栅极电压至最末个所述逻辑单元中的所述第二功能晶体管；
其中，所述工作栅极电压大于等于所述第二电源提供的电压，且小于等于所述第一电源的电压；所述休眠栅极电压大于等于所述第二功能晶体管导通的阈值电压，且小于等于所述第二电源的电压。
本发明采用上述技术方案，具有如下优点：1、通过将休眠定态单元中的第奇数个逻辑单元的电源端相连，且通过第一开关晶体管连接至第一电源，第偶数个逻辑单元的接地端相连，且通过第二开关晶体管连接至第二电源，当休眠定态逻辑电路处于休眠状态时，第一开关晶体管和第二开关晶体管关断，由于信号控制单元输出逻辑信号为“1”的状态逻辑信号至休眠定态单元，使得休眠定态单元中的逻辑单元之间的信号保持状态定态，不增加电路面积，降低定态控制成本。2、通过将休眠定态单元中的第偶数个逻辑单元的电源端相连，且通过第一开关晶体管连接至第一电源，第奇数个逻辑单元的接地端相连，且通过第二开关晶体管连接至第二电源，当休眠定态逻辑电路处于休眠状态时，第一开关晶体管和第二开关晶体管关断，由于信号控制单元输出逻辑信号为“0”的状态逻辑信号至休眠定态单元，使得休眠定态单元中的逻辑单元之间的信号保持状态定态，不增加电路面积，降低定态控制成本。3、通常通过直接关掉供电电源来达到使各个逻辑单元休眠的目的，但是由于逻辑单元中的功能晶体管的栅极和源极在休眠状态时存在电压差，导致栅极存在的漏电电流比较大，进而导致休眠功耗比较高。因此，本方案中，在休眠状态下，栅极电压控制装置提供休眠栅极电压至具有栅极漏电流的功能晶体管的栅极，由于休眠栅极电压大于等于功能晶体管导通的阈值电压，且小于等于电源电压，因此，能够降低栅极电压，进而降低栅极电流，减小功耗。
上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本发明进一步的方面、实施方式和特征将会是容易明白的。
附图说明
在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本发明公开的一些实施方式，而不应将其视为是对本发明范围的限制。
图1绘示本发明实施例提供的一种休眠定态逻辑电路结构示意图；
图2绘示本发明实施例提供的另一种休眠定态逻辑电路结构示意图；
图3绘示本发明实施例提供的另一种休眠定态逻辑电路结构示意图；
图4绘示本发明实施例提供的一种休眠定态逻辑电路中最末个逻辑单元的结构示意图。
图5绘示本发明实施例提供的另一种休眠定态逻辑电路中最末个逻辑单元的结构示意图。
图6绘示本发明实施例提供的另一种休眠定态逻辑电路中最末个逻辑单元的结构示意图。
图7绘示本发明实施例提供的电压切换装置的结构示意图。
图8绘示本发明实施例提供的栅极电压控制装置输入的状态逻辑信号与输出的电压信号示意图。
图9绘示本发明实施例提供的一种休眠定态逻辑电路结构示意图。
图10绘示本发明实施例提供的另一种休眠定态逻辑电路结构示意图。
图11绘示本发明实施例提供的一种休眠定态方法流程图。
图12绘示本发明实施例提供的另一种休眠定态方法流程图。
附图标记：
附图1：
1 信号控制单元；2 休眠定态单元；
11 休眠定态单元的状态信号输入端；
12 休眠定态单元的状态信号输出端；
10 第一逻辑单元；20 第二逻辑单元；
30 第三逻辑单元；60 第四逻辑单元；
40 第一开关晶体管；41 第一开关晶体管的栅极；
42 第一开关晶体管的源极；43 第一开关晶体管的漏极；
50 第二开关晶体管；51 第二开关晶体管的栅极；
52 第二开关晶体管的源极；53 第二开关晶体管的漏极；
70 与非门；
71a 与非门的第一输入端；71b 与非门的第二输入端；
72 与非门的控制输入端；
73 与非门的控制输出端；
VCC 第一电源的电压；VSS 第二电源的电压；
附图2和3：
2’/2” 休眠定态单元；
10’/10” 第一逻辑单元；20’/20” 第二逻辑单元；
30’/30” 第三逻辑单元；60’/60” 第四逻辑单元；
附图4和5：
500 栅极电压控制单元；
100 电压切换装置；
200 第一功能晶体管；210 第一功能晶体管的栅极；
220 第一功能晶体管的源极；230 第一功能晶体管的漏极；
300 第二功能晶体管；310 第二功能晶体管的栅极；
320 第二功能晶体管的源极；330 第二功能晶体管的漏极；
400 第三功能晶体管；410 第三功能晶体管的栅极；
420 第三功能晶体管的源极；430 第三功能晶体管的漏极；
Vg 功能晶体管的栅极电压。
附图6：
500 第四功能晶体管；510 第四功能晶体管的栅极；
520 第四功能晶体管的源极；530 第四晶体管的漏极；
附图7和8：
100 电压切换装置；
110 电压转换器；111 电压转换器的输入端；
112 电压转换器的第一输出端；113 电压转换器的第二输出端；
120 第三开关晶体管；121 第三开关晶体管的栅极；
122 第三开关晶体管的源极；123 第三开关晶体管的漏极；
130 第四开关晶体管；131 第四开关晶体管的栅极；
132 第四开关晶体管的源极；133 第四开关晶体管的漏极；
V1 第三电源的电压；V2 第四电源的电压；
附图9和10：
3 信号控制单元；4/4’ 休眠定态单元；
80 或非门；
81 或非门的第一输入端；82 或非门的第二输入端；
83 或非门的输出端；
90 反相器；91 与非门。
具体实施方式
在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本发明的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
实施例一
在一种具体实施方式中，提供了一种休眠定态逻辑电路，如图1所示，包括信号控制单元1和休眠定态单元2。
信号控制单元1，用于根据状态控制信号输出逻辑信号“1”。
休眠定态单元2，包括：串联连接的多个逻辑单元，与信号控制单元1的输出端连接，每个逻辑单元均包括电源端和接地端，第奇数个逻辑单元的电源端相连，且通过第一开关晶体管40共享连接至第一电源，偶数个的逻辑单元的接地端相连，且通过第二开关晶体管50共享连接至第二电源，第一电源的电压VCC高于第二电源的电压VSS；
当休眠定态逻辑电路处于工作状态时，第一开关晶体管40和第二开关晶体管50皆为导通；当休眠定态逻辑电路处于休眠状态时，第一开关晶体管40和第二开关晶体管50皆为关断，并且直接连接所述信号控制单元的第一逻辑单元10从信号控制单元1接收逻辑信号“1”，各个逻辑单元的输出信号保持在休眠定态逻辑电路处于工作状态时的状态。
如图1所示，在本实施方式中，休眠定态单元20包括四个逻辑单元，第一逻辑单元10、第二逻辑单元20、第三逻辑单元30和第四逻辑单元60，第一逻辑单元10和第二逻辑单元20的电源端通过第一开关晶体管40连接至第一电源，第一电源提供电源电压VCC，第二逻辑单元20和第四逻辑单元60的接地端通过第二开关晶体管50接第二电源，第二电源提供电源电压Vss。
需要指出的是，休眠定态单元2中的逻辑单元的数量和类型等不做具体限定，逻辑单元可以为反相器、与非门以及或非门等，根据具体情况调整逻辑单元的数量以及逻辑单元之间的连接关系，均在本实施方式的保护范围之内。
信号控制单元1中的具体电路结构不做限定，只要保证信号控制单元1中具有一用来输入状态控制信号的输入端，且通过输入状态控制信号来保证输出逻辑信号“1”即可，均在本实施方式的保护范围内。
休眠定态逻辑电路的应用范围可包括通用的逻辑电路，休眠定态单元2的输出端并不与特定的逻辑电路连接，可应用于各种场合。例如，当逻辑单元60是休眠定态单元中最后一级逻辑单元时，则逻辑单元60的输出端连接行控制器、列控制器等器件，或者连接另一逻辑电路等。当逻辑单元60不是休眠定态单元中最后一级逻辑单元时，则逻辑单元60的输出端可连接更多的如反相器、与非门以及或非门等器件，连接方式如上述实施方式提供，直至最后一级逻辑单元的输出端连接行控制器、列控制器等器件，或者连接另一逻辑电路等，均在本实施方式的保护范围内。
本实施例提供的休眠定态逻辑电路具有如下优点：第一，现有的省电逻辑电路，在休眠状态下，通过第一电源VCC断电或者第二电源VSS断电来节省耗电，然而会导致具有较高的直流漏电流。本实施例提供的休眠定态逻辑电路在正常状态下时，能够正常工作，在休眠状态下可以保持状态，即休眠定态逻辑电路中休眠定态单元2的各个逻辑单元之间的节点状态确定可控，有效降低甚至消除静态漏电流，同时降低功耗；第二，现有的省电逻辑电路的输出端与另一逻辑电路的输入端连接，由于现有的省电电路的输出的逻辑信号是未知态，或者是中间态，会导致接口处的另一逻辑电路工作异常，因此，需要对接口处进行额外处理，不仅导致成本提高，而且使得整体逻辑电路面积增加，而本实施例提供的休眠定态逻辑电路的输出端与另一逻辑电路的输入端连接后，由于休眠定态逻辑电路中输出的逻辑信号是确定状态，因此，无需对接口处做额外处理，不仅节省成本，而且不会增加整体逻辑电路的面积。
在上述休眠定态逻辑电路的基础上，信号控制单元1，包括：
与非门70，与非门70包括第一输入端71a、第二输入端71b以及控制输入端72，控制输入端72用于当休眠定态逻辑电路处于休眠状态时，输入逻辑信号为“0”的状态控制信号；控制输出端73用于当休眠定态逻辑电路处于休眠状态时，输出逻辑信号“1”至休眠定态单元2。
信号控制单元1最简单的实现方式是在休眠定态单元输入端连接与非门70，与非门70除了包括两个第一输入端71a和第二输入端71b，还开设有控制输入端72，当休眠定态逻辑电路处于正常工作状态时，控制输入端72输入逻辑信号“1”，与非门70只对输入第一输入端71a和第二输入端71b的信号做运算，输出信号至休眠定态单元2；当休眠定态逻辑电路处于休眠状态时，控制输入端72输入状态控制信号，与非门70对逻辑信号“0”和输入第一输入端71a的信号做运算，或者对逻辑信号“0”和输入第二输入端71b的信号做运算，必然输出逻辑信号“1”至休眠定态单元2。当然，信号控制单元1还可以为其它设计，不限于上述与非门的实施方式，均在本实施方式的保护范围内。
在上述休眠定态逻辑电路的基础上，休眠定态单元包括四个逻辑单元，如图1所示各个逻辑单元均包括反相器。
由于反相器内部的结构包括一个PMOS管和一个NMOS管(图中未示出，请参考现有技术中的反相器内部结构)，PMOS管连接至第一电源，NMOS管连接至第二电源，在休眠状态下，第一电源和第二电源断电，第奇数个反相器通过内部的NMOS管将逻辑信号“1”下拉至“0”，第偶数个反相器通过内部的PMOS管，将逻辑信号“0”恢复至“1”，使得在休眠状态下各个反相器的输入和输出之间保持定态。
在上述休眠定态逻辑电路的基础上，休眠定态单元2’包括四个逻辑单元，如图2所示，第一逻辑单元10’与第四逻辑单元60’均包括反相器，第二逻辑单元20’包括与非门，第三逻辑单元30’包括或非门。
在上述休眠定态逻辑电路的基础上，休眠定态单元2”包括四个逻辑单元，如图3所示，第一逻辑单元10”与第三逻辑单元30”均包括反相器，第二个逻辑单元20”和第四个逻辑单元60”均包括与非门。
需要指出的是，多个逻辑单元的类型不做具体设定，根据情况进行调整，均在保护范围内。
在上述休眠定态逻辑电路的基础上，第一开关晶体管的源极42具有连接至第一电源的源极42，以及连接至各第奇数个逻辑单元的漏极43，第一开关晶体管的栅极41用于接收开关逻辑信号。
第二开关晶体管具有连接至第二电源的源极52，以及连接至各第偶数个逻辑单元的漏极53，第二开关晶体管的栅极51用于接收开关逻辑信号。
开关逻辑信号用于根据休眠定态逻辑电路处于工作状态和休眠状态的任一状态，分别对应控制第一开关晶体管以及第二开关晶体管在导通和关断的对应状态。
在上述休眠定态逻辑电路的基础上，最末个逻辑单元包括：
第一功能晶体管200，第一功能晶体管的栅极210连接至状态信号输入端11，第一功能晶体管的源极220连接至第一电源；
第二功能晶体管300，第二功能晶体管的漏极330与第一功能晶体管的漏极230相连至状态信号输出端12，第二功能晶体管的源极320连接至第二电源；
栅极电压控制单元500，栅极电压控制单元500连接至第二功能晶体管的栅极310，用于在休眠定态逻辑电路处于工作状态时，提供工作栅极电压至第二功能晶体管300，并在休眠定态逻辑电路处于休眠状态时，提供休眠栅极电压至第二功能晶体管300；
其中，栅极电压控制单元500提供功能晶体管的栅极电压Vg，工作状态时，提供的工作栅极电压大于等于第二电源的电压，且小于等于第一电源的电压，休眠状态时，提供的休眠栅极电压大于等于第二功能晶体管300导通的阈值电压，且小于等于第一电源的电压。
具体的，通常通过直接关掉供电电源如第一电源和第二电源，来达到使各个逻辑单元休眠的目的，但是由于逻辑单元中的功能晶体管的栅极和源极在休眠状态时存在电压差，导致栅极存在的漏电电流比较大，进而导致休眠功耗比较高。因此，在休眠状态下，提供休眠栅极电压至具有栅极漏电流的第二功能晶体管300的栅极，由于休眠栅极电压大于等于第二功能晶体管300导通的阈值电压，且小于等于电源电压，降低栅极电压，进而降低栅极电流，减小功耗。
需要说明的是，为了不影响第二功能晶体管300在工作状态下的正常工作，工作栅极电压大于等于第二功能晶体管300的源极电压，且小于等于电源电压。当然，不同的功能晶体管对应不同的工作栅极电压，根据具体情况，对工作栅极电压进行适应性调整。不同的功能晶体管在休眠状态下导通的阈值电压不同，因此，根据实际情况适应性调整阈值电压的取值。
在上述休眠定态逻辑电路的基础上，如图4所示，栅极电压控制单元500包括第三功能晶体管400和电压切换装置100。
第三功能晶体管400，第三功能晶体管的漏极430连接至状态信号输入端11，第三功能晶体管的源极420连接至第二功能晶体管的栅极310。
电压切换装置100，电压切换装置100连接至第三功能晶体管的栅极410，电压切换装置100用于根据状态逻辑信号输出电压信号至第三功能晶体管的栅极410。
在本实施方式中，在工作状态时，通过电压切换装置100提供工作栅极电压给第三功能晶体管400，此时，为了保证第二功能晶体管300的栅极电压最大能达到电源电压VCC，那么提供给第三功能晶体管400的工作栅极电压大于电源电压与第三功能晶体管400导通的阈值电压之和；在休眠状态时，为了保证第二功能晶体管300导通，通过电压切换装置100提供给第三功能晶体管400的休眠栅极电压小于电源电压VCC与第三功能晶体管400导通的阈值电压之和，那么第三功能晶体管的源极电压也就是第二功能晶体管的栅极电压为电源电压VCC与第三功能晶体管400导通的阈值电压之差，达到了省电的目的。
需要指出的是，上述实施例为较佳的实施例，事实上还可以包括如图5所示的实施例，栅极电压控制装置500中只包括电压切换装置100，直接通过电压切换装置100提供工作栅极电压和休眠栅极电压给第二功能晶体管300。当然，上述实施例只是提供了当最末个逻辑元件是反相器的情况下，增加了栅极电压控制单元500对漏电流的改善，包括但不限于上述栅极电压控制装置500中的具体电路设计，可根据供电对象不同，加入一些辅助的逻辑元件，以达到更好的效果。
在上述休眠定态逻辑电路的基础上，电压切换装置100包括电压转换器110，电压转换器110包括输入端111、第一输出端112以及第二输出端113。
输入端111用于输入状态逻辑信号，状态逻辑信号包括表示休眠状态的逻辑信号“1”，以及表示工作状态的逻辑信号“0”。
第一输出端112用于根据逻辑信号“0”输出工作栅极电压至第三功能晶体管的栅极410。
第二输出端113用于根据逻辑信号“1”输出休眠栅极电压至第三功能晶体管的栅极410。
在上述休眠定态逻辑电路的基础上，如图7所示，电压切换装置100还包括第三开关晶体管120和第四开关晶体管130。
第三开关晶体管的栅极121连接至电压转换器的第一输出端112，源极122连接至用于提供工作栅极电压的第三电源V1。
第四开关晶体管的栅极131连接至电压转换器的第二输出端113，源极132连接至用于提供休眠栅极电压的第四电源V2。
第三开关晶体管的漏极123与第四开关晶体管的漏极133连接至第三功能晶体管的栅极410。
进一步的，在上述栅极电压控制单元500中，如图7所示，电压转换器110的输入端111用于周期性输入逻辑信号“1”和逻辑信号“0”。
如图8所示，当输入端111周期性输入逻辑信号“1”和逻辑信号“0”时，周期性输出第三电源提供的电源电压V1和第四电源提供的电源电压V2至第三功能晶体管的栅极410。
在上述休眠定态逻辑电路的基础上，如图6所示，最末个逻辑单元60还包括：
第四功能晶体管500，第四功能晶体管的栅极510连接至状态信号输入端11，第四晶体管的漏极530连接至状态信号输出端12，第四晶体管的源极520连接至第二电源。
其中，第四功能晶体管500与第二功能晶体管300并联连接，由于第三功能晶体管400的引入，导致第二功能晶体管300的栅极电压无法从“0”开始调节，而并联了第四功能晶体管之后，使得第二功能晶体管300的栅极电压可以从“0”开始调节，同时不引入新的漏电流。
优选的，在休眠定态逻辑电路的基础上，第四功能晶体管500为厚氧化层的NMOS晶体管。
实施例二
本发明还提供一种半导体存储器，包括上述任一项所述的休眠定态逻辑电路。
实施例三
本实施方式中还提供一种休眠定态逻辑电路，包括信号控制单元3和休眠定态单元4。
信号控制单元3用于根据状态控制信号输出逻辑信号“0”；
休眠定态单元4包括：
串联连接的多个逻辑单元，与信号控制单元3的输出端连接，每个逻辑单元均包括电源端和接地端，第偶数个逻辑单元的电源端相连，且通过第一开关晶体管40共享连接至第一电源，第奇数个逻辑单元的接地端相连，且通过第二开关晶体管50共享连接至第二电源，第一电源的电压VCC高于第二电源的电压VSS；
当休眠定态逻辑电路处于工作状态时，第一开关晶体管40和第二开关晶体管50皆为导通；以及当休眠定态逻辑电路处于休眠状态时，第一开关晶体管40和第二开关晶体管50皆为关断，并且直接连接信号控制单元3的第一逻辑单元10从信号控制单元3接收逻辑信号“0”，并且各个逻辑单元的输出信号保持在休眠定态逻辑电路处于工作状态时的状态。
如图9所示，在本实施方式中，休眠定态单元40包括四个逻辑单元，第一逻辑单元10、第二逻辑单元20、第三逻辑单元30和第四逻辑单元60，第二逻辑单元20和第四逻辑单元60的电源端通过第一开关晶体管40共享连接至第一电源，第一电源提供电源电压VCC，第一逻辑单元10和第三逻辑单元30的接地端通过第二开关晶体管50共享连接至第二电源，第二电源提供电源电压Vss。
需要指出的是，休眠定态单元4中的逻辑单元的数量和类型等不做具体限定，逻辑单元可以为反相器、与非门以及或非门等，根据具体情况调整逻辑单元的数量以及逻辑单元之间的连接关系，均在本实施方式的保护范围之内。
需要指出的是，信号控制单元3中的具体电路结构不做限定，只要保证信号控制单元3中具有一用来输入状态控制信号的输入端，且通过输入状态控制信号来保证输出逻辑信号“0”即可，均在本实施方式的保护范围内。
在上述休眠定态逻辑电路的基础上，信号控制单元包括与非门80、反相器90以及或非门91；与非门80的输出端连接至反相器90的输入端，反相器90的输出端连接至或非门91的第一控制输入端81；或非门91的第二控制输入端82，用于当休眠定态逻辑电路处于休眠状态时，输入逻辑信号为“1”的状态控制信号；或非门91的控制输出端83，用于当休眠定态逻辑电路处于休眠状态时，输出逻辑信号“0”至休眠定态单元4。
在上述休眠定态逻辑电路的基础上，休眠定态单元包括四个逻辑单元，各个逻辑单元均包括反相器。
在上述休眠定态逻辑电路的基础上，如图10所示，休眠定态单元4’包括四个逻辑单元，第一逻辑单元10’与第四逻辑单元60’均包括反相器，第二逻辑单元20’包括或非门，第三逻辑单元30’包括与非门。
在上述休眠定态逻辑电路的基础上，第一开关晶体管40具有连接至第一电源的源极42，连接至各第偶数个逻辑单元的漏极43，第一开关晶体管的栅极41用于接收开关逻辑信号；第二开关晶体管50具有连接至第二电源的源极52，以及连接至各第奇数个逻辑单元的漏极53，第二开关晶体管的栅极51用于接收开关逻辑信号；开关逻辑信号用于根据休眠定态逻辑电路处于工作状态和休眠状态的任一状态，分别对应控制第一开关晶体管200以及第二开关晶体管300在导通和关断的对应状态。
在上述休眠定态逻辑电路的基础上，最末个逻辑单元60包括：
第一功能晶体管200，第一功能晶体管的栅极210连接至状态信号输入端11，第一功能晶体管的源极220连接至所述第一电源；
第二功能晶体管300，第二功能晶体管的漏极330与第一功能晶体管的漏极230相连至状态信号输出端12，第二功能晶体管的源极320连接至第二电源；
栅极电压控制单元500，栅极电压控制单元500连接至第二功能晶体管的栅极310，用于在休眠定态逻辑电路处于工作状态时，提供工作栅极电压至第二功能晶体管300，并在休眠定态逻辑电路处于所述休眠状态时，提供休眠栅极电压至第二功能晶体管300；
其中，工作栅极电压大于等于第二电源的电压VSS，且小于等于第一电源的电压；以及休眠栅极电压大于等于第二功能晶体管导通的阈值电压，且小于等于第一电源的电压VCC。
在上述休眠定态逻辑电路的基础上，栅极电压控制单元500包括：
第三功能晶体管400，第三功能晶体管的漏极430连接至状态信号输入端，第三功能晶体管的源极420连接至第二功能晶体管的栅极310；
电压切换装置100，电压切换装置100连接至第三功能晶体管的栅极410，电压切换装置100用于根据状态逻辑信号输出电压信号至第三功能晶体管的栅极410。
在上述休眠定态逻辑电路的基础上，电压切换装置100包括电压转换器110，电压转换器110包括：
输入端111，用于输入状态逻辑信号，状态逻辑信号包括表示休眠状态的逻辑信号“1”，以及表示工作状态的逻辑信号“0”；
第一输出端112，用于根据逻辑信号“0”输出工作栅极电压至第三功能晶体管的栅极410；
第二输出端113，用于根据逻辑信号“1”输出休眠栅极电压至第三功能晶体管的栅极410。
在上述休眠定态逻辑电路的基础上，电压切换装置100还包括：
第三开关晶体管120，第三开关晶体管的栅极121连接至电压转换器的第一输出端112，第三开关晶体管的源极122连接至用于提供工作栅极电压的第三电源V1；
第四开关晶体管130，第四开关晶体管的栅极131连接至电压转换器的第二输出端113，第四开关晶体管的源极132连接至用于提供休眠栅极电压的第四电源V2；
其中，第三开关晶体管的漏极123与第四开关晶体管的漏极133连接至第三功能晶体管的栅极410。
在上述休眠定态逻辑电路的基础上，最末个逻辑单元60还包括：
第四功能晶体管500，第四功能晶体管的栅极510连接至状态信号输入端11，第四功能晶体管的漏极530连接至状态信号输出端，以及第四功能晶体管的源极520连接至第二电源。
实施例三
一种半导体存储器，其特征在于，包括权利要求上述任一项所述的一种休眠定态逻辑电路。
实施例四
在一种具体实施方式中，提供了一种休眠定态方法，应用于实施例一提供的休眠定态逻辑电路，所述方法包括：
步骤S110：在休眠状态时，休眠定态逻辑单元2的第一逻辑单元从信号控制单元1接收逻辑信号“1”；
步骤S120：控制第一开关晶体管40和第二开关晶体管50关断；
步骤S130：休眠定态单元中各个逻辑单元输出信号保持在休眠定态逻辑电路处于工作状态时的状态。
在上述休眠定态方法的基础上，包括：
当休眠定态逻辑电路2处于工作状态时，提供工作栅极电压至最末个逻辑单元中的第二功能晶体管300；
当所述休眠定态逻辑电路处于休眠状态时，提供休眠栅极电压至最末个逻辑单元中的第二功能晶体管300；
其中，工作栅极电压大于等于第二电源的电压，且小于等于第一电源的电压；以及休眠栅极电压大于等于第二功能晶体管300导通的阈值电压，且小于等于第一电源的电压。
实施例五
在另一种具体实施方式中，提供了一种休眠定态方法，应用于实施例二提供的休眠定态逻辑电路，所述方法包括：
步骤S210：在休眠状态时，休眠定态逻辑单元4的第一逻辑单元从信号控制单元3接收逻辑信号“0”；
步骤S220：控制第一开关晶体管40和第二开关晶体管50关断；以及
步骤S230：休眠定态单元4中各个逻辑单元输出信号保持在休眠定态逻辑电路处于工作状态时的状态。
在上述休眠定态方法的基础上，包括：
当休眠定态逻辑电路处于工作状态时，提供工作栅极电压至最末个逻辑单元中的第二功能晶体管300；以及
当休眠定态逻辑电路处于休眠状态时，提供休眠栅极电压至最末个逻辑单元中的第二功能晶体管300；
其中，工作栅极电压大于等于第二电源提供的电压，且小于等于第一电源的电压；以及休眠栅极电压大于等于第二功能晶体管导通的阈值电压，且小于等于第二电源的电压。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (26)

1.一种休眠定态逻辑电路，其特征在于，包括：
信号控制单元，用于根据状态控制信号输出逻辑信号“1”；及，
休眠定态单元，包括：串联连接的多个逻辑单元，与所述信号控制单元的输出端连接，每个所述逻辑单元均包括电源端和接地端；第奇数个逻辑单元的电源端相连并通过第一开关晶体管共享连接至第一电源，所述第奇数个逻辑单元的接地端连接至第二电源；第偶数个逻辑单元的接地端相连并通过第二开关晶体管共享连接至第二电源，所述第偶数个逻辑单元的电源端连接至第一电源；所述第一电源的电压高于所述第二电源的电压；
其中，当所述休眠定态逻辑电路处于工作状态时，所述第一开关晶体管和所述第二开关晶体管皆为导通；当所述休眠定态逻辑电路处于休眠状态时，所述第一开关晶体管和所述第二开关晶体管皆为关断，并且直接连接所述信号控制单元的第一逻辑单元从所述信号控制单元接收所述逻辑信号“1”，各个所述逻辑单元的输出信号保持在所述休眠定态逻辑电路处于工作状态时的状态。
2.如权利要求1所述的休眠定态逻辑电路，其特征在于，所述信号控制单元包括：
与非门，所述与非门包括第一输入端、第二输入端、控制输入端以及控制输出端；所述控制输入端用于当所述休眠定态逻辑电路处于休眠状态时，输入逻辑信号为“0”的状态控制信号；所述控制输出端用于当所述休眠定态逻辑电路处于休眠状态时，输出所述逻辑信号“1”至所述休眠定态单元。
3.如权利要求1所述的休眠定态逻辑电路，其特征在于，所述逻辑单元包括四个逻辑单元，其中，各个所述逻辑单元均包括反相器。
4.如权利要求1所述的休眠定态逻辑电路，其特征在于，所述逻辑单元包括四个逻辑单元，其中，第一逻辑单元与第四逻辑单元均包括反相器，第二逻辑单元包括与非门，第三逻辑单元包括或非门。
5.如权利要求1所述的休眠定态逻辑电路，其特征在于，所述逻辑单元包括四个逻辑单元，其中，第一逻辑单元与第三逻辑单元均包括反相器，第二逻辑单元和第四逻辑单元均包括与非门。
6.如权利要求1所述的休眠定态逻辑电路，其特征在于，所述第一开关晶体管具有连接至所述第一电源的源极以及连接至各所述第奇数个逻辑单元的漏极，所述第一开关晶体管的栅极用于接收开关逻辑信号；
所述第二开关晶体管具有连接至所述第二电源的源极以及连接至各所述第偶数个逻辑单元的漏极，所述第二开关晶体管的栅极用于接收所述开关逻辑信号；
其中，所述开关逻辑信号用于根据所述休眠定态逻辑电路处于工作状态和休眠状态的任一状态，分别对应控制所述第一开关晶体管以及所述第二开关晶体管在导通和关断的对应状态。
7.如权利要求1所述的休眠定态逻辑电路，其特征在于，最末个所述逻辑单元包括：
第一功能晶体管，所述第一功能晶体管的栅极连接至状态信号输入端，所述第一功能晶体管的源极连接至所述第一电源；
第二功能晶体管，所述第二功能晶体管的漏极与所述第一功能晶体管的漏极相连至状态信号输出端，所述第二功能晶体管的源极连接至所述第二电源；
栅极电压控制单元，所述栅极电压控制单元连接至所述第二功能晶体管的栅极，用于在所述休眠定态逻辑电路处于所述工作状态时，提供工作栅极电压至所述第二功能晶体管，并在所述休眠定态逻辑电路处于所述休眠状态时，提供休眠栅极电压至所述第二功能晶体管；
其中，所述工作栅极电压大于等于所述第二电源的电压，且小于等于所述第一电源的电压；所述休眠栅极电压大于等于所述第二功能晶体管导通的阈值电压，且小于等于所述第一电源的电压。
8.如权利要求7所述的休眠定态逻辑电路，其特征在于，所述栅极电压控制单元包括：
第三功能晶体管，所述第三功能晶体管的漏极连接至所述状态信号输入端，所述第三功能晶体管的源极连接至所述第二功能晶体管的栅极；
电压切换装置，所述电压切换装置连接至所述第三功能晶体管的栅极，所述电压切换装置用于根据状态逻辑信号输出电压信号至所述第三功能晶体管的栅极。
9.如权利要求8所述的休眠定态逻辑电路，其特征在于，所述电压切换装置包括电压转换器，所述电压转换器包括：
输入端，用于输入状态逻辑信号，所述状态逻辑信号包括表示休眠状态的逻辑信号“1”，以及表示工作状态的逻辑信号“0”；
第一输出端，用于根据所述逻辑信号“0”输出工作栅极电压至所述第三功能晶体管的栅极；
第二输出端，用于根据所述逻辑信号“1”输出休眠栅极电压至所述第三功能晶体管的栅极。
10.如权利要求9所述的休眠定态逻辑电路，其特征在于，所述电压切换装置还包括：
第三开关晶体管，所述第三开关晶体管的栅极连接至所述电压转换器的所述第一输出端，所述第三开关晶体管的源极连接至用于提供工作栅极电压的第三电源；
第四开关晶体管，所述第四开关晶体管的栅极连接至所述电压转换器的所述第二输出端，所述第四开关晶体管的源极连接至用于提供休眠栅极电压的第四电源；
其中，所述第三开关晶体管的漏极与所述第四开关晶体管的漏极连接至所述第三功能晶体管的栅极。
11.如权利要求7所述的休眠定态逻辑电路，其特征在于，所述最末个所述逻辑单元还包括：
第四功能晶体管，所述第四功能晶体管的栅极连接至所述状态信号输入端，所述第四功能晶体管的漏极连接至所述状态信号输出端，所述第四功能晶体管的源极连接至所述第二电源。
12.一种休眠定态逻辑电路，其特征在于，包括：
信号控制单元，用于根据状态控制信号输出逻辑信号“0”；及，
休眠定态单元，包括：串联连接的多个逻辑单元，与所述信号控制单元的输出端连接，每个所述逻辑单元均包括电源端和接地端，第偶数个逻辑单元的电源端相连并通过第一开关晶体管共享连接至第一电源，所述第偶数个逻辑单元的接地端连接至第二电源；第奇数个逻辑单元的接地端相连并通过第二开关晶体管共享连接至第二电源，所述第奇数个逻辑单元的电源端连接至第一电源；所述第一电源的电压大于所述第二电源的电压；
其中，当所述休眠定态逻辑电路处于工作状态时，所述第一开关晶体管和所述第二开关晶体管皆为导通；当所述休眠定态逻辑电路处于休眠状态时，所述第一开关晶体管和所述第二开关晶体管皆为关断，并且直接连接所述信号控制单元的第一逻辑单元从信号控制单元接收所述逻辑信号“0”，各个所述逻辑单元的输出信号保持在休眠定态逻辑电路处于工作状态时的状态。
13.如权利要求12所述的休眠定态逻辑电路，其特征在于，所述信号控制单元包括与非门、反相器以及或非门；所述与非门的输出端连接至所述反相器的输入端，所述反相器的输出端连接至所述或非门的第一控制输入端；所述或非门的第二控制输入端用于当所述休眠定态逻辑电路处于休眠状态时，输入逻辑信号为“1”的状态控制信号；所述或非门的控制输出端用于当所述休眠定态逻辑电路处于休眠状态时，输出所述逻辑信号“0”至所述休眠定态单元。
14.如权利要求12所述的休眠定态逻辑电路，其特征在于，所述逻辑单元包括四个逻辑单元，各个所述逻辑单元均包括反相器。
15.如权利要求12所述的休眠定态逻辑电路，其特征在于，所述逻辑单元包括四个逻辑单元，第一逻辑单元与第四逻辑单元均包括反相器，第二逻辑单元包括或非门，第三逻辑单元包括与非门。
16.如权利要求12所述的休眠定态逻辑电路，其特征在于，所述第一开关晶体管具有连接至所述第一电源的源极以及连接至各所述第偶数个逻辑单元的漏极，所述第一开关晶体管的栅极用于接收开关逻辑信号；
所述第二开关晶体管具有连接至所述第二电源的源极以及连接至各所述第奇数个逻辑单元的漏极，所述第二开关晶体管的栅极用于接收所述开关逻辑信号；
其中，所述开关逻辑信号用于根据所述休眠定态逻辑电路处于工作状态和休眠状态的任一状态，分别对应控制所述第一开关晶体管以及所述第二开关晶体管在导通和关断的对应状态。
17.如权利要求12所述的休眠定态逻辑电路，其特征在于，最末个所述逻辑单元包括：
第一功能晶体管，所述第一功能晶体管的栅极连接至状态信号输入端，所述第一功能晶体管的源极连接至所述第一电源；
第二功能晶体管，所述第二功能晶体管的漏极与所述第一功能晶体管的漏极相连至状态信号输出端，所述第二功能晶体管的源极连接至所述第二电源；
栅极电压控制单元，所述栅极电压控制单元连接至所述第二功能晶体管的栅极，用于在所述休眠定态逻辑电路处于所述工作状态时，提供工作栅极电压至所述第二功能晶体管，并在所述休眠定态逻辑电路处于所述休眠状态时，提供休眠栅极电压至所述第二功能晶体管；
其中，所述工作栅极电压大于等于所述第二电源的电压，且小于等于所述第一电源的电压；所述休眠栅极电压大于等于所述第二功能晶体管导通的阈值电压，且小于等于所述第一电源的电压。
18.如权利要求17所述的休眠定态逻辑电路，其特征在于，所述栅极电压控制单元包括：
第三功能晶体管，所述第三功能晶体管的漏极连接至所述状态信号输入端，所述第三功能晶体管的源极连接至所述第二功能晶体管的栅极；
电压切换装置，所述电压切换装置连接至所述第三功能晶体管的栅极，所述电压切换装置用于根据状态逻辑信号输出电压信号至所述第三功能晶体管的栅极。
19.如权利要求18所述的休眠定态逻辑电路，其特征在于，所述电压切换装置包括电压转换器，所述电压转换器包括：
输入端，用于输入状态逻辑信号，所述状态逻辑信号包括表示休眠状态的逻辑信号“1”，以及表示工作状态的逻辑信号“0”；
第一输出端，用于根据所述逻辑信号“0”输出工作栅极电压至所述第三功能晶体管的栅极；
第二输出端，用于根据所述逻辑信号“1”输出休眠栅极电压至所述第三功能晶体管的栅极。
20.如权利要求19所述的休眠定态逻辑电路，其特征在于，所述电压切换装置还包括：
第三开关晶体管，所述第三开关晶体管的栅极连接至所述电压转换器的所述第一输出端，所述第三开关晶体管的源极连接至用于提供工作栅极电压的第三电源；
第四开关晶体管，所述第四开关晶体管的栅极连接至所述电压转换器的所述第二输出端，所述第四开关晶体管的源极连接至用于提供休眠栅极电压的第四电源；
其中，所述第三开关晶体管的漏极与所述第四开关晶体管的漏极连接至所述第三功能晶体管的栅极。
21.如权利要求17所述的休眠定态逻辑电路，其特征在于，所述最末个所述逻辑单元还包括：
第四功能晶体管，所述第四功能晶体管的栅极连接至所述状态信号输入端，所述第四功能晶体管的漏极连接至所述状态信号输出端，所述第四功能晶体管的源极连接至所述第二电源。
22.一种半导体存储器，其特征在于，包括权利要求1至21任一项所述的休眠定态逻辑电路。
23.一种逻辑电路的休眠定态方法，其特征在于，应用于权利要求1所述的休眠定态逻辑电路，所述方法包括：
在休眠状态时，所述休眠定态逻辑单元的第一逻辑单元从所述信号控制单元接收逻辑信号“1”；
控制所述第一开关晶体管和所述第二开关晶体管关断；以及
所述休眠定态单元中各个所述逻辑单元输出信号保持在所述休眠定态逻辑电路处于工作状态时的状态。
24.如权利要求23所述的逻辑电路的休眠定态方法，其特征在于，包括：
当所述休眠定态逻辑电路处于所述工作状态时，提供工作栅极电压至最末个所述逻辑单元中的所述第二功能晶体管；以及
当所述休眠定态逻辑电路处于所述休眠状态时，提供休眠栅极电压至最末个所述逻辑单元中的所述第二功能晶体管；
其中，所述工作栅极电压大于等于所述第二电源的电压，且小于等于所述第一电源的电压；所述休眠栅极电压大于等于所述第二功能晶体管导通的阈值电压，且小于等于所述第一电源的电压。
25.一种逻辑电路的休眠定态方法，其特征在于，应用于权利要求12所述的休眠定态逻辑电路，所述方法包括：
在休眠状态时，所述休眠定态逻辑单元的第一逻辑单元从所述信号控制单元接收逻辑信号“0”；
控制所述第一开关晶体管和所述第二开关晶体管关断；以及
所述休眠定态单元中各个所述逻辑单元输出信号保持在所述休眠定态逻辑电路处于工作状态时的状态。
26.如权利要求25所述的逻辑电路的休眠定态方法，其特征在于，包括：
当所述休眠定态逻辑电路处于所述工作状态时，提供工作栅极电压至最末个所述逻辑单元中的所述第二功能晶体管；以及
当所述休眠定态逻辑电路处于所述休眠状态时，提供休眠栅极电压至最末个所述逻辑单元中的所述第二功能晶体管；
其中，所述工作栅极电压大于等于所述第二电源提供的电压，且小于等于所述第一电源的电压；所述休眠栅极电压大于等于所述第二功能晶体管导通的阈值电压，且小于等于所述第二电源的电压。
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