JP2016516254A - シフトレジスタユニット、ゲート駆動装置及び表示装置 - Google Patents
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Abstract
Description
そのドレイン電極が第1信号端に接続され、ソース電極が前記本段の出力ノードに接続され、ゲート電極が第1ノードに接続され、ただし、前記第1信号端は第1の薄膜電界効果トランジスタが導通のときに低電位信号を出力する第1の薄膜電界効果トランジスタと、
そのドレイン電極が前記第1信号端に接続され、ソース電極が前記プルアップノードに接続され、ゲート電極が前記第1ノードに接続され、ただし、前記第1信号端は第2の薄膜電界効果トランジスタが導通のときに低電位信号を出力する第2の薄膜電界効果トランジスタと、
そのドレイン電極が第2信号端に接続され、ソース電極が前記本段の出力ノードに接続され、ゲート電極が第2ノードに接続され、ただし、前記第2信号端は第3の薄膜電界効果トランジスタが導通のときに低電位信号を出力する第3の薄膜電界効果トランジスタと、
そのドレイン電極が前記第2信号端に接続され、ソース電極が前記プルアップノードに接続され、ゲート電極が前記第2ノードに接続され、ただし、前記第2信号端は第4の薄膜電界効果トランジスタが導通のときに低電位信号を出力する第4の薄膜電界効果トランジスタと、
前記シフトレジスタユニットがプルダウン段階にあるときに、前記第1ノードと第2ノードが交互に高電位状態になるように制御するノード電圧制御モジュールと、
をさらに有するシフトレジスタユニットを提供する。
前記プルアップノードが高電位であるときに、低電位信号を前記第1ノード及び第2ノードに出力する第1の関連ユニットと、をさらに有する。
前記ノード電圧制御モジュールは、第1のノード電圧制御サブモジュールと、第2のノード電圧制御サブモジュールと、を有し、
第1のノード電圧制御サブモジュールは、
そのソース電極とゲート電極が第1のクロック制御信号を受け付け、ドレイン電極が第1ノードに接続される第5の薄膜電界効果トランジスタと、
そのドレイン電極が低電位信号を受け付け、ソース電極が第2ノードに接続され、ゲート電極が前記第1のクロック制御信号を受け付ける第6の薄膜電界効果トランジスタと、を有し、
第2のノード電圧制御サブモジュールは、
そのソース電極とゲート電極が第2のクロック制御信号を受け付け、ドレイン電極が第2ノードに接続される第7の薄膜電界効果トランジスタと、
そのドレイン電極が低電位信号を受け付け、ソース電極が第1ノードに接続され、ゲート電極が前記第2のクロック制御信号を受け付ける第8の薄膜電界効果トランジスタと、を有し、
第2のクロック制御信号と第1のクロック制御信号の位相は反対である。
ドレイン電極が低電位信号を受け付け、ソース電極がプルアップノードに接続され、ゲート電極が前記リセット信号を受け付ける第9の薄膜電界効果トランジスタと、
ソース電極が第1のクロック制御信号を受け付け、ドレイン電極が第1ノードに接続され、ゲート電極が前記リセット信号を受け付ける第10の薄膜電界効果トランジスタと、
ソース電極が第2のクロック制御信号を受け付け、ドレイン電極が第2ノードに接続され、ゲート電極が前記リセット信号を受け付ける第11の薄膜電界効果トランジスタと、
を有する。
前記ノード電圧制御モジュールは、第3のノード電圧制御サブモジュールと、第4のノード電圧制御サブモジュールと、を有し、
第3のノード電圧制御サブモジュールは、
ソース電極とゲート電極が第3のクロック制御信号を受け付け、ドレイン電極が第13の薄膜電界効果トランジスタのゲート電極に接続される第12の薄膜電界効果トランジスタと、
ソース電極が第3のクロック制御信号を受け付け、ドレイン電極が第1ノードに接続される第13の薄膜電界効果トランジスタと、
ドレイン電極が低電位信号を受け付け、ソース電極が第2ノードに接続され、ゲート電極が前記第3のクロック制御信号を受け付ける第14の薄膜電界効果トランジスタと、を有し、
第4のノード電圧制御サブモジュールは、
ソース電極とゲート電極が第4のクロック制御信号を受け付け、ドレイン電極が第16の薄膜電界効果トランジスタのゲート電極に接続される第15の薄膜電界効果トランジスタと、
ソース電極が第4のクロック制御信号を受け付け、ドレイン電極が第2ノードに接続される第16の薄膜電界効果トランジスタと、
ドレイン電極が低電位信号を受け付け、ソース電極が第1ノードに接続され、ゲート電極が前記第4のクロック制御信号を受け付ける第17の薄膜電界効果トランジスタと、を有し、
第4のクロック制御信号と第3のクロック制御信号の位相は反対である。
前記プルアップノードが高電位であるときに、前記第13の薄膜電界効果トランジスタと第16の薄膜電界効果トランジスタのいずれもを遮断にさせ、同時に第1ノードと第2ノードに低電位信号を出力する第2の関連ユニットと、をさらに有する。
ドレイン電極が低電位信号を受け付け、ソース電極がプルアップノードに接続され、ゲート電極が前記リセット信号を受け付ける第18の薄膜電界効果トランジスタと、
ドレイン電極が低電位信号を受け付け、ソース電極が本段の出力ノードに接続され、ゲート電極が前記リセット信号を受け付ける第19の薄膜電界効果トランジスタと、
を有する。
本発明の具体的な実施例において、ノード電圧制御モジュールの制御のもとで、前記第1ノードと第2ノードが交互に高電位状態になり、二組のTFT(第1のTFTと第2のTFTを一組とし、第3のTFTと第4のTFTを一組とする)のゲート電極が交互に高電位状態になり、よっていずれのプルダウン段階においても、各組のTFTのゲート電極は一部の時間のみが高電位状態となり、従来技術のプルダウン段階においてトランジスタのゲート電極がずっと高電位状態である場合と比べて、プルダウントランジスタのゲート電極のデューティー比を大幅に低減させ、プルダウントランジスタの寿命を延長し、これにより全体のシフトレジスタユニットの寿命を延長させる。
そのドレイン電極が第1信号端に接続され、ソース電極が前記本段の出力ノードに接続され、ゲート電極が第1ノードに接続され、ただし、前記第1信号端は第1の薄膜電界効果トランジスタが導通のときに低電位信号を出力する第1の薄膜電界効果トランジスタと、
そのドレイン電極が前記第1信号端に接続され、ソース電極が前記プルアップノードに接続され、ゲート電極が前記第1ノードに接続され、ただし、前記第1信号端は第2の薄膜電界効果トランジスタが導通のときに低電位信号を出力する第2の薄膜電界効果トランジスタと、
そのドレイン電極が第2信号端に接続され、ソース電極が前記本段の出力ノードに接続され、ゲート電極が第2ノードに接続され、ただし、前記第2信号端は第3の薄膜電界効果トランジスタが導通のときに低電位信号を出力する第3の薄膜電界効果トランジスタと、
そのドレイン電極が前記第2信号端に接続され、ソース電極が前記プルアップノードに接続され、ゲート電極が前記第2ノードに接続され、ただし、前記第2信号端は第4の薄膜電界効果トランジスタが導通のときに低電位信号を出力する第4の薄膜電界効果トランジスタと、
前記シフトレジスタユニットがプルダウン段階にあるときに、前記第1ノードと第2ノードが交互に高電位状態になるように制御するノード電圧制御モジュールと、
をさらに有するシフトレジスタユニットを提供する。
図5において、第1のTFT、第2のTFT、第3のTFT、第4のTFTはそれぞれTFTM16、TFTM15、TFTM4、TFTM2であり、
図6において、第1のTFT、第2のTFT、第3のTFT、第4のTFTはそれぞれTFTM17、TFTM18、TFTM11、TFTM10であり、
図3、図5と図6におけるC1はコンデンサであり、PUはプルアップノードであり、PD1とPD2はそれぞれ第1ノードと第2ノードに対応する。
前記プルアップノードが高電位のときに、低電位信号を前記第1ノードと第2ノードに出力する第1の関連ユニットをさらに有する。
図5に示すように、第1の関連ユニットが有する二つのTFTはそれぞれM6とM14であり、
本発明の具体的な実施例において、当該ノード電圧制御モジュールは様々な方式で実現することができ、以下に本発明の実施例が採用する一つの方式を説明する。
第1のノード電圧制御サブモジュールは、
そのソース電極とゲート電極が第1のクロック制御信号を受け付け、ドレイン電極が第1ノードに接続される第5の薄膜電界効果トランジスタと、
そのドレイン電極が低電位信号VSSを受け付け、ソース電極が第2ノードに接続され、ゲート電極が前記第1のクロック制御信号を受け付ける第6の薄膜電界効果トランジスタと、を有し、
第2のノード電圧制御サブモジュールは、
そのソース電極とゲート電極が第2のクロック制御信号を受け付け、ドレイン電極が第2ノードに接続される第7の薄膜電界効果トランジスタと、
そのドレイン電極が低電位信号VSSを受け付け、ソース電極が第1ノードに接続され、ゲート電極が前記第2のクロック制御信号を受け付ける第8の薄膜電界効果トランジスタと、を有し、
第2のクロック制御信号と第1のクロック制御信号の位相は反対である。
Aが高電位のときは、Bは低電位であり、このとき第1のノード電圧制御サブモジュールの第5の薄膜電界効果トランジスタが導通になり、Aを第1ノードに出力し、第1ノードを高電位にし、同時に第6の薄膜電界効果トランジスタも導通になり、第2ノードを低電位信号VSSに接続し、第2ノードを低電位にし、
Aが低電位のときは、Bが高電位であり、このとき第7の薄膜電界効果トランジスタが導通になり、Bを第2ノードに出力し、第2ノードを高電位にし、同時に第8の薄膜電界効果トランジスタも導通になり、第1ノードを低電位信号VSSに接続し、第1ノードを低電位にし、
上記の設計により、第1ノードと第2ノードをプルダウン段階において交互に高電位状態にさせることができ、二組のTFT(第1のTFTと第2のTFTを一組とし、第3のTFTと第4のTFTを一組とする)のゲート電極が交互に高電位状態になるように交互に制御し、二組のTFTが交互にオンになり、低電位信号VSSをプルアップノードと本段の出力ノードに出力する。
ドレイン電極が低電位信号VSSを受け付け、ソース電極がプルアップノードに接続され、ゲート電極が前記リセット信号を受け付ける第9の薄膜電界効果トランジスタと、
ソース電極が第1のクロック制御信号を受け付け、ドレイン電極が第1ノードに接続され、ゲート電極が前記リセット信号を受け付ける第10の薄膜電界効果トランジスタと、
ソース電極が第2のクロック制御信号を受け付け、ドレイン電極が第2ノードに接続され、ゲート電極が前記リセット信号を受け付ける第11の薄膜電界効果トランジスタと、
を有する。
前記ノード電圧制御モジュールは、第3のノード電圧制御サブモジュールと、第4のノード電圧制御サブモジュールと、を有し、
図6に示すように、第3のノード電圧制御サブモジュールは、
ソース電極とゲート電極が第3のクロック制御信号CLKを受け付け、ドレイン電極が第13の薄膜電界効果トランジスタTFT(M7)のゲート電極に接続される第12の薄膜電界効果トランジスタTFT(M14)と、
ソース電極が第3のクロック制御信号CLKを受け付け、ドレイン電極が第1ノードPD1に接続される第13の薄膜電界効果トランジスタTFT(M7)と、
ドレイン電極が低電位信号VSSを受け付け、ソース電極が第2ノードPD2に接続され、ゲート電極が前記第3のクロック制御信号CLKを受け付ける第14の薄膜電界効果トランジスタTFT(M20)と、を有し、
第4のノード電圧制御サブモジュールは、
ソース電極とゲート電極が第4のクロック制御信号を受け付け、ドレイン電極が第16の薄膜電界効果トランジスタTFT(M5)のゲート電極に接続される第15の薄膜電界効果トランジスタTFT(M9)と、
ソース電極が第4のクロック制御信号CLKBを受け付け、ドレイン電極が第2ノードPD2に接続される第16の薄膜電界効果トランジスタTFT(M5)と、
ドレイン電極が低電位信号VSSを受け付け、ソース電極が第1ノードPD1に接続され、ゲート電極が前記第4のクロック制御信号CLKBを受け付ける第17の薄膜電界効果トランジスタTFT(M19)と、を有し、
第4のクロック制御信号CLKBと第3のクロック制御信号CLKの位相は反対である
ソース電極が低電位信号VSSを受け付け、ドレイン電極がプルアップノードに接続され、ゲート電極が前記リセット信号を受け付ける第18の薄膜電界効果トランジスタ(M2)と、
ソース電極が低電位信号VSSを受け付け、ドレイン電極が本段の出力ノードに接続され、ゲート電極が前記リセット信号を受け付ける第19の薄膜電界効果トランジスタ(M4)と、
を有する。
図3に示すように、本発明の実施例のシフトレジスタユニットは、
TFTM03とM15と、を有する第1組のプルダウン薄膜電界効果トランジスタと、
TFTM04とM16と、を有する第2組のプルダウン薄膜電界効果トランジスタと、
を有し、
これらの二組のTFTはそれぞれ第1ノードPD1と第2ノードPD2に対応し、ノードPD1とPD2が交互に高電位になるときに、第1組のTFTと第2組のTFTが交互に導通になる。いずれの一組のTFTが導通になるときも、PUノードとOUTPUTノードの電位をプルダウンすることができる。
図5に示すのは、本発明の実施例のシフトレジスタユニットのもう一つの実現形態の模式図である。
TFTM15とM16を有する第1組のTFTと、
TFTM4とM2を有する第2組のTFTと、を有し、
この二組のTFTはそれぞれ第1ノードPD1と第2ノードPD2に対応し、ノードPD1とPD2が交互に高電位になったとき、第1組のTFTと第2組のTFTが交互に導通になる。いずれの一組のTFTが導通になったときも、PUノードとOUTPUTノードの電位をプルダウンすることができる。
図6に示すのは、本発明の実施例のシフトレジスタユニットのもう一つの実現形態の模式図である。
TFTM17とM18を有する第1組のTFTと、
TFTM10とM11を有する第2組のTFTと、を有し、
この二組のTFTはそれぞれノードPD1とPD2に対応し、ノードPD1とPD2が交互に高電位になったとき、第1組のTFTと第2組のTFTが交互に導通になる。いずれの一組のTFTが導通になったときも、PUノードとOUTPUTノードの電位をプルダウンすることができる。
M6とM16は、そのゲート電極はPUに接続され、ソース電極はそれぞれPD2とPD1に接続され、ドレイン電極は低電位信号VSSに接続される。M8とM15のゲート電極はいずれもPUに接続され、これらのソース電極はそれぞれPD_CN2とPD_CN1に接続され、ドレイン電極が低電位信号VSSに接続される。
M02 薄膜電界効果トランジスタ
M03 薄膜電界効果トランジスタ
M04 薄膜電界効果トランジスタ
M05 薄膜電界効果トランジスタ
M06 薄膜電界効果トランジスタ
M08 薄膜電界効果トランジスタ
M13 薄膜電界効果トランジスタ
M15 薄膜電界効果トランジスタ
M17 薄膜電界効果トランジスタ
PD1 第1ノード
PD2 第2ノード
PU プルアップノード
Claims (9)
- シフトレジスタユニットであって、前記シフトレジスタユニットは、コンデンサと、を有し、前記コンデンサの一端は本段の出力ノードに接続され、前記コンデンサの他端はプルアップノードに接続され、前記シフトレジスタユニットは、
そのドレイン電極が第1信号端に接続され、ソース電極が前記本段の出力ノードに接続され、ゲート電極が第1ノードに接続され、ただし、前記第1信号端は第1の薄膜電界効果トランジスタが導通のときに低電位信号を出力する第1の薄膜電界効果トランジスタと、
そのドレイン電極が前記第1信号端に接続され、ソース電極が前記プルアップノードに接続され、ゲート電極が前記第1ノードに接続され、ただし、前記第1信号端は第2の薄膜電界効果トランジスタが導通のときに低電位信号を出力する第2の薄膜電界効果トランジスタと、
そのドレイン電極が第2信号端に接続され、ソース電極が前記本段の出力ノードに接続され、ゲート電極が第2ノードに接続され、ただし、前記第2信号端は第3の薄膜電界効果トランジスタが導通のときに低電位信号を出力する第3の薄膜電界効果トランジスタと、
そのドレイン電極が前記第2信号端に接続され、ソース電極が前記プルアップノードに接続され、ゲート電極が前記第2ノードに接続され、ただし、前記第2信号端は第4の薄膜電界効果トランジスタが導通のときに低電位信号を出力する第4の薄膜電界効果トランジスタと、
前記シフトレジスタユニットがプルダウン段階にあるときに、前記第1ノードと第2ノードが交互に高電位状態になるように制御するノード電圧制御モジュールと、
をさらに有するシフトレジスタユニット。 - 前記プルアップノードが高電位であるときに、低電位信号を前記第1ノード及び第2ノードに出力する第1の関連ユニットと、をさらに有する請求項1に記載のシフトレジスタユニット。
- 前記ノード電圧制御モジュールは、第1のノード電圧制御サブモジュールと、第2のノード電圧制御サブモジュールと、を有し、
第1のノード電圧制御サブモジュールは、
そのソース電極とゲート電極が第1のクロック制御信号を受け付け、ドレイン電極が第1ノードに接続される第5の薄膜電界効果トランジスタと、
そのドレイン電極が低電位信号を受け付け、ソース電極が第2ノードに接続され、ゲート電極が前記第1のクロック制御信号を受け付ける第6の薄膜電界効果トランジスタと、を有し、
第2のノード電圧制御サブモジュールは、
そのソース電極とゲート電極が第2のクロック制御信号を受け付け、ドレイン電極が第2ノードに接続される第7の薄膜電界効果トランジスタと、
そのドレイン電極が低電位信号を受け付け、ソース電極が第1ノードに接続され、ゲート電極が前記第2のクロック制御信号を受け付ける第8の薄膜電界効果トランジスタと、を有し、
第2のクロック制御信号と第1のクロック制御信号の位相は反対である請求項1に記載のシフトレジスタユニット。 - リセット信号の制御のもとで、低電位信号を前記プルアップノードと前記本段の出力ノードに出力する第1のリセットユニットと、をさらに有し、前記第1のリセットユニットは、
ドレイン電極が低電位信号を受け付け、ソース電極がプルアップノードに接続され、ゲート電極が前記リセット信号を受け付ける第9の薄膜電界効果トランジスタと、
ソース電極が第1のクロック制御信号を受け付け、ドレイン電極が第1ノードに接続され、ゲート電極が前記リセット信号を受け付ける第10の薄膜電界効果トランジスタと、
ソース電極が第2のクロック制御信号を受け付け、ドレイン電極が第2ノードに接続され、ゲート電極が前記リセット信号を受け付ける第11の薄膜電界効果トランジスタと、
を有する請求項3に記載のシフトレジスタユニット。 - 前記ノード電圧制御モジュールは、第3のノード電圧制御サブモジュールと、第4のノード電圧制御サブモジュールと、を有し、
第3のノード電圧制御サブモジュールは、
ソース電極とゲート電極が第3のクロック制御信号を受け付け、ドレイン電極が第13の薄膜電界効果トランジスタのゲート電極に接続される第12の薄膜電界効果トランジスタと、
ソース電極が第3のクロック制御信号を受け付け、ドレイン電極が第1ノードに接続される第13の薄膜電界効果トランジスタと、
ドレイン電極が低電位信号を受け付け、ソース電極が第2ノードに接続され、ゲート電極が前記第3のクロック制御信号を受け付ける第14の薄膜電界効果トランジスタと、を有し、
第4のノード電圧制御サブモジュールは、
ソース電極とゲート電極が第4のクロック制御信号を受け付け、ドレイン電極が第16の薄膜電界効果トランジスタのゲート電極に接続される第15の薄膜電界効果トランジスタと、
ソース電極が第4のクロック制御信号を受け付け、ドレイン電極が第2ノードに接続される第16の薄膜電界効果トランジスタと、
ドレイン電極が低電位信号を受け付け、ソース電極が第1ノードに接続され、ゲート電極が前記第4のクロック制御信号を受け付ける第17の薄膜電界効果トランジスタと、を有し、
第4のクロック制御信号と第3のクロック制御信号の位相は反対である請求項1に記載のシフトレジスタユニット。 - 前記プルアップノードが高電位であるときに、前記第13の薄膜電界効果トランジスタと第16の薄膜電界効果トランジスタのいずれもを遮断にさせ、同時に第1ノードと第2ノードに低電位信号を出力する第2の関連ユニットと、をさらに有する請求項5に記載のシフトレジスタユニット。
- リセット信号の制御のもとで、低電位信号を前記プルアップノードと前記本段の出力ノードに出力する第2のリセットユニットと、をさらに有し、前記第2のリセットユニットは、
ドレイン電極が低電位信号を受け付け、ソース電極がプルアップノードに接続され、ゲート電極が前記リセット信号を受け付ける第18の薄膜電界効果トランジスタと、
ドレイン電極が低電位信号を受け付け、ソース電極が本段の出力ノードに接続され、ゲート電極が前記リセット信号を受け付ける第19の薄膜電界効果トランジスタと、
を有する請求項5に記載のシフトレジスタユニット。 - ゲート駆動装置であって、請求項1ないし7のいずれか一項に記載のシフトレジスタユニットを有するゲート駆動装置。
- 表示装置であって、請求項8に記載のゲート駆動装置を有する表示装置。
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