CN102055439A - 低漏电及数据保持电路 - Google Patents
低漏电及数据保持电路 Download PDFInfo
- Publication number
- CN102055439A CN102055439A CN2010105589230A CN201010558923A CN102055439A CN 102055439 A CN102055439 A CN 102055439A CN 2010105589230 A CN2010105589230 A CN 2010105589230A CN 201010558923 A CN201010558923 A CN 201010558923A CN 102055439 A CN102055439 A CN 102055439A
- Authority
- CN
- China
- Prior art keywords
- power
- circuit
- voltage
- integrated circuit
- sleep
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000014759 maintenance of location Effects 0.000 title 1
- 230000007958 sleep Effects 0.000 claims abstract description 132
- 238000000034 method Methods 0.000 claims abstract description 35
- 238000003780 insertion Methods 0.000 claims description 103
- 230000037431 insertion Effects 0.000 claims description 103
- 230000000284 resting effect Effects 0.000 claims description 24
- 230000005059 dormancy Effects 0.000 claims description 14
- 230000006978 adaptation Effects 0.000 claims description 3
- 238000007726 management method Methods 0.000 claims 6
- 238000006243 chemical reaction Methods 0.000 claims 4
- 238000006073 displacement reaction Methods 0.000 claims 4
- 108010076504 Protein Sorting Signals Proteins 0.000 claims 1
- 238000005516 engineering process Methods 0.000 description 16
- 230000005540 biological transmission Effects 0.000 description 10
- 239000000872 buffer Substances 0.000 description 5
- 238000013459 approach Methods 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000012423 maintenance Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000009897 systematic effect Effects 0.000 description 3
- 208000035795 Hypocalcemic vitamin D-dependent rickets Diseases 0.000 description 2
- 230000005370 isotopic spin Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 208000033584 type 1 vitamin D-dependent rickets Diseases 0.000 description 2
- 102100034501 Cyclin-dependent kinases regulatory subunit 1 Human genes 0.000 description 1
- 101000710200 Homo sapiens Cyclin-dependent kinases regulatory subunit 1 Proteins 0.000 description 1
- 101000854777 Homo sapiens Pantetheinase Proteins 0.000 description 1
- 102100020749 Pantetheinase Human genes 0.000 description 1
- 101100420795 Schizosaccharomyces pombe (strain 972 / ATCC 24843) sck1 gene Proteins 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000010977 unit operation Methods 0.000 description 1
- 230000002618 waking effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/10—Modifications for increasing the maximum permissible switched voltage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
本申请提供一种低漏电及数据保持电路。并提供一种集成电路，包括第一电路以及休眠晶体管电路。该第一电路接收输入信号并处理输入信号。该第一电路还在具有低漏电的休眠状态中保持数据。该休眠晶体管电路连接至该第一电路并接收具有负电压的休眠信号。当在该第一电路中保持数据时，该休眠电路基于休眠信号减少处于休眠状态的第一电路的功耗，以具有低漏电。
Description
本申请是申请号为200580005487.1、申请日为2005年1月20日、发明名称为“低漏电及数据保持电路”的发明专利申请的分案申请。
相关申请的交叉参考
本申请要求申请日为2004年2月19日的美国临时专利申请No.60/546,574“集成电路中的电源管理和功耗节约”的优先权，在此引入其内容作为参考。本申请同时要求申请日为2004年7月9目的美国临时专利申请No.60/586,565“用于集成电路中的I/O功率岛管理及漏电控制的系统和方法”的优先权，在此引入其内容作为参考。
技术领域
本发明一般地涉及集成电路，更具体地涉及低漏电及数据保持电路。
背景技术
大多数集成电路具有减少总功耗的设计目标。由集成电路消耗的总功率包括动态功耗以及静态(standby)漏电流消耗。设计集成电路时的难点在于，在保持集成电路性能及成本目标的同时减少动态功率以及漏电功率。
在互补型金属氧化物半导体(CMOS)中，会发生各种类型的漏电，例如，PN结反向偏置电流、亚阈值漏电(subthreshold leakage)、氧化物隧道电流、热载流子注入造成的栅电流、栅极引发的漏极漏电、以及沟道穿通电流(channel punchthrough current)。当为了更高的性能而减小CMOS晶体管的阈值电压时，CMOS电路的总功耗中漏电功率显著。
有两种途径减少CMOS电路的漏电功率。第一种途径为工艺级别的技术，其控制晶体管的掺杂分布。另一种途径为电路级别的技术，其中不同的装置端子(terminal)例如漏极、源极、栅极以及衬底(body)的电压得到控制。以下将讨论一些电路级别的技术。
一种电路级别的技术为堆叠晶体管，又称作自反向偏置(self-reversebias)。当一堆串联连接的晶体管中一个以上的晶体管截止时，亚阈值漏电流减小。这种晶体管堆叠的一个问题在于漏电流仅能减小三分之一。
另一种电路级别的技术为多阈值电压设计。同一芯片上设置高阈值晶体管和低阈值晶体管来处理漏电问题。高阈值晶体管抑制亚阈值漏电流，低阈值晶体管用于获得高性能。多阈值设计的一个问题在于工艺复杂度和成本增加。
另一种电路级别的技术为多衬底偏置(multiple body bias)，其中改变衬底电压(body voltage)来调整阈值电压。如果对不同的NMOS晶体管施加不同的衬底偏置，则晶体管不能共用同一个阱，这就要求采用三阱(triplewell)技术。其问题在于阱偏置占用了很多的芯片面积，并且对于每一个单元(cell)都需要额外的电源。这种技术还增加了工艺复杂度，并且对漏电的减少不是最佳。
另一种减少漏电的技术为休眠晶体管(sleep transistor)。图1示出现有技术的包括休眠晶体管的电路。对于NMOS休眠晶体管，一个或多个NMOS晶体管添加至逻辑门，与单元晶体管串联连接至VSS。NMOS休眠晶体管用作开关，以导通及截止该逻辑门。图1中，在正常的单元操作期间，休眠晶体管130导通(门限为VDD)。当单元空闲时，休眠晶体管130截止(门限为VSS)以减少该单元的漏电流。休眠晶体管也可以是PMOS晶体管。休眠晶体管的一个问题在于如果整个逻辑电路(logic)具有多个休眠晶体管，则该逻辑电路将丢失它们的状态信息。
发明内容
本发明通过提供用于低漏电及数据保持电路的系统和方法来解决上述问题。一种集成电路，包括第一电路和休眠晶体管电路。该第一电路接收输入信号并处理所述输入信号。并且，该第一电路在具有低漏电的休眠状态中保持数据。该休眠晶体管电路连接至该第一电路并接收具有负电压的休眠信号。当在第一电路中保持数据时，休眠电路基于休眠信号减少处于休眠状态的第一电路的功耗，以具有低漏电。
在一些实施例中，休眠信号指示上电(power up)状态，并且休眠晶体管基于该休眠信号给第一电路上电。在一些实施例中，第一电路接收保持信号并基于该保持信号保持数据。在一些实施例中，第一电路包括主锁存器(master latch)电路以及从锁存器(slave latch)电路，其在掉电状态下保持数据。
附图说明
图1示出现有技术的包括休眠晶体管的电路；
图2示出本发明典型实施例的具有电源的集成电路；
图3示出本发明典型实施例的具有隔离门(isolation gate)和D触发器(D flip-flop)的功率岛管理器；
图4示出本发明典型实施例的功率岛管理器；
图5示出本发明典型实施例的触发器电路的D/Q部分；
图6示出本发明典型实施例的触发器电路的CK部分；
图7A示出本发明典型实施例的用于OFF节点的休眠晶体管；
图7B示出本发明典型实施例的用于SB节点的休眠晶体管；
图7C示出本发明典型实施例的用于SB节点的中等阻抗晶体管；
图8A示出本发明典型实施例的用于主锁存器中三态反相器(tristateinverter)的电路；
图8B示出本发明典型实施例的用于从锁存器中三态反相器的电路；
图9示出本发明典型实施例的HOLDB以及SLEEPB信号；
图10示出本发明典型实施例的低漏电及数据保持电路；
图11示出本发明典型实施例的从锁存器电路；以及
图12示出本发明典型实施例的用于I/O基垫(pad)的电平移位器(levelshifter)电路。
具体实施方式
如附图所示，其中相同的附图标记表示图中相同或对应的元件。以下详细说明根据本发明的系统和方法的典型实施例。然而，应当理解的是，本发明可以以各种形式实施。因此，在此公开的具体说明并非解释为限制性的，而是作为权利要求的基础，并作为教导本领域技术人员将本发明实际应用于任何适当具体化的系统、结构、方法、工艺或方式的代表性基础。
功率岛管理器-图2至图4
在一些实施例中，集成电路可以描述为功率岛。从而可以在功率岛内控制功耗。功率岛管理器向功率岛提供控制信号以控制功率岛的功耗。在一些实施例中，低漏电及数据保持电路位于功率岛内。
图2示出本发明典型实施例的具有电源280的集成电路200。该集成电路200包括：中央处理器(CPU)210，时钟管理器212，功率岛管理器220、222以及224，电源管理器240，电平移位器/隔离门(LS/ISO)250、252以及254，逻辑电路(功率岛2)260，存储器(功率岛0)262，第三方知识产权(IP)(功率岛1)264，自适应漏电控制器(ALC)270，以及总线280。
功率岛为集成电路的某一个部分、描绘、划分或分割，其中在该部分、描绘、划分或分割内控制功耗。在一些实施例中，功率岛基于集成电路的位置因素进行描绘。在一些实施例中，功率岛基于集成电路200的功能性IP单元进行描绘。在图2所示的实例中，功率岛通过存储器262、逻辑电路260以及第三方IP 264进行描绘。功率岛在未决的申请日为2004年5月7日的美国专利申请No.10/840,893“利用功率岛管理集成电路的功率”中有更详细的讨论，在此引入其内容作为参考。
功率岛管理器220、222以及224为某一个配置为向功率岛提供控制信号以控制功率岛内功率的电路、装置或系统。功率岛管理器220、222以及224能够基于集成电路200的需要和运行动态地改变功率岛的功耗。功率岛管理器220、222以及224可以选择时钟、改变时钟频率或者调整功率岛内的电压以控制功率岛的功耗。
ALC 270提供控制信号以补偿工艺和温度的变化，从而提供施加于功率岛内的休眠晶体管的最佳电压。ALC 270在申请日为2004年11月17日的美国专利申请No.10/996,739“用于最小化集成电路的静态漏电的系统和方法”中有更详细的说明。
图3示出本发明典型实施例的具有隔离门350和D触发器360的功率岛管理器220。该功率岛管理器220包括相互连接的数据保持状态机(dataretention state machine)330和休眠发生器340。
功率岛管理器220通过ISO信号连接至隔离门350。该ISO信号也连接至其它隔离门。数据保持状态机330经由DRB信号连接至D触发器360的DRB输入端。该数据保持状态机330还经由ENC信号连接至与门362。时钟岛(CKI)信号连接至数据保持状态机330和与门362。休眠发生器340经由SLPB信号连接至D触发器360和与门362。与门362的输出端经由CKA信号连接至D触发器360的C输入端。系统复位信号连接至功率岛管理器220的RESETB输入端和D触发器360的RB输入端。该SLPB信号、DRB信号以及系统复位信号连接至其它数据保持触发器。
图4示出本发明典型实施例的功率岛管理器220。该功率岛管理器220包括：与门402，多路复用器(MUX)404，D触发器410，反相器412，与门414，D触发器420，D触发器430，数据保持状态机330，多路复用器432，多路复用器442，休眠发生器340以及缓冲器452。
DI0接脚(pin)连接至D触发器410的D输入端。SI0接脚连接至D触发器410的SI输入端。CSB接脚和WEB接脚连接至与门402的输入端。与门402的输出端和SCK1接脚连接至多路复用器404的输入端。多路复用器404的输出端连接至D触发器410、D触发器420以及D触发器430的C输入端。D触发器410的Q输出端连接至DO0接脚，DO0接脚连接至反相器412的输入端和D触发器420的SI输入端。DI1接脚连接至D触发器420的D输入端。D触发器420的Q输出端连接至DO1接脚，DO1接脚连接至与门414的输入端和D触发器430的SI输入端。与门414的输出端连接至RSTB接脚。DI2接脚连接至D触发器430的D输入端。D触发器430的Q输出端连接至DO2接脚，DO2接脚连接至DLY1/ISO接脚。DLY1/ISO接脚连接至SO1、多路复用器432的输入端以及数据保持状态机340。
RESETB接脚连接至D触发器430、D触发器420以及D触发器410的R输入端。SE接脚、RESETB接脚、CKI接脚以及SI2接脚连接至数据保持状态机330。数据保持状态机330连接至多路复用器432的输入端、SO2接脚、DRB接脚、ENC接脚以及多路复用器442的输入端。多路复用器442的输出端、VDDI接脚以及VL[0:2]连接至休眠发生器340。休眠发生器340连接至SLPB接脚。休眠发生器340经由AW接脚连接至数据保持状态机330，并且休眠发生器340连接至缓冲器452的输入端。缓冲器452的输出端连接至DO3接脚。DRMODE接脚连接至多路复用器442。
运行时，在一些实施例中功率岛管理器220具有用于控制功率岛的三位寄存器。具有输入DI0和输出DO0的D[0]为功率岛复位位，用于重新初始化功率岛。该位结合RESETB形成RSTB，用以在RESETB或D[0]有效时重新初始化功率岛。具有输入DI1和输出DO1的D[1]为休眠位。当D[1]位设为1时，功率岛进入低漏电状态。具有输入DI2和输出DO2的D[2]为DLY1/隔离(DLY1/Isolate)位。当DRMODE连接至(tied)低电平，则当D[2]位设为1时，将在DRB有效和SLPB有效之间加入一个时钟周期延迟。当DRMODE连接至高电平，则当D[2]位设为1时，将启动功率岛的隔离。例如DO3的D[3]为唤醒位。当SLPB为高电平时，该D[3]位变为高电平。可以通过软件利用这一点来确定何时功率岛脱离休眠状态。
功率岛管理器220有两种运行模式：一种支持具有数据保持触发器的功率岛，而另一种不支持。当DRMODE接脚连接至高电平，通过向D[1]写入1将功率岛置于休眠状态。数据保持状态机330进行计时。当休眠位写为1时隔离(ISO)信号变为有效，并且使能时钟(ENC)和数据保持(DRB)在与功率岛时钟(CKI)同步后将变为低电平。一个或两个时钟周期后，休眠信号(SLPB)变为低电平。为了脱离休眠模式，向D[1]写入0。在一些实施例中，功率岛中的所有时钟缓冲器可置为休眠状态，以进一步最小化漏电。当DO3为高电平时，可以通过读取由软件确定何时功率岛已脱离休眠状态。
典型地，系统复位在初始系统上电之后应用一次。在一些实施例中，系统复位到达所有的数据保持触发器。系统复位信号和DI0条信号(bar)结合于逻辑与门(RSTB输出)中，以向非数据保持触发器提供初始化。为了产生功率岛复位，D[0]设为1后通过软件清零。
当DRMODE连接至低电平，功率岛管理器220也能向没有数据保持触发器的功率岛提供控制信号。功率岛管理器220可具有硬件驱动方法和软件驱动方法，以与没有数据保持触发器的功率岛接口连接。软件序列具有以下序列：
Write 04 /启动隔离
Write 06 /启动休眠，保持隔离
/脱离休眠
Write 05 /关断休眠信号，复位功率岛，保持隔离
/等待休眠信号变为高电平
Read /测试DO3＝1；休眠信号为高电平
Write 00/关断隔离，正常运行
硬件驱动方法使用时钟来设定状态机的序列。软件进行的仅有动作是向休眠位(DI1)写入1以进入休眠状态以及向休眠位写入0以脱离休眠状态。当DO3为高电平时，可以通过读取由软件确定何时功率岛已脱离休眠状态。
在一些实施例中，功率岛管理器220包含两个扫描链(scan chain)，因为一些触发器在脉冲正沿计时(clocked on the positive)，而另一些触发器在脉冲负沿计时(clocked on the negative)。扫描链使能接脚将扫描链1(SI1为输入，SO1为输出)、寄存器上的时钟切换为CKS1。扫描链2(SI2为输入，SO2为输出)连接至数据保持状态机330的触发器，所述触发器在CKI的负沿计时。对每一个时钟域提供单独的扫描输出。
在一些实施例中，SLPB网(net)使用P型天线二极管。由于SLPB网可以变为负电压，所以N型天线二极管可导致额外的对地漏电。该漏电可导致SLPB不能变为负电压，从而不能适当地工作。CSB接脚为芯片选择接脚。WEB接脚为写入使能接脚。VL[2:0]为通过ALC 270(图2)设定的漏电控制电压值。VDDI为来自功率岛的VDD。
低漏电及数据保持电路-图5、图6、图7A-C、图8A-8B以及图9-12
图5、图6、图7A-C以及图8A-8B公开了低漏电数据保持电路的一个实施例。该实施例中，在休眠模式下，触发器的不需要数据保持的电路部分通过休眠晶体管接地。休眠晶体管的栅极连接至能够被驱动为负电压(例如-0.3V)的休眠信号。这样，消除(减少)了该触发器的这些电路部分的漏电。未处于休眠状态时，休眠晶体管的栅电压值(gate value)等于或大于VDD电源，从而有效地使电路接地。
需要数据保持的电路部分通过两个晶体管接地。一个晶体管当未处于休眠模式时用以有效地使上述电路接地，就像上述休眠晶体管一样。另一个晶体管为PMOS器件，其栅极接地，并提供中等对地阻抗。该晶体管上的电压降用于通过增加NMOS晶体管的源极偏置来减少漏电，并同时减少该电路上的电压。该实施例中，在休眠状态中保持数据，并以因子22来减少漏电。
图5示出本发明典型实施例的触发器电路的D/Q部分500。该触发器电路的D/Q部分500包括：反相器502，M3PMOS晶体管504，M4NMOS晶体管506，主锁存器电路510，M11PMOS晶体管522，M12NMOS晶体管524，M13NMOS晶体管526，从锁存器电路530，以及反相器540。
D信号输入端为反相器502的输入端，反相器502包括晶体管M1和M2。反相器502的源极连接至节点OFF，如以下图7A所示。反相器502的输出端连接至M3PMOS晶体管504和M4NMOS晶体管506。M3PMOS晶体管504的栅极连接至CLK信号输入端。M4NMOS晶体管506的栅极连接至CLKB信号输入端。
主锁存器电路510包括反相器512和反相器514。反相器514和反相器512形成反馈回路，其中反相器512的输出端连接至反相器514的输入端，而反相器514的输出端连接至反相器512的输入端。反相器512对应于晶体管M5和M6。反相器514对应于晶体管M7至M10。反相器512的输入端连接至节点A，如以下图8A所示。反相器512的源极也连接至节点OFF，如以下图7A所示。反相器512的输出端连接至节点B，如以下图8A所示。反相器514的源极连接至节点OFF，如以下图7A所示。反相器514的PMOS栅极连接至CLKB信号输入端。反相器514的NMOS栅极连接至CLK信号输入端。
M11PMOS晶体管522与串联的M12NMOS晶体管524及M13NMOS晶体管526并联。M11PMOS晶体管522的栅极连接至CLKB信号输入端。M12NMOS晶体管524的栅极连接至HOLDB信号输入端。M13NMOS晶体管526的栅极连接至CLK信号输入端。
从锁存器电路530包括反相器532和反相器534。反相器534和反相器532形成反馈回路，其中反相器532的输出端连接至反相器534的输入端，而反相器534的输出端连接至反相器532的输入端。反相器532对应于晶体管M14和M15。反相器534对应于晶体管M18至M21以及M31。反相器532的输入端连接至节点C，如以下图8B所示。反相器532的源极还连接至节点SB，如以下图7B至图7C所示。反相器532的输出端连接至节点D，如以下图8B所示。反相器534的源极连接至节点SB，如以下图7B至图7C所示。反相器534的PMOS栅极连接至HOLDB以及CLK信号输入端。反相器534的NMOS栅极连接至CLKB信号输入端。
反相器532的输出端连接至反相器540的输入端。反相器540对应于晶体管M16和M17。反相器540的源极也连接至节点OFF，如以下图7A所示。反相器540的输出端为Q信号输出端。
图6示出本发明典型实施例的触发器电路的CK部分600。该触发器电路的CK部分600包括：反相器602，M24PMOS晶体管604，M25PMOS晶体管606，M26NMOS晶体管608，M32NMOS晶体管610，以及M27PMOS晶体管612。
CK信号输入端为反相器602的输入端，反相器602包括晶体管M22和M23。反相器602的源极连接至节点OFF，如以下图7A所示。反相器602的输出端连接至M24PMOS晶体管604的漏极和节点CLKB。M24PMOS晶体管604的栅极连接至HOLDB信号输入端。反相器602的输出端还连接至M25PMOS晶体管606以及M26NMOS晶体管608。M25PMOS晶体管606、M26NMOS晶体管608以及M32NMOS晶体管610串联连接。M32NMOS晶体管610的栅极连接至HOLDB信号输入端。
CLK信号输出端连接至M25PMOS晶体管606的漏极、M26NMOS晶体管608的漏极以及M27PMOS晶体管612的漏极。M27PMOS晶体管612的栅极连接至HOLDB信号输入端。
图7A示出本发明典型实施例的用于OFF节点的休眠晶体管702。休眠晶体管702为对应于晶体管M28的NMOS晶体管。休眠晶体管702的漏极连接至OFF节点。休眠晶体管702的栅极连接至SLEEPB信号输入端。休眠晶体管702的源极接地。在一些实施例中，OFF节点可以分为两个或更多个节点，每一个节点都具有自己的NMOS休眠晶体管。
图7B示出本发明典型实施例的用于SB节点的休眠晶体管704。休眠晶体管704为对应于晶体管M29的NMOS晶体管。休眠晶体管704的漏极连接至SB节点。休眠晶体管704的栅极连接至SLEEPB信号输入端。休眠晶体管704的源极接地。
图7C示出本发明典型实施例的用于SB节点的休眠晶体管706。休眠晶体管706为对应于晶体管M30的PMOS晶体管。休眠晶体管706的源极连接至SB节点。休眠晶体管706的栅极和漏极接地。
图8A示出本发明典型实施例的用于主锁存器中的三态反相器的电路800。用于主锁存器的电路800包括串联连接在一起的PMOS晶体管802、PMOS晶体管804、NMOS晶体管806以及NMOS晶体管808。PMOS晶体管802和NMOS晶体管808的栅极连接至节点B。PMOS晶体管804的栅极连接至CLKB信号输入端。NMOS晶体管806的栅极连接至CLK信号输入端。PMOS晶体管804和NMOS晶体管806的漏极连接至节点A。NMOS晶体管808的源极连接至节点OFF。
图8B示出本发明典型实施例的用于从锁存器中的三态反相器的电路810。用于从锁存器的电路810包括：PMOS晶体管812，PMOS晶体管814，PMOS晶体管816，NMOS晶体管818，以及NMOS晶体管820。PMOS晶体管812连接至相互并联的PMOS晶体管814及PMOS晶体管816。PMOS晶体管814及PMOS晶体管816连接至NMOS晶体管818，NMOS晶体管818还连接至NMOS晶体管820。
PMOS晶体管812和NMOS晶体管820的栅极连接至节点D。PMOS晶体管814的栅极连接至HOLDB信号输入端。PMOS晶体管816的栅极连接至CLK信号输入端。NMOS晶体管818的栅极连接至CLKB信号输入端。PMOS晶体管814、PMOS晶体管816以及NMOS晶体管806的漏极连接至节点C。NMOS晶体管820的源极连接至节点SB。
图9示出本发明典型实施例的HOLDB以及SLEEPB信号。
运行以CK变为零开始。这导致CLKB等于VDD，并且CLK等于零，从而将从锁存器电路530与主锁存器电路510隔离。HOLDB信号变为零以保持从锁存器的状态。然后SLEEPB信号变为-0.3V。这样关闭了图7A中的晶体管M28，从而使除了从锁存器电路530之外的所有电路停止漏电。未处于休眠模式时，晶体管M28提供对地的低阻抗通路。
从锁存器电路530通过晶体管M29和M30接地，晶体管M29和M30分别在图7B和图7C中示出。晶体管M29的一个用途是当未处于休眠模式时提供对地的低阻抗通路。
晶体管M30的一个用途是当晶体管M29截止或者处于休眠模式时，提供对地的默认中等阻抗通路。从锁存器电路530中的漏电在通过晶体管M30时，导致节点SB电压上升。这样向从动NMOS晶体管提供了源极偏置，减少了通过它们的漏电，也将从动侧上的电压减少到VDD-SB，从而进一步减少了漏电。在漏电不能增加的地方达到平衡。基本上，漏电用于限制其自身。
此实施例使用选通(gated)VDD的方案，因为该电路上的电压减少至VDD-SB。因为源极偏置SB仅针对NMOS晶体管，所以此实施例将选通VDD与调制背栅极偏置方法结合起来。不需要切换较低的VDD及驱动阱即可完成。这样，可以使用简单的处理。另外，此实施例以如下方式有利地使用了中等阻抗晶体管，即使漏电通过达到平衡来限制其自身。
图10和图11示出低漏电数据保持电路的另一实施例。此实施例中，在休眠状态下，不需要数据保持的电路通过休眠晶体管接地。与通过SLEEPB信号选通的晶体管连接的逻辑电路被关断，并得到最小漏电。该过程通过驱动SLEEPB信号比VSS低0.3-0.4V而完成。当触发器的其余部分脱离休眠状态时，HOLDB信号抑制从锁存器电路状态的改变。触发器中仍然耗能的唯一部分为从锁存器电路。从锁存器电路结合了几种技术以最小化漏电。
图10示出本发明典型实施例的低漏电及数据保持电路1000。该电路1000包括：反相器1002，主锁存器电路1010，从锁存器电路1020，反相器1032，反相器1034，休眠晶体管1042、1044、1046以及1048，反相器1052，以及反相器1054。
D输入端为反相器1002的输入端。主锁存器电路1010包括：传输门1012，反相器1014，传输门1016，以及反相器1018。反相器1002的输出端连接至传输门1012的左接点(contact)。传输门1012的右接点连接至反相器1014的输入端以及传输门1016的左接点。反相器1014的输出端连接至从锁存器电路1020的D输入端以及反相器1018的输入端。反相器1018的输出端连接至从锁存器电路1020的DB输入端以及传输门1016的右接点。
SLEEPB信号输入端连接至SL1休眠晶体管1042、SL2休眠晶体管1044、SL3休眠晶体管1046、SL4休眠晶体管1048的栅极以及从锁存器电路1020的SLEEPB输入端。SL1休眠晶体管1042连接至反相器1002并接地。SL2休眠晶体管1044连接至反相器1052、反相器1054并接地。SL3休眠晶体管1046连接至反相器1014、反相器1018并接地。SL4休眠晶体管1048连接至反相器1032、反相器1034并接地。在一些实施例中，SL1休眠晶体管1042、SL2休眠晶体管1044、SL3休眠晶体管1046以及SL4休眠晶体管1048中的每一个都能分为两个或更多节点，每一个节点都具有自己的NMOS休眠晶体管。
CK信号为反相器1052的输入。反相器1052的输出端连接至传输门1012、传输门1016以及反相器1054的输入端。反相器1054的输出端连接至传输门1012、传输门1016以及从锁存器电路1020的CLK输入端。HOLDB信号输入端连接至从锁存器电路1020的HOLDB输入端。从锁存器电路1020的输出端连接至反相器1032的输入端。反相器1032的输出端连接至反相器1034的输入端。反相器1034的输出为Q信号。
图11示出本发明典型实施例的从锁存器电路1020。从锁存器电路1020包括：D1晶体管1102，D2晶体管1104，DH晶体管1106，DSL休眠晶体管1108，堆叠晶体管1110，堆叠晶体管1120，D1B晶体管1132，D2B晶体管1134，DHB晶体管1136，以及休眠晶体管1138。
D1晶体管1102、D2晶体管1104、DH晶体管1106以及DSL休眠晶体管1108相互串联连接，其中休眠晶体管1108接地。D1晶体管1102的栅极连接至CLK信号输入端。D2晶体管1104的栅极连接至D信号输入端。DH晶体管1106的栅极连接至HOLDB信号输入端。休眠晶体管1108的栅极连接至SLEEPB信号输入端。
堆叠晶体管1110包括：P1晶体管1112，P0晶体管1114，N1晶体管1116，以及N0晶体管1118。P1晶体管1112、P0晶体管1114、N1晶体管1116以及N0晶体管1118相互串联连接，其中N0晶体管1118接地。P1晶体管1112、P0晶体管1114、N1晶体管1116以及N0晶体管1118的栅极连接至LAT信号输入端。P0B晶体管1124以及N1B晶体管1126的漏极连接至LAT信号输入端。
堆叠晶体管1120包括：P1B晶体管1122，P0B晶体管1124，N1B晶体管1126，以及N0B晶体管1128。P1B晶体管1122、P0B晶体管1124、N1B晶体管1126以及N0B晶体管1128相互串联连接，其中N0B晶体管1128接地。P1B晶体管1122、P0B晶体管1124、N1B晶体管1126以及N0B晶体管1128的栅极连接至LATB信号输入端。P0晶体管1114以及N1晶体管1116的漏极连接至LATB信号输入端。
运行时，与通过SLEEPB信号选通的晶体管连接的逻辑电路被关断，并得到最小漏电。该过程通过驱动SLEEPB信号比VSS低0.3-0.4V而完成。当触发器的其余部分脱离休眠状态时，HOLDB信号抑制从锁存器电路1020状态的改变。触发器中仍然耗能的唯一部分为从锁存器电路1020。从锁存器电路1020结合了几种技术以最小化漏电。状态保持(与CLK堆叠)所非必需的晶体管包括用于关断漏电的休眠晶体管(通过SLEEPB信号选通)。
堆叠晶体管1110和堆叠晶体管1120中的8个晶体管使用两种技术减少漏电。使用的第一种技术为晶体管堆叠，又称作自反向偏置。N0晶体管1118和N1晶体管1116即使在栅极为0V时也会有一些小的漏电。因此，VNN1将为正电压。这导致VGS(N1)和VBS(N1)为负，并且VDS(N1)下降。因此，N0晶体管1118和N1晶体管1116中的漏电流减少。同样的效应也发生在N0B晶体管1128、N1B晶体管1126、P0晶体管1114、P1晶体管1112、P0B晶体管1124以及P1B晶体管1122上。
第二种技术称作多阈值晶体管。MOS晶体管增加的沟道长度增加了器件的阈值，而工艺复杂度没有任何变化。N0晶体管1118、N1晶体管1116、N0B晶体管1128以及N1B晶体管1126的沟道长度增加，从而提升了VTH并减少了漏电流。
此实施例对于当前的标准单元D触发器以25为因数来减少漏电。
I/O基垫-图12
在一些实施例中，可编程的通用输入输出(I/O)基垫单元(padcell)包括内置的电平移位器以及与芯片中心逻辑电路接口连接的隔离电路(isolation)。在这些实施例中，可以控制电平移位器来保持数据。
图12示出本发明典型实施例的用于I/O基垫的电平移位器电路1200。电路1200包括：MP2晶体管1202，MP3晶体管1204，M3晶体管1206，M4晶体管1208，M1晶体管1210，M0晶体管1212，M5晶体管1214，M2晶体管1216，以及反相器1218。
电路1200用于锁存电平移位器。M3晶体管1206和M4晶体管1208为“同质(native)”的共源共栅放大器(cascode)器件。M3晶体管1206和M4晶体管1208还被公知为耗尽型晶体管。M3晶体管1206和M4晶体管1208用于使薄栅极器件能够应用于输入级(stage)。这样就允许VDD与V3IO之间具有大电压比率。M0晶体管1212和M1晶体管1210为输出锁存器件，其在IN和INB都为零时允许电平移位器保持状态。这样，IN和INB控制数据保持。
在一些实施例中，M3晶体管1206和M4晶体管1208的栅极连接至与共源共栅放大器电压相连的其它晶体管。
以下为电路1200的真值表：
| IN | INB | OUT |
| 0 | 0 | 保持最后状态 |
| 0 | 1 | 0 |
| 1 | 0 | 1 |
| 1 | 1 | 无效 |
对任何信号都有相对于SLPB的建立时间(setup time)要求。如果电平移位器与输出级中内置的SRAM单元一起使用，则两个输入在输出锁存器跳至新状态后的任何时间都可以去除。电平移位器的两个1.2V输入都不能达到VDD。这可以通过引入反相器来防止。如果反相器和电平移位器都有SLPB晶体管，那么若SLPB以VDD高电平变为VSS，则可能会产生时序竞争。在这种情况下，应该在反相器的输出漂移到VDD前关断电平移位器。在一些实施例中，M5晶体管1214和M2晶体管1216可配置为能经受更高电压。
在一些实施例中，M5晶体管1214和M2晶体管1216的源极可连接至共用的SLEEPB晶体管，以进一步减少漏电。在一实施例中，SLEEPB晶体管的沟道宽度(width)是4微米，长度是13微米。包含此共用的SLEEPB晶体管的电路1200的真值表如下：
| SLEEPB | IN | INB | OUT |
| 1 | 0 | 0 | 保持状态(数据保持) |
| 1 | 0 | 1 | 0 |
| 1 | 1 | 0 | 1 |
| 1 | 1 | 1 | 无效 |
| 0 | X | X | 保持状态 |
在一些实施例中，SLEEPB＝0的输入状态应该理解为包含了低于0V的SLEEPB电压(例如由漏电优化电路产生的-0.35V)。
作为图12(和以上真值表)的扩充，这两个数据保持状态可以被独立地、连续地或同时地操作。当SLEEPB输入被用于控制或限制漏电功率而IN/INB＝00的状态被用于数据保持时，这是有利的。这是因为SLEEPB电压来自电荷泵(charge pump)，并且需要一些时间从Vdd(＝1)过渡到数据保持模式。
以上说明为示例性而非限制性的。在审阅本公开内容之后，本发明的许多变化对于本领域技术人员来说是显而易见的。因此，本发明的范围不是由以上说明所确定，而是应当参照所附权利要求及其全部等同范围来确定。
Claims (68)
1.一种数据保持电路装置，该装置包括：
输入/输出基垫单元，包括具有输入端和输出端的电平移位器电路；
输出锁存电路，包括至少两个连接至该电平移位器电路的输出端的晶体管，并配置为基于所述输入端的状态来保持该电平移位器电路的状态；以及
漏电优化电路，配置为与该输出锁存电路的状态保持相协同地降低漏电功率。
2.如权利要求1所述的装置，其中该输入/输出基垫单元配置为与芯片中心逻辑电路接口连接。
3.如权利要求1所述的装置，其中所述电平移位器电路输入端配置为将薄栅极器件容纳于输入级中。
4.如权利要求1所述的装置，其中所述电平移位器电路输入端包括至少两个耗尽型晶体管。
5.如权利要求4所述的装置，其中所述至少两个耗尽型晶体管配置为允许电压比率增大。
6.一种用于控制集成电路内功耗的系统，该系统包括：
包括第一电路的功率岛，该第一电路配置为：
接收输入信号；
接收保持信号；
处理所述输入信号；
在具有低漏电的休眠状态中保持数据；以及
基于该保持信号保持该数据；
休眠晶体管，连接至该第一电路，该休眠晶体管配置为：
接收负电压休眠信号；以及
减少该休眠状态中该第一电路的功耗，其中该第一电路基于该休眠信号而具有低漏电，同时保持该数据。
7.如权利要求6所述的系统，还包括连接至该功率岛的功率岛管理器，该功率岛与该集成电路的一描绘的分割相关联。
8.如权利要求7所述的系统，其中该功率岛管理器配置为调整该功率岛内的电压，以控制该功率岛的功耗。
9.如权利要求7所述的系统，其中该第一电路还配置为响应接收自该功率岛管理器的控制信号来解除该休眠状态。
10.如权利要求9所述的系统，其中该功率岛管理器还包括寄存器和数据保持状态机，该数据保持状态机配置为对写入至该寄存器计时，其中写入至该寄存器控制该功率岛的休眠模式。
11.如权利要求10所述的系统，其中由该数据保持状态机将时钟信号序列的频率写入至该寄存器。
12.一种集成电路中的存储单元，该集成电路具有功率管理器、Vdd正电源端和Vss接地电源端，所述两个电源端与该存储单元电连通，该存储单元包括：
休眠晶体管，串联地各自电连接到所述电源端之一，所述休眠晶体管适于在掉电模式下由该功率管理器关断；以及
源极跟随器晶体管，在该存储单元的在所述掉电模式下保持二进制数据的部分中与所述休眠晶体管并联；
由此，所述存储单元存储所述二进制数据。
13.如权利要求12所述的存储单元，其中所述电源端之一是Vss接地端，并且所述休眠晶体管是n沟道晶体管。
14.如权利要求13所述的存储单元，其中所述源极跟随器晶体管是p沟道晶体管，其栅极连接到Vss。
15.如权利要求13所述的存储单元，其中在所述掉电模式之外的另一模式下，所述休眠晶体管适于从该功率管理器接收Vdd的电压。
16.如权利要求13所述的存储单元，其中在所述掉电模式下，所述休眠晶体管适于从该功率管理器接收低于Vss的电压。
17.如权利要求13所述的存储单元，其中在所述掉电模式之外的另一模式下，所述休眠晶体管适于从该功率管理器接收大于Vdd的电压。
18.如权利要求12所述的存储单元，其中该存储单元是触发器，并且其中所述触发器的在所述掉电模式下保持所述二进制数据的部分包括所述触发器的从锁存部分。
19.一种集成电路中的存储单元，该集成电路具有功率管理器、Vdd正电源端和Vss接地电源端，所述两个电源端与该存储单元电连通，该存储单 元包括：
堆叠晶体管，位于该存储单元的在掉电模式下保持二进制数据的部分中；
该存储单元的其余部分中的休眠晶体管，串联地各自电连接到所述电源端之一，所述其余部分是非保持部分，并且所述休眠晶体管适于在掉电模式下由该功率管理器关断；以及
由此，所述存储单元存储所述二进制数据。
20.如权利要求19所述的存储单元，其中所述电源端之一是Vss接地端，并且所述休眠晶体管是n沟道晶体管。
21.如权利要求20所述的存储单元，其中在所述掉电模式之外的另一模式下，所述休眠晶体管适于从该功率管理器接收Vdd的电压。
22.如权利要求20所述的存储单元，其中在所述掉电模式下，所述休眠晶体管适于从该功率管理器接收低于Vss的电压。
23.如权利要求20所述的存储单元，其中在所述掉电模式之外的另一模式下，所述休眠晶体管适于从该功率管理器接收大于Vdd的电压。
24.如权利要求19所述的存储单元，其中所述堆叠晶体管是n沟道堆叠晶体管。
25.如权利要求19所述的存储单元，其中所述堆叠晶体管是p沟道堆叠晶体管。
26.如权利要求19所述的存储单元，其中该存储单元是触发器，并且其中所述触发器的在所述掉电模式下保持所述二进制数据的部分包括所述触发器的从锁存部分。
27.一种集成电路，包括：
多个端，包括：共用接地端，以及第一电源端和第二电源端；
电平移位器，配置为将二进制数据从由所述第一电源端和所述共用接地端限定的电压电平转换为由所述第二电源端和所述共用接地端限定的电压电平，所述电平移位器在所述共用接地端与输出端之间具有休眠晶体管、输入晶体管、和交联输出锁存器件，所述休眠晶体管串联地电连接至所述共用接地端，并且所述输入晶体管通过由所述第一电源端和所述共用接地端限定的电压电平的输入来驱动；以及
功率管理电路，配置为利用所述休眠晶体管来控制所述电平移位器消耗的功率。
28.如权利要求27所述的集成电路，其中所述第二电源端比所述第一电源端提供更高的电压。
29.如权利要求27所述的集成电路，其中所述电平移位器内置于输入/输出基垫单元中，该输入/输出基垫单元配置为与芯片中心逻辑电路接口连接。
30.如权利要求27所述的集成电路，其中所述休眠晶体管使能掉电模式。
31.如权利要求30所述的集成电路，其中所述休眠晶体管是连接至所述共用接地端的n沟道晶体管。
32.如权利要求31所述的集成电路，其中当不在所述掉电模式下时，所述功率管理电路将来自所述第一电源端的电压施加到所述休眠晶体管。
33.如权利要求31所述的集成电路，其中在所述掉电模式下，所述功率管理电路将低于所述共用接地端的电压电平的电压施加到所述休眠晶体管。
34.如权利要求30所述的集成电路，其中所述电平移位器在所述掉电模式下保持数据。
35.如权利要求27所述的集成电路，其中所述电平移位器锁存电平移位的数据。
36.一种运行集成电路的方法，该方法包括以下步骤：
提供第一电源端和第二电源端；
利用电平移位器将二进制数据从由所述第一电源端和共用接地端限定的电压电平转换为由所述第二电源端和所述共用接地端限定的电压电平；
利用由所述第一电源端和所述共用接地端限定的电压电平来驱动电平移位器输入晶体管；以及
在掉电模式下，利用休眠晶体管来控制所述电平移位器消耗的功率，同时所述电平移位器保持数据。
37.如权利要求36所述的方法，其中所述第二电源端比所述第一电源端提供更高的电压。
38.如权利要求36所述的方法，还包括：防止所述电平移位器的多个输入同时达到所述第一电源端的电压电平。
39.如权利要求36所述的方法，还包括：锁存电平移位的数据。
40.如权利要求36所述的方法，其中控制所述电平移位器消耗的功率包括使能掉电模式。
41.如权利要求40所述的方法，还包括：当不在所述掉电模式下时，将来自所述第一电源端的电压施加到所述休眠晶体管。
42.如权利要求40所述的方法，还包括：在所述掉电模式下，利用所述电平移位器来保持数据。
43.一种集成电路，包括：
多个端，包括：共用接地端，以及第一电源端和第二电源端；
电平移位器，内置于输入/输出基垫单元中，该输入/输出基垫单元配置为与芯片中心逻辑电路接口连接，所述电平移位器配置为将二进制数据从由所述第一电源端和所述共用接地端限定的电压电平转换为由所述第二电源端和所述共用接地端限定的电压电平，所述电平移位器具有休眠晶体管和输入晶体管，所述休眠晶体管串联地电连接至所述共用接地端，并且所述输入晶体管通过由所述第一电源端和所述共用接地端限定的电压电平的输入来驱动；以及
功率管理电路，配置为利用所述休眠晶体管来控制所述电平移位器消耗的功率。
44.如权利要求43所述的集成电路，其中所述第二电源端比所述第一电源端提供更高的电压。
45.如权利要求43所述的集成电路，其中所述休眠晶体管使能掉电模式。
46.如权利要求43所述的集成电路，其中所述电平移位器锁存电平移位的数据。
47.如权利要求43所述的集成电路，其中所述电平移位器输入晶体管是薄栅极晶体管。
48.一种集成电路，包括：
多个端，包括：共用接地端，以及第一电源端和第二电源端；
电平移位器，配置为将从由所述第一电源端和所述共用接地端限定的电压电平移位至由所述第二电源端和所述共用接地端限定的电压电平的数据锁存，所述电平移位器具有休眠晶体管和输入晶体管，所述休眠晶体管串联地电连接至所述共用接地端，并且所述输入晶体管通过由所述第一电源端和所述共用接地端限定的电压电平的输入来驱动；以及
功率管理电路，配置为利用所述休眠晶体管来控制所述电平移位器消耗的功率。
49.如权利要求48所述的集成电路，其中所述第二电源端比所述第一电源端提供更高的电压。
50.如权利要求48所述的集成电路，其中所述电平移位器内置于输入/输出基垫单元中，该输入/输出基垫单元配置为与芯片中心逻辑电路接口连接。
51.如权利要求48所述的集成电路，其中所述休眠晶体管使能掉电模式。
52.如权利要求51所述的集成电路，其中所述电平移位器在所述掉电模式下保持数据。
53.一种运行集成电路的方法，该方法包括以下步骤：
提供第一电源端和第二电源端；
利用电平移位器将二进制数据从由所述第一电源端和共用接地端限定的电压电平转换为由所述第二电源端和所述共用接地端限定的电压电平；
利用由所述第一电源端和所述共用接地端限定的电压电平来驱动电平移位器输入晶体管；
防止所述电平移位器的多个输入同时达到所述第一电源端的电压电平；以及
利用休眠晶体管来控制所述电平移位器消耗的功率。
54.如权利要求53所述的方法，其中所述第二电源端比所述第一电源端提供更高的电压。
55.如权利要求53所述的方法，还包括：锁存电平移位的数据。
56.如权利要求53所述的方法，其中控制所述电平移位器消耗的功率包括使能掉电模式。
57.如权利要求56所述的方法，还包括：当不在所述掉电模式下时，将来自所述第一电源端的电压施加到所述休眠晶体管。
58.一种集成电路，包括：
两个电源端，用于向该集成电路供电，所述电源端包括Vdd正电源端和Vss接地端，共同限定了逻辑电平的范围；
多个单元，与电连接到所述电源端之一的休眠晶体管串联，每个所述单元为逻辑门或者存储单元；
发生器电路，配置为产生所述逻辑电平的范围之外的可变电压；以及
附加电路，配置为在掉电模式下将所述可变电压施加到所述休眠晶体管。
59.如权利要求58所述的集成电路，其中所述电源端之一是Vss接地端，所述逻辑电平的范围之外的可变电压是低于Vss的电压，并且所述休眠晶体管是n沟道晶体管。
60.如权利要求58所述的集成电路，其中所述电源端之一是Vdd电源端，所述可变电压是高于Vdd的电压，并且所述休眠晶体管是p沟道晶体管。
61.如权利要求58所述的集成电路，其中所述单元包括反相器和触发器中的至少一个。
62.如权利要求58所述的集成电路，其中在所述掉电模式之外的另一模式下，所述附加电路将来自所述电源端中的第一电源端的电压施加到所述休眠晶体管。
63.如权利要求58所述的集成电路，其中所述发生器电路包括休眠发生器和电荷泵电路中的一个。
64.一种功率管理方法，包括以下步骤：
运行具有多个单元的集成电路，每个所述单元为逻辑门或者存储单元，所述单元与电连接到Vdd正电源端或者Vss接地端的休眠晶体管串联，所述Vdd正电源端和Vss接地端共同限定了逻辑电平的范围，并且该集成电路的运行包括：
产生所述逻辑电平的范围之外的可变电压；以及
在掉电模式下将所述可变电压施加到所述休眠晶体管。
65.一种集成电路，包括：
第一电路，其位于功率岛内，并配置为接收输入信号、处理所述输入信号、以及在具有低漏电的休眠状态中保持数据；以及
休眠晶体管电路，其连接至该第一电路，并配置为接收具有负电压的休眠信号，并且当在该第一电路中保持数据时，基于该休眠信号减少处于该具有低漏电的状态中的第一电路的功耗。
66.一种集成电路，包括：
第一电路，其配置为接收输入信号、处理所述输入信号、以及在具有低漏电的休眠状态中保持数据；
休眠晶体管电路，其连接至该第一电路，并配置为接收具有负电压的休眠信号，并且当在该第一电路中保持数据时，基于该休眠信号减少处于该具有低漏电的状态中的第一电路的功耗；以及
自适应漏电控制器，配置为确定该休眠信号的负电压。
67.一种运行集成电路的方法，该方法包括以下步骤：
将输入信号接收到第一电路内；
在该第一电路内处理所述输入信号；
在具有低漏电的休眠状态中，在该第一电路内保持数据；
将具有负电压的休眠信号接收到连接至该第一电路的休眠晶体管电路内；
在该休眠晶体管电路内，当在该第一电路中保持数据时，基于该休眠信号减少处于该具有低漏电的休眠状态中的第一电路的功耗；以及
在自适应漏电控制器内确定该休眠信号的负电压。
68.一种运行集成电路的方法，该方法包括以下步骤：
将输入信号接收到第一电路内；
在该第一电路内处理所述输入信号；
在具有低漏电的休眠状态中，在该第一电路内保持数据；
将具有负电压的休眠信号接收到连接至该第一电路的休眠晶体管电路内；
在该休眠晶体管电路内，当在该第一电路中保持数据时，基于该休眠信号减少处于该具有低漏电的休眠状态中的第一电路的功耗；以及
在该第一电路内接收控制信号以解除该休眠状态。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US54657404P | 2004-02-19 | 2004-02-19 | |
| US60/546,574 | 2004-02-19 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2005800054871A Division CN1969457B (zh) | 2004-02-19 | 2005-01-20 | 低漏电及数据保持电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102055439A true CN102055439A (zh) | 2011-05-11 |
| CN102055439B CN102055439B (zh) | 2015-04-15 |
Family
ID=34910791
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201010558923.0A Active CN102055439B (zh) | 2004-02-19 | 2005-01-20 | 低漏电及数据保持电路 |
| CN2005800054871A Active CN1969457B (zh) | 2004-02-19 | 2005-01-20 | 低漏电及数据保持电路 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2005800054871A Active CN1969457B (zh) | 2004-02-19 | 2005-01-20 | 低漏电及数据保持电路 |
Country Status (6)
| Country | Link |
|---|---|
| EP (3) | EP3537607B1 (zh) |
| JP (3) | JP2007536771A (zh) |
| KR (2) | KR100999213B1 (zh) |
| CN (2) | CN102055439B (zh) |
| CA (2) | CA2595375A1 (zh) |
| WO (1) | WO2005081758A2 (zh) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103548263A (zh) * | 2011-05-13 | 2014-01-29 | 株式会社半导体能源研究所 | 半导体装置 |
| CN104517645A (zh) * | 2014-05-16 | 2015-04-15 | 上海华虹宏力半导体制造有限公司 | 闪存低速读模式控制电路 |
| CN104639104A (zh) * | 2015-02-06 | 2015-05-20 | 中国人民解放军国防科学技术大学 | 功能模块级多阈值低功耗控制装置及方法 |
| CN108447514A (zh) * | 2018-04-02 | 2018-08-24 | 睿力集成电路有限公司 | 半导体存储器、休眠定态逻辑电路及其休眠定态方法 |
| CN109417382A (zh) * | 2016-06-30 | 2019-03-01 | 高通股份有限公司 | 高速电压电平转换器 |
| CN111384942A (zh) * | 2018-12-28 | 2020-07-07 | 新唐科技股份有限公司 | 数据保持电路 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010282411A (ja) * | 2009-06-04 | 2010-12-16 | Renesas Electronics Corp | 半導体集積回路、半導体集積回路の内部状態退避回復方法 |
| US8004922B2 (en) * | 2009-06-05 | 2011-08-23 | Nxp B.V. | Power island with independent power characteristics for memory and logic |
| US8824215B2 (en) * | 2011-09-12 | 2014-09-02 | Arm Limited | Data storage circuit that retains state during precharge |
| EP2982040A4 (en) | 2013-04-02 | 2017-03-29 | Hewlett-Packard Enterprise Development LP | State-retaining logic cell |
| KR101470858B1 (ko) * | 2014-07-23 | 2014-12-09 | 주식회사 한국화이어텍 | 유무기 복합 하이브리드 수지 및 이를 이용한 코팅재 조성물 |
| US11599185B2 (en) * | 2015-07-22 | 2023-03-07 | Synopsys, Inc. | Internet of things (IoT) power and performance management technique and circuit methodology |
| CN108347241B (zh) * | 2018-01-31 | 2021-09-07 | 京微齐力(北京)科技有限公司 | 一种低功耗多路选择器的结构 |
| CN111049513B (zh) * | 2019-11-29 | 2023-08-08 | 北京时代民芯科技有限公司 | 一种带冷备份功能的轨到轨总线保持电路 |
| CN112859991B (zh) * | 2021-04-23 | 2021-07-30 | 深圳市拓尔微电子有限责任公司 | 电压处理电路和控制电压处理电路的方法 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07105174A (ja) * | 1993-10-07 | 1995-04-21 | Hitachi Ltd | １チップマイクロコンピュータ |
| JPH09261013A (ja) * | 1996-03-19 | 1997-10-03 | Fujitsu Ltd | Ｄフリップフロップ回路 |
| JPH10261946A (ja) * | 1997-03-19 | 1998-09-29 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPH11214962A (ja) * | 1997-11-19 | 1999-08-06 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| KR100321976B1 (ko) * | 1997-12-29 | 2002-05-13 | 윤종용 | 인텔프로세서를위한오류허용전압조절모듈회로 |
| DE19811353C1 (de) * | 1998-03-16 | 1999-07-22 | Siemens Ag | Schaltungsanordnung zur Reduzierung des Leckstromes |
| JP2000013215A (ja) * | 1998-04-20 | 2000-01-14 | Nec Corp | 半導体集積回路 |
| JP3341681B2 (ja) * | 1998-06-12 | 2002-11-05 | 日本電気株式会社 | 半導体集積論理回路 |
| JP3499748B2 (ja) * | 1998-06-12 | 2004-02-23 | Ｎｅｃエレクトロニクス株式会社 | 順序回路 |
| US6329874B1 (en) * | 1998-09-11 | 2001-12-11 | Intel Corporation | Method and apparatus for reducing standby leakage current using a leakage control transistor that receives boosted gate drive during an active mode |
| JP2000332598A (ja) * | 1999-05-17 | 2000-11-30 | Mitsubishi Electric Corp | ランダムロジック回路 |
| JP2003510941A (ja) * | 1999-09-28 | 2003-03-18 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 活性モードおよびスリープモードで操作可能なデジタル電子回路 |
| JP2001284530A (ja) * | 2000-03-29 | 2001-10-12 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| US6522171B2 (en) * | 2001-01-11 | 2003-02-18 | International Business Machines Corporation | Method of reducing sub-threshold leakage in circuits during standby mode |
| JP2003110022A (ja) * | 2001-09-28 | 2003-04-11 | Mitsubishi Electric Corp | 半導体集積回路 |
| US6538471B1 (en) * | 2001-10-10 | 2003-03-25 | International Business Machines Corporation | Multi-threshold flip-flop circuit having an outside feedback |
| EP1331736A1 (en) * | 2002-01-29 | 2003-07-30 | Texas Instruments France | Flip-flop with reduced leakage current |
| US6998895B2 (en) * | 2002-10-29 | 2006-02-14 | Qualcomm, Incorporated | System for reducing leakage in integrated circuits during sleep mode |
-
2005
- 2005-01-20 JP JP2006554101A patent/JP2007536771A/ja not_active Withdrawn
- 2005-01-20 CA CA002595375A patent/CA2595375A1/en not_active Abandoned
- 2005-01-20 EP EP19170964.1A patent/EP3537607B1/en active Active
- 2005-01-20 CN CN201010558923.0A patent/CN102055439B/zh active Active
- 2005-01-20 KR KR1020107004248A patent/KR100999213B1/ko active IP Right Grant
- 2005-01-20 KR KR1020067016624A patent/KR100984406B1/ko active IP Right Grant
- 2005-01-20 EP EP11177203.4A patent/EP2387156A3/en not_active Ceased
- 2005-01-20 WO PCT/US2005/001938 patent/WO2005081758A2/en active Application Filing
- 2005-01-20 EP EP05711776.4A patent/EP1743422B1/en active Active
- 2005-01-20 CN CN2005800054871A patent/CN1969457B/zh active Active
- 2005-01-20 CA CA2738882A patent/CA2738882C/en active Active
-
2011
- 2011-09-30 JP JP2011217253A patent/JP2012039644A/ja not_active Withdrawn
-
2013
- 2013-04-30 JP JP2013095072A patent/JP5671577B2/ja active Active
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103548263A (zh) * | 2011-05-13 | 2014-01-29 | 株式会社半导体能源研究所 | 半导体装置 |
| CN103548263B (zh) * | 2011-05-13 | 2016-12-07 | 株式会社半导体能源研究所 | 半导体装置 |
| CN104517645A (zh) * | 2014-05-16 | 2015-04-15 | 上海华虹宏力半导体制造有限公司 | 闪存低速读模式控制电路 |
| CN104639104A (zh) * | 2015-02-06 | 2015-05-20 | 中国人民解放军国防科学技术大学 | 功能模块级多阈值低功耗控制装置及方法 |
| CN104639104B (zh) * | 2015-02-06 | 2017-03-22 | 中国人民解放军国防科学技术大学 | 功能模块级多阈值低功耗控制装置及方法 |
| CN109417382A (zh) * | 2016-06-30 | 2019-03-01 | 高通股份有限公司 | 高速电压电平转换器 |
| CN108447514A (zh) * | 2018-04-02 | 2018-08-24 | 睿力集成电路有限公司 | 半导体存储器、休眠定态逻辑电路及其休眠定态方法 |
| CN111384942A (zh) * | 2018-12-28 | 2020-07-07 | 新唐科技股份有限公司 | 数据保持电路 |
| CN111384942B (zh) * | 2018-12-28 | 2023-10-24 | 新唐科技股份有限公司 | 数据保持电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20070031276A (ko) | 2007-03-19 |
| EP3537607B1 (en) | 2022-11-23 |
| EP1743422A2 (en) | 2007-01-17 |
| JP2012039644A (ja) | 2012-02-23 |
| CA2738882C (en) | 2016-01-12 |
| EP3537607A1 (en) | 2019-09-11 |
| WO2005081758A3 (en) | 2006-12-07 |
| JP5671577B2 (ja) | 2015-02-18 |
| WO2005081758A2 (en) | 2005-09-09 |
| KR100999213B1 (ko) | 2010-12-07 |
| EP2387156A2 (en) | 2011-11-16 |
| KR100984406B1 (ko) | 2010-09-29 |
| KR20100037161A (ko) | 2010-04-08 |
| EP1743422B1 (en) | 2019-08-07 |
| CA2595375A1 (en) | 2005-09-09 |
| EP1743422A4 (en) | 2009-05-20 |
| EP2387156A3 (en) | 2013-05-29 |
| CN102055439B (zh) | 2015-04-15 |
| CN1969457B (zh) | 2010-12-29 |
| JP2013179660A (ja) | 2013-09-09 |
| CA2738882A1 (en) | 2005-09-09 |
| CN1969457A (zh) | 2007-05-23 |
| JP2007536771A (ja) | 2007-12-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1969457B (zh) | 低漏电及数据保持电路 | |
| US9350349B2 (en) | Low leakage and data retention circuitry | |
| US7187205B2 (en) | Integrated circuit storage element having low power data retention and method therefor | |
| US9287858B1 (en) | Low leakage shadow latch-based multi-threshold CMOS sequential circuit | |
| US8952576B2 (en) | Semiconductor device | |
| van der Meer et al. | Weak-Inversion Current Reduction | |
| Patel et al. | Low power SOC design Techniques |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20110728 Address after: Ontario, Canada Applicant after: SAtech Group, AB LLC Address before: California, USA Applicant before: SAtech Group, AB LLC |
|
| C53 | Correction of patent of invention or patent application | ||
| CB02 | Change of applicant information |
Address after: Ontario, Ottawa, Canada Applicant after: MOSAID TECHNOLOGIES Inc. Address before: Ontario, Canada Applicant before: SAtech Group, AB LLC |
|
| COR | Change of bibliographic data |
Free format text: CORRECT: APPLICANT; FROM: MOSAID TECHNOLOGIES CORP. TO: CONVERSANT INTELLECTUAL PROPERTY MANAGEMENT INC. |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CP01 | Change in the name or title of a patent holder | ||
| CP01 | Change in the name or title of a patent holder |
Address after: Ottawa, Ontario, Canada Patentee after: MOSAID TECHNOLOGIES Inc. Address before: Ottawa, Ontario, Canada Patentee before: MOSAID TECHNOLOGIES Inc. |