CN111384942A - 数据保持电路 - Google Patents

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Abstract

一种数据保持电路包含电源开关、第一反相器与第二反相器。第一反相器的晶体管的二端分别耦接于第一反相器的第一电源端和第一输出端。电源开关的第一连接端耦接于电源电压，且第二连接端耦接于第一电源端及第二反相器的第二电源端。第二反相器的第二输入端与第二输出端分别耦接于第一反相器的第一输出端与第一输入端。于睡眠模式中，电源开关与晶体管截止。第一漏电流流于第一连接端与第二连接端之间。第二漏电流流于第一电源端与第一输出端之间。第一漏电流与第二漏电流于第二连接端上形成大于或等于数据保持电压的稳态电压。

Description

数据保持电路
技术领域
本发明关于数据保持技术，特别是一种数据保持电路。
背景技术
在数位系统中，为了使系统能于电力复原后迅速地执行复电前的工作而不重置，数据保持电路便肩负着保持断电当下的数据的重要任务。
传统上，数据保持电路可利用主仆正反器来实现。一般而言，主仆正反器包含主栓锁器和朴栓锁器。并且，在进入睡眠模式时，主仆正反器的电源会被关闭，但朴栓锁器的电源并不会关闭，以藉此通过不断电的朴栓锁器来保持数据。但是，如此一来，数据保持电路的保持功率消耗会很大。
发明内容
在一实施例中，一种数据保持电路包含第一电源开关、第一反相器与第二反相器。第一电源开关具有第一连接端与第二连接端，且第一连接端耦接于电源电压。第一电源开关于睡眠模式中截止，且第一漏电流流于第一连接端与第二连接端之间。第一反相器具有第一输入端、第一输出端与第一电源端。第一电源端耦接于第二连接端。第一反相器包含第一晶体管。第一晶体管的第一端耦接于第一电源端且第一晶体管的第二端耦接于第一输出端。第一晶体管于睡眠模式中截止，且第二漏电流流于第一电源端与第一输出端之间。第二反相器具有第二输入端、第二输出端与第二电源端。第二输入端耦接于第一输出端，第二输出端耦接于第一输入端，且第二电源端耦接于第二连接端。第一漏电流与第二漏电流于第二连接端上形成稳态电压，且稳态电压大于或等于数据保持电压。
在一实施例中，一种数据保持电路包含第一电源开关、第一反相器与第二反相器。第一电源开关具有第一连接端与第二连接端，且第一连接端耦接于接地电压，第一电源开关于睡眠模式中截止，且第一漏电流流于第一连接端与第二连接端之间。第一反相器具有第一输入端、第一输出端与第一电源端。第一电源端耦接于第二连接端。第一反相器包含第一晶体管。第一晶体管的第一端耦接于第一电源端且第一晶体管的第二端耦接于第一输出端。第一晶体管于睡眠模式中截止，且第二漏电流流于第一电源端与第一输出端之间。第二反相器具有第二输入端、第二输出端与第二电源端。第二输入端耦接于第一输出端，第二输出端耦接于第一输入端，且第二电源端耦接于第二连接端。第一漏电流与第二漏电流于第二连接端上形成稳态电压，且稳态电压小于数据保持电压。
附图说明
图1为数据保持电路的第一实施例的概要示意图。
图2为数据保持电路的第二实施例的概要示意图。
图3为数据保持电路的第一实施例的一实施态样的概要示意图。
图4为数据保持电路的第二实施例的一实施态样的概要示意图。
附图标号
100数据保存电路 110第一反相器
120第二反相器 130第三反相器
140第四反相器 CK时脉信号
CKB时脉信号 D1输入数据
D2输入数据 I1第一漏电流
I2第二漏电流 L1电源线
LM1主栓锁器 LS1朴栓锁器
M1第一晶体管 M2第二晶体管
M3 N型晶体管 M4 P型晶体管
PW1第一电源开关 PW2第二电源开关
Q1输出数据 S1切换信号
T1第一传输闸 T2第二传输闸
T3第三传输闸 T4第四传输闸
VDD电源电压 Vm稳态电压
VSS接地电压
具体实施方式
为使本发明的实施例的上述目的、特征和优点能更明显易懂，下文配合所附附图，作详细说明如下。
图1为数据保持电路的第一实施例的概要示意图，且图2为数据保持电路的第二实施例的概要示意图。请参阅图1与图2，数据保持电路100具有两种操作模式，分别为工作模式与睡眠模式。并且，数据保持电路100可依据切换信号S1的控制而切换于工作模式与睡眠模式之间。于此，数据保存电路100于睡眠模式中可将数据保存下来，并且于切换回工作模式时可继续依据保存的数据进行操作。以下，主要针对数据保持电路100于睡眠模式中的操作进行说明，并且因数据保持电路100于工作模式中的操作为本领域相关技术人员所周知，故于工作模式中的操作不进行详细说明。
数据保存电路100包含第一电源开关PW1、第一反相器110以及第二反相器120。其中，第一电源开关PW1耦接于第一反相器110与第二反相器120，且第一反相器110交叉耦合于第二反相器120。
第一电源开关PW1具有第一连接端与第二连接端，且第一电源开关PW1的第一连接端耦接于电源线L1。此外，第一电源开关PW1更具有第一控制端。第一控制端耦接至切换信号S1，并且可根据切换信号S1来控制第一连接端与第二连接端之间的电性连结。于此，切换信号S1可用以切换数据保持电路100的操作模式。举例而言，切换信号S1可导通第一电源开关PW1，以使得数据保持电路100可通电并进入工作模式。并且，切换信号S1可截止第一电源开关PW1，以使得数据保持电路100断电并进入睡眠模式。
第一反相器110具有第一输入端、第一输出端与第一电源端，且第二反相器120具有第二输入端、第二输出端与第二电源端。其中，第一反相器110的第一电源端与第二反相器120的第二电源端皆耦接于第一电源开关PW1的第二连接端。
第一反相器110包含第一晶体管M1。第一晶体管M1具有第一端、第二端与控制端。于此，第一晶体管M1的第一端耦接至第一反相器110的第一电源端，第一晶体管M1的第二端耦接至第一反相器110的第一输出端，且第一晶体管M1的控制端耦接至第一反相器110的第一输入端。
当切换信号S1截止第一电源开关PW1时，数据保持电路100可进入睡眠模式。此时，第一电源开关PW1虽然截止，但实际上仍会有一第一漏电流I1流于第一电源开关PW1的第一连接端与第二连接端之间。此外，于第一电源开关PW1截止时，倘若第一反相器110的第一输入端此时所接收到的信号亦会截止第一反相器110的第一晶体管M1，虽然第一晶体管M1可被截止，但实际上同样仍会有一第二漏电流I2流于第一晶体管M1的第一端与其第二端之间(即第一反相器110的第一电源端与其第一输出端之间)。于此，第一漏电流I1与第二漏电流I2在第一电源开关PW1的第二连接端(即第一电源开关PW1与第一反相器110的相连处)上为一进一出的关系，并且于达到稳态时，第一漏电流I1与第二漏电流I2可在第一电源开关PW1的第二连接端上形成稳态电压Vm。
请参阅图1，在第一实施例中，电源线L1上可具有电源电压VDD，且第一电源开关PW1的第一连接端可通过电源线L1耦接到电源电压VDD。此时，第一电源开关PW1可称为头部(header)电源开关。此外，第二反相器120的第二输入端和第一反相器110的第一输出端耦接至输入数据D1，且第二反相器120的第二输出端和第一反相器110的第一输入端耦接至输出数据Q1。其中，输出数据Q1因第二反相器120的逻辑运算功能而反相于输入数据D1。在一些实施态样中，电源电压VDD可为但不限于1.2伏特(V)。
在一些实施态样中，第一电源开关PW1可包含第二晶体管M2。其中，第二晶体管M2的第一端耦接于第一电源开关PW1的第一连接端，第二晶体管M2的第二端耦接于第一电源开关PW1的第二连接端，且第二晶体管M2的控制端耦接于第一电源开关PW1的控制端。于此，第二晶体管M2的第一连接端可通过电源线L1耦接至电源电压VDD。
在第一实施例中，第一反相器110中的第一晶体管M1可为P型晶体管。此外，第一反相器110可更包含N型晶体管M3。其中，N型晶体管M3的第一端耦接至接地电压VSS，N型晶体管M3的第二端耦接至第一反相器110的第一输出端，且N型晶体管M3的控制端耦接至第一反相器110的第一输入端。于此，当第一反相器110的第一输入端于第一电源开关PW1截止时(即进入睡眠模式时)所接收到的输出数据Q1为高逻辑准位时，第一晶体管M1会截止，N型晶体管M3会导通，而于第一反相器110的第一输出端产生低逻辑准位的输入数据D1。
在第一实施例中，第二晶体管M2可为P型晶体管，且此时切换信号S1可为高逻辑准位以截止第二晶体管M2，并使得数据保存电路100操作于睡眠模式。于睡眠模式之下，第一电源开关PW1的第二晶体管M2虽然截止，但仍会有第一漏电流I1从第二晶体管M2的第一端流向其第二端。此外，于第一电源开关PW1截止且输出数据Q1为高逻辑准位时，第一反相器110的第一晶体管M1虽会截止，但仍会有第二漏电流I2从第一晶体管M1的第一端流向其第二端。换言之，此时第一漏电流I1可流入第一电源开关PW1的第二连接端，第二漏电流I2可流出第一电源开关PW1的第二连接端，且当第一漏电流I1与第二漏电流I2于第一电源开关PW1的第二连接端达到稳态时，第一电源开关PW1的第二连接端可具有稳态电压Vm。
在第一实施例中，虽然电源于睡眠模式中被关闭(因第一电源开关PW1截止)，但只要第一漏电流I1与第二漏电流I2所形成的稳态电压Vm可大于或等于数据保持电路100保持数据所需最小的数据保存电压，输出数据Q1的高逻辑准位便可维持不变(即数据不损失)，且具高逻辑准位的输出数据Q1才可持续致使第一反相器110于其第一输出端产生具低逻辑准位的输入数据D1，而达到数据保持的功能。于此，稳态电压Vm至少需使得第二反相器120中耦接于第一电源开关PW1的第二连接端的晶体管导通，以维持输出数据Q1的高逻辑准位。换言之，此时最小的数据保存电压即为使此晶体管导通所需的最小电压。
在一些实施态样中，最小的数据保存电压大致上可介于0.25伏特至0.4伏特之间，但本发明并非以此为限，最小的数据保存电压可视采用的积体电路制程和晶体管的宽长比而定。
在第一实施例中，因为稳态电压Vm小于电源电压VDD，并有第一电源开关PW1于电源电压VDD和第一晶体管M1的第一端之间形成较大的阻值，使得数据保持电路100的漏电流功耗可因此降低。在一些实施态样中，稳态电压Vm可尽量靠近于最小的数据保存电压，以于达到数据保存的功能的同时达到最大的漏电流功耗降低。因此，本发明实施例的数据保持电路100除可于睡眠模式中保持数据，更可大幅降低保持数据所需的保持功率消耗(retention power)。
在第一实施例中，第二晶体管M2的临界电压可小于第一晶体管M1的临界电压，且第二晶体管M2的宽长比(W/L ratio)大致上相等于第一晶体管M1的宽长比。如此一来，第一漏电流I1可大于第二漏电流I2，使得于第一电源开关PW1的第二连接端上所形成的稳态电压Vm可大于或等于最小的数据保存电压。在一些实施态样中，此时可约降低50％至80％的漏电流功耗。
在第一实施例中，第二晶体管M2的临界电压亦可大致上相等于第一晶体管M1的临界电压，且第二晶体管M2的宽长比大于第一晶体管M1的宽长比。如此一来，第一漏电流I1可大于第二漏电流I2，使得于第一电源开关PW1的第二连接端上所形成的稳态电压Vm可大于或等于最小的数据保存电压。在一些实施态样中，第二晶体管M2的宽长比和第一晶体管M1的宽长比的比值可介在3至4之间。
在第一实施例中，数据保持电路100可更包含第一传输闸T1。第一传输闸T1具有第一连接端与第二连接端。其中，第一传输闸T1的第一连接端耦接于第一反相器110的第一输出端，且第一传输闸T1的第二连接端耦接于第二反相器120的第二输入端。于此，第一传输闸T1受控于时脉信号CK与时脉信号CKB，并且第一传输闸T1可根据时脉信号CK与时脉信号CKB来建立或断开第一反相器110的第一输出端和第二反相器120的第二输入端之间的电性连结。其中，时脉信号CK与时脉信号CKB互为反相信号。于此，在睡眠模式中，时脉信号CK可维持在低逻辑准位且时脉信号CKB维持在高逻辑准位，以导通第一传输闸T1。
图3为数据保持电路的第一实施例的一实施态样的概要示意图。请参阅图3，在第一实施例的一实施态样中，第一电源开关PW1、第一反相器110、第二反相器120以及第一传输闸T1可构成一栓锁器(以下，可称之为朴栓锁器LS1)。并且，数据保持电路100可更包含第二电源开关PW2、第三反相器130、第四反相器140以及第二传输闸T2，且第二电源开关PW2、第三反相器130、第四反相器140以及第二传输闸T2可构成另一栓锁器(以下，可称之为主栓锁器LM1)。此外，数据保持电路100可更包含第三传输闸T3以及第四传输闸T4。其中，第三传输闸T3耦接于第三反相器130与第二反相器120之间，且第四传输闸T4耦接于输入数据D2与第三反相器130之间。
在第一实施例的一实施态样中，第二电源开关PW2具有第三连接端、第四连接端与第二控制端。其中，第二电源开关PW2的第三连接端耦接于电源线L1，且第二电源开关PW2的第二控制端耦接至切换信号S1，以根据切换信号S1来控制第三连接端与第四连接端之间的电性连结。于此，切换信号S1可通过导通第二电源开关PW2来使得数据保持电路100进入工作模式，并且通过截止第二电源开关PW2来使得数据保持电路100进入睡眠模式。因此，于睡眠模式中，第一电源开关PW1和第二电源开关PW2皆为截止。
第三反相器130具有第三输入端、第三输出端与第三电源端，且第四反相器140具有第四输入端、第四输出端与第四电源端。其中，第三反相器130的第三电源端与第四反相器140的第四电源端皆耦接于第二电源开关PW2的第二连接端。并且，第四反相器140的第四输入端耦接于第三反相器130的第三输出端，且第四反相器140的第四输出端耦接于第三反相器130的第三输入端。第二传输闸T2具有第三连接端与第四连接端。其中，第二传输闸T2的第三连接端耦接于第四反相器140的第四输出端，第二传输闸T2的第四连接端耦接于第三反相器130的第三输入端，且第二传输闸T2受控于时脉信号CK与时脉信号CKB，以根据时脉信号CK与时脉信号CKB来建立或断开第四反相器140的第四输出端和第三反相器130的第三输入端之间的电性连结。
此外，第三传输闸T3具有第五连接端与第六连接端，且第四传输闸T4具有第七连接端与第八连接端。其中，第三传输闸T3的第五连接端耦接于第三反相器130的第三输出端，且第三传输闸T3的第六连接端耦接于第二反相器120的第二输入端，以根据时脉信号CK与时脉信号CKB来建立或断开第三反相器130的第三输出端和第二反相器120的第二输入端之间的电性连结。并且，第四传输闸T4的第七连接端耦接至输入数据D2，且第四传输闸T4的第八连接端耦接于第三反相器130的第三输入端，以根据时脉信号CK与时脉信号CKB来建立或断开输入数据D2和第三反相器130的第三输入端之间的电性连结。于此，输入数据D2与输入数据D1可为同一输入信号于不同时点的数据值，且输入数据D2的时点晚于输入数据D1的时点。
在第一实施例的一实施态样中，因时脉信号CK于睡眠模式中维持在低逻辑准位，且时脉信号CKB于睡眠模式中维持在高逻辑准位，故第一传输闸T1和第四传输闸T4可导通，且第二传输闸T2和第三传输闸T3则截止。
在第一实施例的一实施态样中，第四传输闸T4、主栓锁器、第三传输闸T3和朴栓锁器可构成一组主仆正反器。在另一实施态样中，数据保持电路100可包含多组主仆正反器。其中，各组主仆正反器中的主栓锁器LM1可共用同一个第二电源开关PW2，以达到电源共享，且各组主仆正反器中的朴栓锁器LS1之第一电源开关PW1则彼此独立互不共用。
请参阅图2，在第二实施例中，电源线L1上可具有接地电压VSS。第一电源开关PW1的第一连接端可通过电源线L1耦接到接地电压VSS，使得第二晶体管M2的第一连接端可通过电源线L1耦接至接地电压VSS。此时，第一电源开关PW1可称为脚部(footer)电源开关。此外，第一反相器110的第一输入端和第二反相器120的第二输出端耦接至输入数据D1，且第一反相器110的第一输出端和第二反相器120的第二输入端端耦接至输出数据Q1。其中，输出数据Q1因第一反相器110的逻辑运算功能而反相于输入数据D1。在一些实施态样中，接地电压VSS可为但不限于零伏特。
在第二实施例中，第一反相器110中的第一晶体管M1可为N型晶体管。此外，第一反相器110可更包含P型晶体管M4。其中，P型晶体管M4的第一端耦接至电源电压VDD，P型晶体管M4的第二端耦接至第一反相器110的第一输出端，且P型晶体管M4的控制端耦接至第一反相器110的第一输入端。于此，当第一反相器110的第一输入端于第一电源开关PW1截止时(即进入睡眠模式时)所接收到的输入信号D1为低逻辑准位时，第一晶体管M1会截止，P型晶体管M4会导通，而于第一反相器110的第一输出端产生高逻辑准位的输出数据Q1。
在第二实施例中，第二晶体管M2可为N型晶体管，且此时切换信号S1可为低逻辑准位以截止第二晶体管M2，并使得数据保存电路100操作于睡眠模式。于睡眠模式之下，第一电源开关PW1的第二晶体管M2虽然截止，但仍会有第一漏电流I1从第二晶体管M2的第二端流向其第一端。此外，于第一电源开关PW1截止且输入数据D1为低逻辑准位时，第一反相器110的第一晶体管M1虽会截止，但仍会有第二漏电流I2从第一晶体管M1的第二端流向其第一端。换言之，此时第一漏电流I1可流出第一电源开关PW1的第二连接端，第二漏电流I2可流入第一电源开关PW1的第二连接端，且当第一漏电流I1与第二漏电流I2于第一电源开关PW1的第二连接端达到稳态时，第一电源开关PW1的第二连接端可具有稳态电压Vm。
在第二实施例中，虽然电源于睡眠模式中被关闭(因第一电源开关PW1截止)，但只要第一漏电流I1与第二漏电流I2所形成的稳态电压Vm可小于数据保持电路100保持数据所需最大的数据保存电压，输入数据D1的低逻辑准位便可维持不变(即数据不损失)，且具低逻辑准位的输入数据D1才可持续致使第一反相器110于其第一输出端产生具高逻辑准位的输出数据Q1，而达到数据保持的功能。于此，稳态电压Vm至少需使得第二反相器120中耦接于第一电源开关PW1的第二连接端的晶体管导通，以维持输入数据D1的低逻辑准位。换言之，此时最大的数据保存电压即为使此晶体管导通所需的最大电压。
在一些实施态样中，最大的数据保存电压大致上可介于(电源电压VDD减去0.4伏特)至(电源电压VDD减去0.25伏特)之间，但本发明并非以此为限，最大的数据保存电压可视采用的积体电路制程和晶体管的宽长比而定。
在第二实施例中，因为稳态电压Vm大于接地电压VSS，并有第一电源开关PW1于接地电压VSS和第一晶体管M1的第一端之间形成较大的阻值，使得数据保持电路100的漏电流功耗可因此降低。在一些实施态样中，稳态电压Vm可尽量靠近于最大的数据保存电压，以于达到数据保存的功能的同时达到最大的漏电流功耗降低。因此，本发明实施例的数据保持电路100除可于睡眠模式中保持数据，更可大幅降低保持数据所需的保持功率消耗。
在第二实施例中，第二晶体管M2的临界电压可小于第一晶体管M1的临界电压，且第二晶体管M2的宽长比(W/L ratio)大致上相等于第一晶体管M1的宽长比。如此一来，第一漏电流I1可大于第二漏电流I2，使得于第一电源开关PW1的第二连接端上所形成的稳态电压Vm可小于最大的数据保存电压。
在第二实施例中，第二晶体管M2的临界电压亦可大致上相等于第一晶体管M1的临界电压，且第二晶体管M2的宽长比大于第一晶体管M1的宽长比。如此一来，第一漏电流I1可大于第二漏电流I2，使得于第一电源开关PW1的第二连接端上所形成的稳态电压Vm可小于最大的数据保存电压。在一些实施态样中，第二晶体管M2的宽长比和第一晶体管M1的宽长比的比值可介在3至4之间。
在第二实施例中，数据保持电路100可更包含第一传输闸T1。第一传输闸T1具有第一连接端与第二连接端。其中，第一传输闸T1的第一连接端耦接于第二反相器120的第二输出端，且第一传输闸T1的第二连接端耦接于第一反相器110的第一输入端。于此，第一传输闸T1受控于时脉信号CK与时脉信号CKB，并且第一传输闸T1可根据时脉信号CK与时脉信号CKB来建立或断开第一反相器110的第一输出端和第二反相器120的第二输入端之间的电性连结。其中，时脉信号CK与时脉信号CKB互为反相信号。于此，在睡眠模式中，时脉信号CK可维持在低逻辑准位且时脉信号CKB维持在高逻辑准位，以导通第一传输闸T1。
图4为数据保持电路的第二实施例的一实施态样的概要示意图。请参阅图4，在第二实施例的一实施态样中，第一电源开关PW1、第一反相器110、第二反相器120以及第一传输闸T1可构成一栓锁器(以下，可称之为朴栓锁器LS1)。并且，数据保持电路100可更包含第二电源开关PW2、第三反相器130、第四反相器140以及第二传输闸T2，且第二电源开关PW2、第三反相器130、第四反相器140以及第二传输闸T2可构成另一栓锁器(以下，可称之为主栓锁器LM1)。此外，数据保持电路100可更包含第三传输闸T3以及第四传输闸T4。其中，第三传输闸T3耦接于第三反相器130与第一反相器110之间，且第四传输闸T4耦接于输入数据D2与第三反相器130之间。
在第二实施例的一实施态样中，第二电源开关PW2具有第三连接端、第四连接端与第二控制端。其中，第二电源开关PW2的第三连接端耦接于电源线L1，且第二电源开关PW2的第二控制端耦接至切换信号S1，以根据切换信号S1来控制第三连接端与第四连接端之间的电性连结。于此，切换信号S1可通过导通第二电源开关PW2来使得数据保持电路100进入工作模式，并且通过截止第二电源开关PW2来使得数据保持电路100进入睡眠模式。因此，于睡眠模式中，第一电源开关PW1和第二电源开关PW2皆为截止。
第三反相器130具有第三输入端、第三输出端与第三电源端，且第四反相器140具有第四输入端、第四输出端与第四电源端。其中，第三反相器130的第三电源端与第四反相器140的第四电源端皆耦接于第二电源开关PW2的第二连接端。并且，第四反相器140的第四输入端耦接于第三反相器130的第三输出端，且第四反相器140的第四输出端耦接于第三反相器130的第三输入端。第二传输闸T2具有第三连接端与第四连接端。其中，第二传输闸T2的第三连接端耦接于第四反相器140的第四输出端，第二传输闸T2的第四连接端耦接于第三反相器130的第三输入端，且第二传输闸T2受控于时脉信号CK与时脉信号CKB，以根据时脉信号CK与时脉信号CKB来建立或断开第四反相器140的第四输出端和第三反相器130的第三输入端之间的电性连结。
此外，第三传输闸T3具有第五连接端与第六连接端，且第四传输闸T4具有第七连接端与第八连接端。其中，第三传输闸T3的第五连接端耦接于第三反相器130的第三输出端，且第三传输闸T3的第六连接端耦接于第一反相器110的第一输入端，以根据时脉信号CK与时脉信号CKB来建立或断开第三反相器130的第三输出端和第一反相器110的第一输入端之间的电性连结。并且，第四传输闸T4的第七连接端耦接至输入数据D2，且第四传输闸T4的第八连接端耦接于第三反相器130的第三输入端，以根据时脉信号CK与时脉信号CKB来建立或断开输入数据D2和第三反相器130的第三输入端之间的电性连结。于此，输入数据D2与输入数据D1可为同一输入信号于不同时点的数据值，且输入数据D2的时点晚于输入数据D1的时点。
在第二实施例的一实施态样中，因时脉信号CK于睡眠模式中维持在低逻辑准位，且时脉信号CKB于睡眠模式中维持在高逻辑准位，故第一传输闸T1和第四传输闸T4可导通，且第二传输闸T2和第三传输闸T3则截止。
在第二实施例的一实施态样中，第四传输闸T4、主栓锁器、第三传输闸T3和朴栓锁器可构成一组主仆正反器。在另一实施态样中，数据保持电路100可包含多组主仆正反器。于此，各组主仆正反器中的主栓锁器LM1可共用同一个第二电源开关PW2，以达到电源共享，且各组主仆正反器中的朴栓锁器LS1的第一电源开关PW1则彼此独立互不共用。
综上所述，本发明的实施例提供一种数据保持电路，其于睡眠模式中通过截止第一电源开关时产生的第一漏电流和通过截止第一反相器中第一晶体管时产生的第二漏电流来形成数据保持电路保持数据所需的稳态电压，以达到保持数据功能。此外，通过第一晶体管的大阻值，更可使得数据保持电路的漏电流功耗可因此降低。因此，本发明的任一实施例的数据保持电路除可于睡眠模式中保持数据，更可大幅降低保持数据所需的保持功率消耗。
本发明的实施例揭露如上，然其并非用以限定本发明的范围，本领域相关技术人员在不脱离本发明实施例的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视上附的申请专利范围所界定者为准。

Claims (10)

1.一种数据保持电路，其特征在于，所述电路包含：
一第一电源开关，具有一第一连接端与一第二连接端，且该第一连接端耦接于一电源电压，其中，该第一电源开关于一睡眠模式中截止，且一第一漏电流流于该第一连接端与该第二连接端之间；
一第一反相器，具有一第一输入端、一第一输出端与一第一电源端，该第一电源端耦接于该第二连接端，该第一反向器包含一第一晶体管，该第一晶体管的第一端耦接于该第一电源端，该第一晶体管的第二端耦接于该第一输出端，其中，该第一晶体管于该睡眠模式中截止，且一第二漏电流于该第一电源端与该第一输出端之间；及
一第二反相器，具有一第二输入端、一第二输出端与一第二电源端，该第二输入端耦接于该第一输出端，该第二输出端耦接于该第一输入端，且该第二电源端耦接于该第二连接端；及
其中，该第一漏电流与该第二漏电流于该第二连接端上形成一稳态电压，且该稳态电压大于或等于一数据保持电压。
2.根据权利要求1所述的数据保持电路，其特征在于，所述第一电源开关包含一第二晶体管，该第二晶体管的临界电压小于该第一晶体管的临界电压，且该第二晶体管的宽长比和该第一晶体管的宽长比相等。
3.根据权利要求1所述的数据保持电路，其特征在于，所述第一电源开关包含一第二晶体管，该第二晶体管的临界电压和该第一晶体管的临界电压相等，且该第二晶体管的宽长比大于该第一晶体管的宽长比。
4.根据权利要求3所述的数据保持电路，其特征在于，所述第二晶体管的该宽长比与该第一晶体管的该宽长比的比值介于3至4之间。
5.根据权利要求1所述的数据保持电路，其特征在于，所述电路还包含：
一第二电源开关，具有一第三连接端与一第四连接端，且该第三连接端耦接于该电源电压，其中该第二电源开关于该睡眠模式中截止；
一第三反相器，具有一第三输入端、一第三输出端与一第三电源端，且该第三电源端耦接于该第四连接端；及
一第四反相器，具有一第四输入端、一第四输出端与一第四电源端，该第四输入端耦接于该第三输出端，该第四输出端耦接于该第三输入端，且该第四电源端耦接于该第四连接端；
一第一传输闸，耦接于该第一输出端与该第二输入端之间；
一第二传输闸，耦接于该第三输入端与该第四输出端之间；
一第三传输闸，耦接于耦接于该第三输出端与该第二输入端之间；及
一第四传输闸，耦接于一输入数据与该第三输入端之间。
6.一种数据保持电路，其特征在于，所述电路包含：
一第一电源开关，具有一第一连接端与一第二连接端，且该第一连接端耦接于一接地电压，其中，该第一电源开关于一睡眠模式中截止，且一第一漏电流流于该第一连接端与该第二连接端之间；
一第一反相器，具有一第一输入端、一第一输出端与一第一电源端，该第一电源端耦接于该第二连接端，该第一反向器包含一第一晶体管，该第一晶体管的第一端耦接于该第一电源端，该第一晶体管的第二端耦接于该第一输出端，其中，该第一晶体管于该睡眠模式中截止，且一第二漏电流于该第一电源端与该第一输出端之间；及
一第二反相器，具有一第二输入端、一第二输出端与一第二电源端，该第二输入端耦接于该第一输出端，该第二输出端耦接于该第一输入端，且该第二电源端耦接于该第二连接端；及
其中，该第一漏电流与该第二漏电流于该第二连接端上形成一稳态电压，且该稳态电压小于一数据保持电压。
7.根据权利要求6所述的数据保持电路，其特征在于，所述第一电源开关包含一第二晶体管，该第二晶体管的临界电压小于该第一晶体管的临界电压，且该第二晶体管的宽长比和该第一晶体管的宽长比相等。
8.根据权利要求6所述的数据保持电路，其特征在于，所述第一电源开关包含一第二晶体管，该第二晶体管的临界电压和该第一晶体管的临界电压相等，且该第二晶体管的宽长比大于该第一晶体管的宽长比。
9.根据权利要求8所述的数据保持电路，其特征在于，所述第二晶体管的该宽长比与该第一晶体管的该宽长比的比值介于3至4之间。
10.根据权利要求6所述的数据保持电路，其特征在于，所述电路还包含：
一第二电源开关，具有一第三连接端与一第四连接端，且该第三连接端耦接于该接地电压，其中该第二电源开关于该睡眠模式中截止；
一第三反相器，具有一第三输入端、一第三输出端与一第三电源端，且该第三电源端耦接于该第四连接端；及
一第四反相器，具有一第四输入端、一第四输出端与一第四电源端，该第四输入端耦接于该第三输出端，该第四输出端耦接于该第三输入端，且该第四电源端耦接于该第四连接端；
一第一传输闸，耦接于该第二输出端与该第一输入端之间；
一第二传输闸，耦接于该第三输入端与该第四输出端之间；
一第三传输闸，耦接于该第三输出端与该第一输入端之间；及
一第四传输闸，耦接于一输入数据与该第三输入端之间。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220158631A1 (en) * 2020-11-16 2022-05-19 Micron Technology, Inc. Sub-threshold current reduction circuit switches and related apparatuses and methods
US11387819B2 (en) * 2020-12-10 2022-07-12 Qualcomm Incorporated Fault resilient flip-flop with balanced topology and negative feedback

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200707177A (en) * 2005-08-08 2007-02-16 Ind Tech Res Inst Leakage current control circuit with a single low voltage power supply and method thereof
US20070152745A1 (en) * 2005-12-30 2007-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. System and method for reducing leakage current of an integrated circuit
CN101212221A (zh) * 2006-12-29 2008-07-02 上海贝岭股份有限公司 超低功耗集成电路中的缓冲器
CN101312344A (zh) * 2007-05-24 2008-11-26 武汉芯动科技有限公司 积分数据接收方法及接收器
CN102055439A (zh) * 2004-02-19 2011-05-11 莫赛德技术公司 低漏电及数据保持电路
CN202196566U (zh) * 2011-09-21 2012-04-18 京东方科技集团股份有限公司 移位寄存器及其栅极驱动装置
CN102739198A (zh) * 2012-07-18 2012-10-17 上海交通大学 一种基于tgms结构的d触发器
US20130194031A1 (en) * 2012-01-30 2013-08-01 Nvidia Corporation Data-driven charge-pump transmitter for differential signaling

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4030213B2 (ja) * 1999-02-22 2008-01-09 株式会社ルネサステクノロジ 半導体回路装置
US7020041B2 (en) * 2003-12-18 2006-03-28 Intel Corporation Method and apparatus to clamp SRAM supply voltage
US7227383B2 (en) * 2004-02-19 2007-06-05 Mosaid Delaware, Inc. Low leakage and data retention circuitry
US7248090B2 (en) * 2005-01-10 2007-07-24 Qualcomm, Incorporated Multi-threshold MOS circuits
US7328413B2 (en) * 2005-02-25 2008-02-05 Purdue Research Foundation Method and circuit for reducing leakage and increasing read stability in a memory device
US7852113B2 (en) * 2005-08-16 2010-12-14 Novelics, Llc. Leakage control
US20070103195A1 (en) * 2005-11-07 2007-05-10 Jeong Duk-Sohn High speed and low power SRAM macro architecture and method
US8421502B2 (en) * 2005-11-10 2013-04-16 Intel Corporation Power reducing logic and non-destructive latch circuits and applications
US7400545B2 (en) * 2006-08-31 2008-07-15 Freescale Semiconductor, Inc. Storage circuit with efficient sleep mode and method
US7733687B2 (en) * 2008-02-20 2010-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. WAK devices in SRAM cells for improving VCCMIN
KR101488166B1 (ko) * 2008-03-26 2015-02-02 삼성전자주식회사 정적 메모리 장치 및 라이트 어시시트 기능을 구비하는에스램
US8659936B2 (en) * 2010-07-06 2014-02-25 Faraday Technology Corp. Low power static random access memory
JP5932133B2 (ja) * 2012-03-30 2016-06-08 インテル コーポレイション 書込マージンを改善されたメモリセル
US9207750B2 (en) * 2012-12-14 2015-12-08 Intel Corporation Apparatus and method for reducing leakage power of a circuit
US8854858B2 (en) * 2013-01-30 2014-10-07 Texas Instruments Incorporated Signal level conversion in nonvolatile bitcell array
US9859876B1 (en) * 2016-08-25 2018-01-02 Intel Corporation Shared keeper and footer flip-flop
US10803928B2 (en) * 2018-06-18 2020-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Low voltage memory device

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102055439A (zh) * 2004-02-19 2011-05-11 莫赛德技术公司 低漏电及数据保持电路
TW200707177A (en) * 2005-08-08 2007-02-16 Ind Tech Res Inst Leakage current control circuit with a single low voltage power supply and method thereof
US20070152745A1 (en) * 2005-12-30 2007-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. System and method for reducing leakage current of an integrated circuit
CN101212221A (zh) * 2006-12-29 2008-07-02 上海贝岭股份有限公司 超低功耗集成电路中的缓冲器
CN101312344A (zh) * 2007-05-24 2008-11-26 武汉芯动科技有限公司 积分数据接收方法及接收器
CN202196566U (zh) * 2011-09-21 2012-04-18 京东方科技集团股份有限公司 移位寄存器及其栅极驱动装置
US20130194031A1 (en) * 2012-01-30 2013-08-01 Nvidia Corporation Data-driven charge-pump transmitter for differential signaling
CN102739198A (zh) * 2012-07-18 2012-10-17 上海交通大学 一种基于tgms结构的d触发器

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