CN106664078B - 基于低泄漏阴影锁存器的多阈值cmos时序电路 - Google Patents

基于低泄漏阴影锁存器的多阈值cmos时序电路 Download PDF

Info

Publication number
CN106664078B
CN106664078B CN201580043806.1A CN201580043806A CN106664078B CN 106664078 B CN106664078 B CN 106664078B CN 201580043806 A CN201580043806 A CN 201580043806A CN 106664078 B CN106664078 B CN 106664078B
Authority
CN
China
Prior art keywords
state
circuit
signal
latch
node
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201580043806.1A
Other languages
English (en)
Other versions
CN106664078A (zh
Inventor
V·K·辛哈
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of CN106664078A publication Critical patent/CN106664078A/zh
Application granted granted Critical
Publication of CN106664078B publication Critical patent/CN106664078B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3562—Bistable circuits of the master-slave type
    • H03K3/35625—Bistable circuits of the master-slave type using complementary field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/012—Modifications of generator to improve response time or to decrease power consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails

Landscapes

  • Logic Circuits (AREA)

Abstract

在所描述的实例中，一种多阈值CMOS MTCMOS时序电路(2)包含：第一锁存器电路(20)，其由具有第一范围内的阈值电压的晶体管形成；以及第二锁存器电路(50)，其具有反相器及转移门，所述反相器及所述转移门由更高阈值电压晶体管形成，以用于来自具有电力切换电路的所述第一锁存器(20)的数据的低电力保持，以在所述时序电路(2)的低电力保持模式操作期间选择性地将所述第二锁存器电路(50)的反相器从电压供应器(VDDC)解耦。

Description

基于低泄漏阴影锁存器的多阈值CMOS时序电路
技术领域
本公开是关于基于低泄漏阴影锁存器的多阈值CMOS时序电路。
背景技术
多阈值CMOS(MTCMOS)电路促进许多现代装置，尤其是便携式电池供电电子产品的低电力操作。低电力操作有时也被称为待机或休眠模式操作，其中某些非关键电路从电力及/或接地连接断开，其中监控电路为某些操作条件的检测之后及/或预先确定的时间周期后的数据保持及有源模式操作的重建而保持供电。举例来说，当前不支持呼叫会话的移动电话可进入低电力操作模式且周期性地“唤醒”以与基站通信；且，如果无到电话的呼叫，那么装置可恢复低电力操作以节省电池电力。此外，许多应用在低电力或待机操作期间需要数据的保持。通过具有低阈值电压(低Vt)晶体管的低电压CMOS电路的使用促进高速操作及有源模式效率。因此，许多数字电路被设计在标准晶体管阈值电压(SVT)的周围，其相对较低以在有源模式操作期间增强效率，且一些电路可包含甚至更低的阈值电压装置(LVT)。然而，此类装置的低阈值电压可能在待机操作期间导致不可接受的高电平泄漏电流。多阈值CMOS电路运用具有更高阈值电压(HVT)的电力断开晶体管以使电力及/或接地连接从较低阈值电压装置断开，且构建用于在剩余电路的掉电期间留存数据的气球或阴影锁存器电路。然而，常规的基于HVT的保持触发器及其它时序电路经受不良性能并缺乏稳健性，尤其在低操作电压电平下。相反地，LVT或SVT时序电路在低电力保持模式中经受高泄漏。因此，仍然需要为低电力保持模式提供具有低泄漏电流的能力同时为超低电力及其中电力效率较重要的其它应用提供高速有源模式操作的改进的MTCMOS时序电路。
发明内容
在所描述的实例中，一种多阈值CMOS时序电路包含：第一锁存器电路，其包含从可切换电压节点供电的传输门及反相器，且其由具有第一范围内的阈值电压的晶体管形成以在所述时序电路的有源模式操作期间提供存储至少一个数据位的主数据路径。所述第一切换电路在切换控制信号于所述时序电路的低电力保持模式操作内处于第一状态时使所述可切换电压节点选择性地从连续电压节点解耦，且所述第一切换电路在所述切换控制信号于所述时序电路的有源模式操作内处于第二状态时将所述可切换电压节点耦合到所述连续电压节点。第二锁存器电路包含由从所述连续电压节点选择性地供电且具有高于所述第一范围的第二范围内的阈值电压的晶体管形成的反相器。在低电力保持模式操作中，所述第二锁存器电路的所述反相器选择性地锁存从所述第一锁存器电路转移的所述数据位。所述第二锁存器电路进一步包含由具有所述第二范围内的阈值电压的晶体管形成的传输门，其在从有源转变到低电力保持模式的转变期间在所述第一与第二锁存器电路之间提供数据转移路径且反之亦然。传输门在有源模式与低电力保持模式操作两者期间都使所述第一及第二锁存器电路从彼此断开。第二切换电路使第二锁存器电路的反相器在所述时序电路的有源模式操作期间选择性地从所述连续电压节点断开。
在一些实例中，第一锁存器是从锁存器，且主锁存器电路经提供以形成触发器，其中所述主锁存器提供触发器输入，且所述从锁存器提供触发器数据输出。第二锁存器提供阴影锁存器或气球锁存器以在低电力保持模式操作期间保存触发器数据位。在其它实例中，所述时序电路是时钟门控单元，其接收时钟启用信号以及从可切换电压节点供电的AND门，其具有接收所述时钟信号的第一输入、与所述第一锁存器电路的锁存器节点耦合的第二输入及提供时钟输出信号的输出。所述第二锁存器电路在所述低电力保持模式中存储时钟数据状态。
在某些实例中，控制电路在所述时序电路的低电力保持模式操作内以第一模式选择性地操作或在所述时序电路的有源模式操作内以第二模式选择性地操作。所述控制电路提供单独保持、电力切换控制及转移信号以实施电力下降序列以从低电力保持模式转变到有源模式，也实施电力提高序列以从有源模式操作转变到低电力保持模式操作。所述第二锁存器电路的传输门仅在过渡电力提高及电力下降序列期间连接所述第一及第二锁存器。
在至少一个实例中，正向偏置电路根据偏置控制信号将正向偏置电压施加于所述时序电路的一或多个晶体管，其中所述控制电路选择性地提供所述偏置控制信号以用于在有源模式操作内施加所述正向偏置电压并在低电力保持模式操作内停止施加所述正向偏置电压。
附图说明
图1是具有MTCMOS阴影或气球锁存器电路的触发器MTCMOS时序电路实施例的简化示意图。
图2是图1的触发器时序电路实施例的实施方案的详细示意图。
图3是在图1及2的时序电路中的有源与低电力保持模式之间的转变的各种信号状态的表。
图4是在图1及2的时序电路中的有源与低电力保持模式之间的转变期间的各种信号波形的曲线图。
图5是具有MTCMOS阴影锁存器电路的集成时钟门控单元(ICG)时序电路实施例的简化示意图。
图6是图5的ICG时序电路实施例的实施方案的详细示意图。
图7是另一触发器MTCMOS时序电路实施例的示意图，所述触发器MTCMOS时序电路包含具有选择性地提供正向偏置控制以增强高速有源模式操作的控制器的MTCMOS阴影锁存器电路。
图8是MTCMOS集成电路的部分的局部截面侧视图，其说明用于图7的MTCMOS时序电路中的正向偏置的受控调整的P阱及N阱分接头。
图9是在图7的时序电路中的有源与低电力保持模式之间的转变的各种信号状态的表。
图10是在图7的时序电路中的有源与低电力保持模式之间的转变期间的各种信号波形的曲线图。
图11是另一触发器MTCMOS时序电路实施例的示意图，其中主及从锁存器电路包含用于实施清理或复位功能的NAND门。
图12是另一触发器MTCMOS时序电路实施例的示意图，其中主及从锁存器电路包含用于实施预设及清理或复位功能的NAND门。
具体实施方式
图式不一定是按比例绘制。在所描述的实例中，时序电路包含：锁存器电路，其由具有用于高速有源模式操作的第一范围内的阈值电压的晶体管构建；以及第二锁存器，其由具有用于在低电力保持模式操作期间保持数据的第二(更高)范围内的阈值电压的晶体管形成。所述第二锁存器包含反相器及传输门，以及电力切换电路，其用于使所述反相器在有源模式操作期间从电力连接解耦，使得全部操作晶体管在有源模式操作期间被实施于具有所述第一范围内的SVT或LVT晶体管中。所述第二锁存器在有源模式与低电力保持模式两者期间都从所述第一锁存器断开以减轻泄漏电流。连接所述第一及第二锁存器的传输门在从有源转变到低电力保持模式期间被接通，且反之亦然。此外，所述第一锁存器(及触发器应用的主-从锁存器配置中的任何额外锁存器)中的主数据路径不包含任何HVT晶体管。性能参数(例如，设置时间、保持时间、时钟输出延迟及最小时钟脉冲宽度)在有源模式操作期间可能不受隔离的HVT晶体管影响，而低电力保持模式中的泄漏不受SVT及/或LVT电路影响。所描述的实例可能有利地被运用于触发器、集成时钟门控单元(ICG)或在低电力保持模式中的高有源模式性能且低泄漏的其它时序电路。
图1说明MTCMOS时序电路2，其将主-从锁存器配置实施于集成电路(IC)中，所述集成电路具有主锁存器电路10及从锁存器电路20，其操作作为在经由时钟网络81从时钟源80提供的时钟信号CLK的控制下接收数据输入“D”并提供数据输出“Q”的D触发器时序电路。主及从锁存器10、20分别由具有第一范围内的阈值电压的PMOS晶体管MP及NMOS晶体管MN形成。在某些实施例中，锁存器10及20包含在标准或正常阈值电压电平或范围(SVT)下形成的晶体管，尽管其它实施例被预期，其中较低阈值电压(LVT)晶体管用于形成主及/或从电路10、20，或可使用具有不同阈值电压值或范围的SVT及LVT晶体管的组合构造锁存器电路10、20中的一者或两者，其中此类SVT及/或LVT晶体管的集体范围在本文中被称为在第一阈值电压范围内。时序电路2进一步包含气球锁存器或阴影锁存器50，其具有使用具有第二更高阈值电压范围的HVT晶体管形成的反相器及传输门(大体上被指示为HMP及HMN)。此外，在所说明的电路2中，在有源或正常模式中都操作的主锁存器10及从锁存器20的全部晶体管是具有第一范围内的阈值电压的SVT或LVT晶体管。这有力地促进在有源模式操作期间的高速度。
如图1中所展示，电力管理控制电路60提供各种信号，其包含被提供到形成第一切换电路的PMOS高阈值电压晶体管HMP4的栅极的切换控制信号PONINZ，以选择性地将可切换电压节点VDD连接到连续电压节点VDDC或使可切换电压节点VDD从连续电压节点VDDC(例如，在一个非限制性实例中，其为1.0V)断开。就此点而言，主锁存器10及从锁存器20的反相器选择性地(例如，可切换地)由可切换电压节点VDD供电，且气球锁存器电路50的反相器从如所展示的连续电压节点VDDC供电。在某些实施例中，控制电路或控制器60在其中可切换电压节点VDD从VDDC断开(例如，主锁存器10及从锁存器20掉电)的低电力保持模式操作内提供处于第一状态(高)的切换控制信号PONINZ，且在其中主锁存器电路10及从锁存器电路20通电的有源模式操作内提供处于第二(低)状态的信号PONINZ。控制电路60进一步在时序电路2的低电力保持模式操作内提供处于第一状态(高)的保持信号RET且在时序电路2的有源模式操作内提供处于第二状态(低)的保持信号RET。此外，控制电路60在正常有源模式及低电力保持模式期间提供处于第一(高)状态的单独转移信号TSFRZ，且仅在低电力保持模式与有源模式之间的转变期间提供处于第二(低)状态的单独转移信号TSFRZ，且另外控制电路60处于第二(高)状态，如下文结合图3进一步描述。
如图1中所展示，控制电路60将保持信号RET提供到反相器64的输入62以在反相器输出66处创建经反相的保持信号RETZ，且控制电路60将转移信号TSFRZ提供到具有提供经反相的转移信号TSFR的输出74的反相器72的输入70，其中在某些实施例中，反相器64及72使用具有第一范围的阈值电压的SVT及/或LVT晶体管形成，且其从可切换电压节点VDD供电，尽管这并非是全部可能实施例的严格要求。然而，反相器64及72到可切换电压节点VDD的连接在低电力保持模式期间有利地保存两个反相器电路的泄漏，其中来自反相器64及72的输出RETZ及TSFR在适当时间通过电力管理控制器60的操作将被驱动到低或“0”状态，且将在低电力保持模式期间，通过控制器60使PONINZ为低时，在对应反相器64、72通过电力控制变压器HMP4的操作掉电时仍维持于所述状态。此外，如下文结合图3及4进一步描述，在某些实施例中，控制器60实施用于在正常与低电力保持模式之间转变的电力提高及电力下降序列。
图1及2中的时钟分布网络或“时钟树”81遍布其中实施时序电路2的集成电路分布时钟信号，其中在所说明的实施例中，时钟网络81由可切换电压节点VDD供电。当供电时，时钟网络81将时钟信号CLK提供到反相器84的输入82(在此实例中，其也使用SVT/LVT晶体管形成且从VDD节点供电)，其中反相器输出86提供经反相的时钟信号CLKZ。控制电路60可为当经通电以提供如本文中所描述的控制信号RET、TSFRZ、PONINZ及其它信号(例如，如下文结合图7到9所说明及描述的VFB)的无论是可编程或以其它方式经配置或以其它方式操作的任何适合的逻辑电路，其中在某些实施例中，控制电路60由连续电压节点(例如，VDDC)供电以在有源模式、低电力保持模式两者期间以及如下文进一步描述的电力提高或电力下降转变其间连续进行操作。
仍参考图2，锁存器电路10、20及50各自包含(例如)如图2中所展示那样通过PMOS晶体管与NMOS晶体管的并联连接形成的一或多个传输门，其中下部NMOS晶体管接收由控制电路60或时钟源80产生的控制信号，且上部PMOS晶体管接收控制信号的反相。锁存器10、20及50还包含反相器电路，其可使用(例如)如图2中所展示的包含连接于上部电力连接与输出节点之间的上部PMOS晶体管以及从输出节点连接到接地连接的NMOS晶体管的任何适合的CMOS反相器电路形成，其中晶体管栅极彼此连接以形成反相器输入。在所说明的时序电路2中，主锁存器电路10及从锁存器电路20的传输门及反相器使用具有第一范围内的阈值电压的MOS晶体管构造，而在所说明的实施例中，气球锁存器电路50的传输门51、反相器53及55及电力控制切换电路晶体管MP15、MP16、MP17及MN15使用具有第一范围内的阈值电压的SVT及/或LVT晶体管形成，尽管这并非是全部实施方案的严格要求。此外，如图1及2中所展示，主锁存器电路10及从锁存器电路20的反相器电路13、17、26、30及34从VDD供电，而气球锁存器电路50的反相器53及55选择性地从连续电压节点VDDC供电。
在所说明的触发器时序电路实施例2中，从锁存器20包含传输门22、38及42以及反相器26、30及34，其如所展示那样经连接以在有源模式操作期间提供存储至少一个数据位的主数据路径，其中输出反相器26基于由主锁存器电路10在进行时钟循环(例如，CLK信号的循环)中接收到的先前接收到的“D”触发器数据输入提供“Q”触发器数据输出。第一传输门22根据CLK及CLKZ信号进行操作以在CLK为高时选择性地耦合第一锁存器输入节点16与第一锁存器节点24，借此将数据从主锁存器10转移到从锁存器20，且在时钟信号CLK为低时传输门22使节点16及24从彼此解耦。第一锁存器节点24作为输入被连接到第一反相器30，第一反相器30的输出32作为输入被连接到第二反相器34。在某些实施例中，第二反相器34可由例如NAND门34a的逻辑门取代，例如，如下文图11中所展示。图1及2中的第二反相器34的输出36经由分别根据来自如所展示的控制电路60的经反相的CLK及RET信号进行操作的传输门38及42选择性地连接回到第一锁存器节点24以形成具有第一反相器30的锁存器电路。在所说明的实例中，在CLK为低时，传输门38选择性地连接反相器输出34与第二锁存器节点40，且在CLK为高时，传输门38使第二反相器36的输出从节点40解耦。此外，在RET为低时，第三传输门42选择性地将第一锁存器节点24及第二锁存器节点40耦合到彼此，且在RET为高时，解耦节点24、40。在其中RET为低的有源模式操作期间，从锁存器20进行操作以根据CLK信号对来自主锁存器10的数据进行计时且临时存储数据位作为第一锁存器节点24处的电压，其由反相器26进行反相以形成输出节点28处的触发器Q输出状态(例如，电压电平)。
当激活时，气球锁存器电路50经由由HVT晶体管HMP5及HMN2形成的第四传输门51从从锁存器电路20接收数据位，当使用处于低状态的转移信号TSFRZ激活时，耦合从锁存器20的第一锁存器节点24与气球锁存器50的第四锁存器节点52，且第三反相器53接收节点52处的信号作为输入。当反相器53经由来自反相器64的低信号RETZ或低信号TSFRZ经由MP15及MP16供电时，经反相的输出被提供到第四反相器55的输入54，当RETZ为低时，第四反相器55经由MP17从VDDC供电，且当RET为高时经由MN15从VDDC供电以将经反相的输出提供到第四锁存器节点52，借此存储从从锁存器20转移的数据位。
在图1及2的D触发器电路2中，主锁存器10根据CLKZ(例如，当CLK为低)信号经由第五传输门11在来自D输入的数据中进行初始计时，以耦合D输入与经连接以将输入提供到第五反相器13的主锁存器节点12。在某些实施例中，反相器13可由逻辑门取代，例如，如下文图11中所展示的NAND门13a。图1及2中的反相器13的输出耦合到第六传输门15的输入14，第六传输门15在RET在有源模式操作期间为低时进行操作以耦合反相器13的输出与第一锁存器输入节点16及第六反相器17的输入，第六反相器17的输出18被提供到根据CLK信号进行操作的第七传输门19以将信号从反相器17的输出提供到主锁存器输入节点12。以此方式，主锁存器10的反相器13及17在有源模式期间进行操作以根据时钟信号CLK锁存在触发器输入D处接收到的数据。
如图2中所展示，主锁存器10及从锁存器20由LVT及/或SVT晶体管MP(PMOS)、MN(NMOS)(其包含主锁存器电路10的PMOS晶体管MP1、MP2、MP3、MP4及MP5及NMOS晶体管MN1、MN2、MN3、MN4及MN5，还包含从锁存器电路20的PMOS晶体管MP6、MP7、MP8、MP9、MP10及MP11及NMOS晶体管MN6、MN7、MN8、MN9、MN10及MN11)形成。此外，反相器13、17、26、30及34的PMOS晶体管包含通过连接到如图2中所展示的用于在低电力保持模式操作内从电力选择性地断开的可切换电压节点VDD而供电的源极端子。在所说明的实施例中，反相器13、17、26、30及34中的LVT及/或SVT NMOS晶体管的源极端子被连接到电路接地GND(在所说明的实施例中，气球锁存器电路50的HVT晶体管也同样如此)。HVT电力切换控制电路HMP4在低电力保持模式操作内提供高侧断开。在另一可能实施例中，(例如)根据来自电力管理控制电路60的切换控制信号(例如，PONIN)，可提供低侧断开，其中锁存器电路10、20的LVT及/或SVT晶体管通过一或多个HVT电力断开晶体管(例如，NMOS HVT晶体管(未展示))与接地端子GND合适地连接。其它实施方案是可能的，其中高侧与低侧电力解耦两者可经提供以实施时序电路2的低电力保持模式操作。
还参考图3及4，图3说明展示有源模式操作(“ACTIVE”)及低电力保持模式操作(“LPR”)内的信号状态的表90，以及用于使时序电路2从有源模式转变到低电力保持模式的电力下降序列PD1、PD2及PD3，及用于从低电力保持模式转变到有源模式的电力提高序列PU2、PU3及PU4。此外，图4展示包含分别展示图1及2的时序电路2中的RET、TSFRZ及PONINZ信号波形的波形95、96及97的曲线图92。
在有源模式操作中，在图4的T1处开始，控制器60针对RET及PONINZ提供低信号(例如，图3的表90中的“0”)及高信号TSFRZ。在此条件中，时序电路2可在高速操作内根据时钟信号CLK进行操作而无影响电路操作的HVT晶体管。以此方式，具有浮动输入的逻辑电路都不被供电，且气球锁存器电路50中的浮动锁存器节点52并未被连接到任何供电输入。
控制器60在T1处使用第一电力下降相位PD1开始电力下降序列，其中提供处于低状态(在图3中为“0”)的TSFRZ信号，而RET及PONINZ信号仍为低。如图1中所展示，这激活气球锁存器电路50的传输门51以连接第一锁存器节点24与第四锁存器节点52以提供从从锁存器20到气球锁存器50的数据转移路径。此外，这致使晶体管MP16接通，借此将气球锁存器反相器53连接到连续电压节点VDDC以使反相器53上电。
在在T2处开始的随后第二电力下降相位PD2中，控制电路60提供处于高状态的保持信号RET并维持PONINZ信号及TSFRZ信号为低。相位PD2中的RET信号的此断言断开主锁存器10中的传输门15以及从锁存器20中的传输门42，同时经由晶体管MP17及MN15为气球锁存器反相器55提供电力及接地连接。
之后在T3处，控制器60实施第三电力下降相位PD3，其中控制电路60提供高信号RET及PONINZ及低信号TSFRZ。PONINZ的此断言用于经由晶体管HMP4使VDD从VDDC断开，其中从从锁存器20转移的数据现被存储于气球锁存器电路50中。
电力下降序列在T4处完成，其中控制电路60再次将TSFRZ提高以使从锁存器20的第一锁存器节点24从气球锁存器节点52解耦。此外，RET信号的继续断言维持经由晶体管MP15将电力提供到气球锁存器反相器53。
在气球锁存器传输门51断开，且主及从锁存器电路及时钟源80掉电的情况下，从T4到T7的低电力保持(LPR)模式提供锁存器数据在气球锁存器电路50中的时钟独立保存而无SVT或LVT泄漏路径，这是因为锁存器电路10及20的SVT及LVT晶体管被掉电，且气球锁存器传输门51被断开。此外，不同于某些常规MTCMOS时序电路，所说明的电路2在时钟状态保持内无需单独锁存器，且允许芯片级时钟树经由来自控制电路60及晶体管HMP4的PONINZ信号被掉电以断开时钟源80，借此促进进一步电力节约。此外，所说明的电路无需在触发器电路2内留存时钟状态，这是因为随后恢复操作保证从锁存器20总是被成功恢复(写入)，且如果CLK为高(“1”)，那么主锁存器电路10也在恢复期间被写入。因此，所说明的设计提供优于常规MTCMOS时序电路的显著优点。
在图3及4中的T6处继续，控制电路实施电力提高序列PU2、PU3及PU4以从时序电路2的低电力保持模式操作转变到有源模式操作。电力提高序列在PU2处开始，其中控制电路60再次断言TSFRZ信号在T7处到低状态以接通气球锁存器电路50的传输门51，借此耦合从锁存器节点24与气球锁存器节点52。
在T8处，控制电路60通过将PONINZ信号改变到低状态以实施第三电力提高相位PU3以经由晶体管HMP4使主锁存器电路10及从锁存器电路20的反相器13、17、26、30及34上电，且第四电力提高相位PU4在T9处开始，其中控制电路60使RET信号为低。此使气球锁存器反相器55掉电并分别接通主锁存器10及从锁存器20中的LVT或SVT传输门15及42。
之后，在T10处，控制电路60通过使转移信号TSFRZ为高而返回到有源模式操作以再次断开气球锁存器传输门51并使HVT反相器53及55掉电。无论此恢复操作期间时钟状态为何，经缓冲的数据被成功低从气球锁存器50转移到从锁存器20，且时钟信号CLK的随后循环将继续将输入数据转移到主锁存器电路10中及将数据从主锁存器转移到从锁存器20，以保证触发器输出数据Q在输出节点28处的适当状态。就此而言，所说明的电路无需用于在低电力保持模式期间保存时钟状态的单独气球或阴影锁存器。
参考图5及6，说明包含大体上类似于上文所描述的图1及2的从锁存器20的第一锁存器102而无输出反相器26的另一MTCMOS时序电路100，其中电路100实施具有接收第一锁存器输入节点16处的时钟启用信号CLK_EN的输入的集成时钟门控单元(ICG)。在此情况下，锁存器102包含根据如上文所描述的时钟信号CLK及保持信号RET进行操作的传输门22、38及40，还包含从可切换电压节点VDD供电且使用具有第一范围内的阈值电压的SVT及/或LVT晶体管形成的反相器30及34。此外，在图5及6的第一锁存器102中，传输门22及38以相对于图1及2的从锁存器20的相反方式进行操作，其中图5及6中的传输门22在CLK信号为低(CLKZ为高)时经接通(导电)以连接节点16及24，且传输门38在CLK为高(CLKZ为低)时接通(导电)。此外，时钟门控单元时序电路100包含AND门110，其具有从时钟源80(上文图1及2)接收CLK信号的第一输入108及与第一锁存器节点24耦合的第二输入。在此实施例中，AND门110使用具有第一范围内的阈值电压的晶体管实施，且其包含提供时钟输出信号CLKOUT的栅极输出112。
在操作中，控制电路60提供如上文结合图3及4说明及描述的控制信号RET、TSFRZ及PONINZ，以对图5及6的时钟门控单元电路100进行操作。虽然在触发器时序电路2(图1及2)及时钟门控单元电路100(图5及6)的上下文中，上文实施例说明第一锁存器20、100及气球锁存器电路50的实施方案，但使用本发明的概念实施其它形式的时序电路的其它实施例是可能的。
参考图7到10，图7说明包含主锁存器电路10、从锁存器电路20、气球锁存器电路50及如上文所描述的各种控制电路的另一D触发器时序电路2。此外，在此实施例中，电力管理控制电路60在增强的高速有源模式操作内选择性地提供正向偏置控制信号VFB。图8是展示实施图7的时序电路2的MTCMOS集成电路(IC)110的部分并说明用于选择性地调整施加于阱的偏置电压以用于改进时序电路2中的NMOS及/或PMOS晶体管中的一者、一些或全部的操作的P阱及N阱分接头的截面侧视图。如图8中所展示，集成电路110使用P衬底112构造，其中NMOS晶体管形成于深N阱(DN阱)111内的P阱114中及/或上，且PMOS晶体管形成于N阱116中及/或上。正向偏置电路118、120被提供于集成电路110中以根据来自控制电路60的VFB信号经由P分接头选择性地将非零正向偏置施加于P阱114，其中断言处于第一状态(例如，高)的信号VFB将P分接头连接到如所展示的偏置电压源120的正极端子，借此相对于接地提升到NMOS晶体管的偏置以用于较快切换。此外，在所说明的实施例中，断言VFB信号将N分接头连接到偏置电压源124的负极端子以将来自VDDC的N阱116处的电压减小到较低电压以改进PMOS晶体管的切换操作。在此实施例中，正向偏置电路118、120、122及124可用于修改锁存器电路10、20及/或50中的LVT、SVT及/或HVT NMOS及PMOS晶体管，其中控制电路60通过使VFB在低电力保持模式操作期间为低而选择性地停用偏置以进一步减小电力消耗。就此而言，在低电力保持模式期间断开正向偏置通过减小原本由正向偏置的施加引起的泄漏来节省电力，且还节省产生主体偏置所需的电力(例如，来自图8中的电压源120及124的电力)。此外，在某些实施例中，可针对不同阱提供单独偏置控制以用于个别偏置。通过此技术，在低电力保持模式期间，P阱114通过开关118及P分接头被连接到接地端子GND，而N阱116通过N分接头及开关122被连接到VDDC。虽然所说明的实例提供来自电力管理控制器60的VFB信号，但此正向偏置控制信号可由集成电路内的(例如)与电力管理控制器60分离的其它控制电路提供。
在图9的表130及图10的曲线图132中进一步说明此实施例的操作。一般来说，控制电路60以类似于上文结合图3及4所描述的方式的方式进行操作，以在有源模式操作(“ACTIVE”)、低电力保持模式(“LPR”)内以及在电力下降序列PD1、PD2、PD3及PD4及电力提高序列PU1、PU2、PU3及PU4内提供控制信号RET、TSFRZ及PONINZ(图10的曲线图132中的波形135、136及137)，低电力保持模式(“LPR”)。在有源模式操作中，在图10中的T1处开始，控制器60针对RET及PONINZ提供低信号(例如，图3的表90中的“0”)，而TSFRZ及正向偏置控制信号VFB被保持为高，其中时序电路2在高速操作内根据时钟信号CLK进行操作而无影响电路操作的HVT晶体管。控制器60使用第一电力下降相位PD1在T1处开始电力下降序列，其中提供处于低状态中的TSFRZ、RET及PONINZ信号而VFB维持为高。这激活气球锁存器电路50的传输门51以连接第一锁存器节点24与第四锁存器节点52以提供从从锁存器20到气球锁存器50的数据转移路径，且RSFRZ下降会经由晶体管MP16将气球锁存器反相器53连接到连续电压节点VDDC以使反相器53上电。在于T2处开始的第二电力下降相位PD2中，控制电路60提供处于高状态中的保持信号RET及VFB信号，而PONINZ及TSFRZ信号为低，其断开主锁存器10中的传输门15，以及从锁存器20中的传输门42，同时经由晶体管MP17及MN15为气球锁存器反相器55提供电力及接地连接。
在T3处，控制器60通过提供高信号VFB、RET及PONINZ实施相位PD3同时维持TSFRZ为低以经由晶体管HMP4使VDD从VDDC断开，其中从从锁存器20转移的数据现被存储于气球锁存器电路50中。在此实例中，电力下降序列在T4处使用第四电力下降相位PD4完成，其中控制电路60使TSFRZ再次为高以使从锁存器20的第一锁存器节点24从气球锁存器节点52解耦。此外，PD4中的RET信号的连续断言维持经由晶体管MP15将电力提供到气球锁存器反相器53。
在T5处，控制电路60将VFB信号设置为低以移除任何正向偏压。在传输门51断开且主及从锁存器电路及时钟网络81掉电的情况下，从T5到T6的低电力保持(LPR)模式提供锁存器数据在气球锁存器电路50中的时钟独立保存，而无SVT或LVT泄漏路径，这是因为锁存器电路10及20的SVT及LVT晶体管与反相器64、72及84一起掉电，且气球锁存器传输门51断开。此外，不同于某些常规MTCMOS时序电路，在时钟状态保持内，无需单独锁存器，且因此，芯片级时钟树可经由来自控制电路60的PONINZ信号而掉电，借此促进进一步电力节约。此外，所说明的电路无需在触发器电路2内留存时钟状态，这是因为随后恢复操作保证从锁存器20总是被成功恢复(写入)，且如果CLK为高(“1”)，那么主锁存器电路10也在恢复期间被写入。
在T6处，控制电路60实施电力提高序列PU1、PU2、PU3及PU4以从时序电路2的低电力保持模式操作转变到有源模式操作。在T6处在相位PU1中开始VFB信号高的重新断言，控制电路60再次使T7处的TSFRZ信号在随后第二电力提高相位PU2中为低，以接通气球锁存器电路50的传输门51，借此耦合从锁存器节点24与气球锁存器节点52。在T8处，控制电路60通过将PONINZ信号改变成低状态来实施第三电力提高相位PU3以经由晶体管HMP4使主锁存器电路10及从锁存器电路20的反相器13、17、26、30及34上电，且第四电力提高相位PU4在T9处开始，其中控制电路60使RET信号为低以使气球锁存器反相器55掉电并分别接通主锁存器10及从锁存器20中的LVT或SVT传输门15及42。在T10处，控制电路60通过使转移信号TSFRZ为高以再次断开气球锁存器传输门51并使HVT反相器53及55掉电而返回到有源模式操作。如同上文实施例，经缓冲的数据独立于恢复操作期间的时钟状态被成功地从气球锁存器50转移到从锁存器20，且时钟信号CLK的随后循环将恢复将输入数据转移到主锁存器电路10中及将数据从主锁存器转移到从锁存器20，以保证输出节点28处的触发器输出数据Q的适当状态。
如上文所论述，控制电路60在有源模式操作及电力下降及电力提高序列期间将VFB信号提供到处于高或有源状态(例如，图9的表130中的“1”)的开关118及122，以通过经由源120及124施加正向偏压以使时序电路2的NMOS及PMOS晶体管正向偏置以促进高速操作。在这些时间周期期间，使用1.0V VDDC实例，且假设经由源120用于P阱与经由源124用于N阱两者的0.3V偏压，N阱电压VNWELL曲线133在近似0.7V处使PMOS晶体管正向偏置以用于快速切换，且图10中的P阱电压VPWELL曲线134在近似0.3V处使NMOS晶体管正向偏置以用于快速切换。由电压源124及120提供的N阱及P阱偏置电平无需相同，且在各种实施例中可使用任何适合的值。此外，在某些实施例中，相对于时序电路2中的LVT、SVT及/或HVT晶体管施加不同偏压。然而，在从图10的T5到T6的低电力保持模式期间，控制电路60通过将VFB信号改变为低(“0”)状态以移除正向偏压，借此将P阱114连接到接地且将N阱116连接到VDDC以进一步节省电力。
图11说明另一可能时序电路实施例2，其再次实施类似于上文结合图1及2所描述的实施例的D触发器并经由CLRZ输入另外提供复位或清理功能。在此实例中，主锁存器电路10包含NAND门13a(其代替图1及2的实施例中使用的反相器13)，且从锁存器电路20包含代替图1及2中所展示的反相器34实施的NAND门34a。此外，在所说明的实例中，NAND门13a及34a使用具有第一范围内的阈值电压的LVT及/或SVT晶体管形成。如图11中所展示，NAND门13a从主锁存器节点12接收第一输入且接收CLRZ信号作为第二输入，同时将输出提供到节点14处的传输门15。此外，从锁存器电路20的NAND门34a从节点32处的反相器30的输出接收第一输入且接收CLRZ信号作为第二输入，同时将节点36处的输出提供到传输门38。
图12说明具有类似于图11的电路100的主锁存器电路10及从锁存器电路20及气球锁存器电路50的另一非限制性触发器MTCMOS时序电路实施例，其中分别以主锁存器10及从锁存器20中的NAND门17a及30a取代反相器17及30。NAND门17a及30a具有分别连接到节点16及24的第一输入，还具有连接到如所展示的经反相的预设控制信号PREZ的第二输入。此另一选项允许触发器状态的预设，其中NAND门17a及30a从VDD供电且由具有第一范围内的阈值电压的SVT及/或LVT晶体管形成，以促进高速操作。且将其连接到另一输入(例如，PREZ)实现可预设的版本。此实施例提供清理或复位以及预设功能性同时在低电力保持模式中以及在正常模式期间的高速操作中提供关于电力节约的上述优点。
可在不同实施例中提供许多其它替代形式的时序电路，其中所说明的实例仅呈现一些非限制性实施方案以说明本发明的各种概念。就此而言，在第二锁存器电路50中提供HVT传输门51提供优于常规MTCMOS时序电路的显著优点，且新兴架构提供正常操作的及时恢复而无需时钟状态的单独气球锁存器存储。因此，当前揭示的概念提供多阈值电压CMOS时序电路，其中有源模式操作中涉及的全部晶体管都是SVT及/或LVT晶体管，且数据状态在低电力保持模式期间被留存于具有使用HVT晶体管形成的传输门51的阴影或气球锁存器电路50中。此外，气球锁存器50在有源模式及低电力保持模式期间通过HVT传输完全从主锁存器10及从锁存器20断开，以经由仅在模式转变期间接通的气球锁存器传输门51节约泄漏电力。此外，所揭示的实施例保证例如设置时间、保持时间、时钟输出延迟及最小时钟脉冲宽度的性能参数不受HVT晶体管的影响，而低电力保持模式中的泄漏不受SVT或LVT晶体管的影响。因此，所得时序电路可在有源模式中有利地促进高性能且在低电力保持模式中促进低泄漏。
在所描述的实施例中，修改是可能的，且权利要求书的范围内的其它实施例是可能的。

Claims (20)

1.一种多阈值CMOS时序电路，其包括：
第一锁存器电路，其由具有第一范围内的阈值电压且从可切换电压节点供电的晶体管形成，以在所述时序电路的有源模式操作期间提供存储至少一个数据位的主数据路径；及
第二锁存器电路，其包含：反相器，其由从连续电压节点选择性地供电且具有高于所述第一范围的第二范围内的阈值电压的晶体管形成，所述第二锁存器电路的所述反相器在所述时序电路的低电力保持模式操作内选择性地操作，以锁存从所述第一锁存器电路转移的所述至少一个数据位；传输门，其由具有所述第二范围内的阈值电压的晶体管形成，且在从有源到低电力保持模式的转变及从低电力保持到有源模式的转变期间在所述第一锁存器电路与所述第二锁存器电路之间提供数据转移路径，所述传输门在所述时序电路的有源模式与低电力保持模式操作两者期间可操作以使所述第一锁存器电路及所述第二锁存器电路与彼此断开；及第二切换电路，其选择性地操作以在所述时序电路的有源模式操作期间使所述第二锁存器电路的所述反相器从连续电压节点断开。
2.根据权利要求1所述的时序电路：
其中所述第一锁存器电路包含：第一传输门，其选择性地操作以在时钟信号处于第一状态时耦合第一锁存器输入节点与第一锁存器节点，且在所述时钟信号处于第二状态时使所述第一锁存器输入节点从所述第一锁存器节点解耦；第一反相器或第一逻辑门，其从所述可切换电压节点供电且包含与所述第一锁存器节点耦合的第一反相器或逻辑门输入；第二反相器或第二逻辑门，其从所述可切换电压节点供电且包含与所述第一反相器或逻辑门的输出耦合的第二反相器或逻辑门输入；第二传输门，其选择性地操作以在所述时钟信号处于所述第一状态时使所述第二反相器或所述第二逻辑门的输出从第二锁存器节点解耦，且在所述时钟信号处于所述第二状态时耦合所述第二反相器或逻辑门的所述输出与所述第二锁存器节点；及第三传输门，其选择性地操作以在保持信号处于第一状态时使所述第二锁存器节点从所述第一锁存器节点解耦，且在所述保持信号处于第二状态时使所述第二锁存器节点从所述第一锁存器节点解耦；
且其进一步包括：第一切换电路，其在所述时序电路的低电力保持模式操作内选择性地操作以当切换控制信号处于第一状态时，使所述可切换电压节点从连续电压节点解耦，且在所述时序电路的有源模式操作内选择性地操作以当所述切换控制信号处于第二状态时，使所述可切换电压节点耦合到所述连续电压节点；及控制电路，其以第一模式选择性地操作以在所述时序电路的低电力保持模式操作内，提供处于所述第一状态的所述保持信号及处于所述第一状态的所述切换控制信号，所述控制电路以第二模式选择性地操作以在所述时序电路的有源模式操作内提供处于所述第二状态的所述保持信号及处于所述第二状态的所述切换控制信号；
其中所述控制电路在所述有源模式及所述低电力保持模式期间提供处于第一状态的转移信号，且仅在所述低电力保持模式与所述有源模式之间的转变期间提供处于第二状态的转移信号；
其中所述第二锁存器电路包含：第四传输门，其选择性地操作以在转移信号处于第二状态时耦合所述第一锁存器节点与第四锁存器节点，且在所述转移信号处于第一状态时使所述第一锁存器节点从所述第四锁存器节点解耦；第三反相器，其包含与所述第四锁存器节点耦合的第三反相器输入；及第四反相器，其包含与所述第三反相器的输出耦合的第四反相器输入及与所述第四锁存器节点耦合的第四反相器输出；且
其中所述第二切换电路选择性地操作以在所述保持信号处于所述第一状态且所述转移信号处于所述第二状态时耦合所述第三反相器的电力端子与所述连续电压节点，且在所述保持信号处于所述第二状态或所述转移信号处于所述第一状态时使所述第三反相器的所述电力端子从所述连续电压节点解耦，所述第二切换电路选择性地操作以在所述保持信号处于所述第一状态时耦合所述第四反相器的第一电力端子与所述连续电压节点，且耦合所述的第四反相器的第二电力端子与接地端子，且在所述保持信号处于所述第二状态时使所述第四反相器从所述连续电压节点及接地节点解耦。
3.根据权利要求2所述的时序电路，其中所述第二切换电路包含：
第一PMOS晶体管，其包含与所述连续电压节点耦合的源极端子、与所述第三反相器的所述电力端子耦合的漏极端子及与由所述控制电路的第一输出节点提供的经反相的保持信号耦合的栅极端子；
第二PMOS晶体管，其包含与所述连续电压节点耦合的源极端子、与所述第三反相器的所述电力端子耦合的漏极端子及与由所述控制电路的第二输出节点提供的转移信号耦合的栅极端子；
第三PMOS晶体管，其包含与所述连续电压节点耦合的源极端子、与所述第四反相器的所述第一电力端子耦合的漏极端子及与由所述控制电路提供的经反相的保持信号耦合的栅极端子；及
第一NMOS晶体管，其包含与所述第四反相器的所述第二电力端子耦合的漏极端子、与所述接地节点耦合的源极端子及与由所述控制电路提供的保持信号耦合的栅极端子。
4.根据权利要求2所述的时序电路，其中所述时序电路是触发器，其包含：
主锁存器电路，其由具有所述第一范围内的阈值电压的晶体管形成，所述主锁存器电路包含：第五传输门，其选择性地操作以在所述时钟信号处于所述第二状态时耦合主锁存器输入节点与触发器输入节点，且在所述时钟信号处于所述第一状态时使所述主锁存器输入节点从所述触发器输入节点解耦；第五反相器或第三逻辑门，其从所述可切换电压节点供电且包含与所述主锁存器输入节点耦合的第五反相器或第三逻辑门输入；第六传输门，其选择性地操作以在所述保持信号处于所述第一状态时使所述第五反相器或所述第三逻辑门的输出从所述第一锁存器输入节点解耦，且在所述保持信号处于所述第二状态时耦合所述第五反相器或所述第三逻辑门的所述输出与所述第一锁存器输入节点；第六反相器或第四逻辑门，其从所述可切换电压节点供电且包含与所述第一锁存器输入节点耦合的第六反相器或第四逻辑门输入；及第七传输门，其选择性地操作以在所述时钟信号处于所述第一状态时耦合所述第六反相器或所述第四逻辑门的输出与所述主锁存器输入节点，且在所述时钟信号处于所述第二状态时使所述第六反相器或所述第四逻辑门的所述输出从所述主锁存器输入节点解耦；
其中所述第一锁存器电路是从锁存器，其包含从所述可切换电压节点供电的第七反相器，所述第七反相器包含与所述第一锁存器节点耦合的第七反相器输入及提供触发器数据输出的输出。
5.根据权利要求4所述的时序电路，其中所述第二切换电路包含：
第一PMOS晶体管，其包含与所述连续电压节点耦合的源极端子、与所述第三反相器的所述电力端子耦合的漏极端子及与由所述控制电路的第一输出节点提供的经反相的保持信号耦合的栅极端子；
第二PMOS晶体管，其包含与所述连续电压节点耦合的源极端子、与所述第三反相器的所述电力端子耦合的漏极端子及与由所述控制电路的第二输出节点提供的转移信号耦合的栅极端子；
第三PMOS晶体管，其包含与所述连续电压节点耦合的源极端子、与所述第四反相器的所述第一电力端子耦合的漏极端子及与由所述控制电路提供的经反相的保持信号耦合的栅极端子；及
第一NMOS晶体管，其包含与所述第四反相器的所述第二电力端子耦合的漏极端子、与所述接地节点耦合的源极端子及与由所述控制电路提供的保持信号耦合的栅极端子。
6.根据权利要求4所述的时序电路：
其中所述控制电路进行操作以实施电力下降序列以从所述时序电路的所述有源模式操作转变到所述时序电路的所述低电力保持模式操作，所述电力下降序列包含：第一电力下降相位，其中所述控制电路提供处于所述第二状态的所述保持信号，处于所述第二状态的所述切换控制信号及处于所述第二状态的所述转移信号；所述第一电力下降相位之后的第二电力下降相位，其中所述控制电路提供处于所述第一状态的所述保持信号、处于所述第二状态的所述切换控制信号及处于所述第二状态的所述转移信号；所述第二电力下降相位之后的第三电力下降相位，其中所述控制电路提供处于所述第一状态的所述保持信号、处于所述第一状态的所述切换控制信号及处于所述第二状态的所述转移信号；及所述第三电力下降相位之后的第四电力下降相位，其中所述控制电路提供处于所述第一状态的所述保持信号、处于所述第一状态的所述切换控制信号及处于所述第一状态的所述转移信号；且
其中所述控制电路进行操作以实施电力提高序列以从所述时序电路的所述低电力保持模式操作转变到所述时序电路的所述有源模式操作，所述电力提高序列包含：第一电力提高相位，其中所述控制电路提供处于所述第一状态的所述保持信号，处于所述第一状态的所述切换控制信号及处于所述第一状态的所述转移信号；所述第一电力提高相位之后的第二电力提高相位，其中所述控制电路提供处于所述第一状态的所述保持信号、处于所述第一状态的所述切换控制信号及处于所述第二状态的所述转移信号；所述第二电力提高相位之后的第三电力提高相位，其中所述控制电路提供处于所述第一状态的所述保持信号、处于所述第二状态的所述切换控制信号及处于所述第二状态的所述转移信号；及所述第三电力提高相位之后的第四电力提高相位，其中所述控制电路提供处于所述第二状态的所述保持信号、处于所述第二状态的所述切换控制信号及处于所述第二状态的所述转移信号。
7.根据权利要求6所述的时序电路，其包括：正向偏置电路，其根据正向偏置控制信号选择性地操作以将正向偏置电压施加于所述时序电路的至少一些晶体管；
其中所述控制电路选择性地操作以提供处于第一状态的所述正向偏置控制信号以在所述电力下降序列及所述电力提高序列中致使所述正向偏置电路在所述时序电路的有源模式操作内以所述第二模式施加所述正向偏置电压；且
其中所述控制电路选择性地操作以提供处于第二状态的所述正向偏置控制信号以致使所述正向偏置电路在所述时序电路的低电力保持模式操作内抑制以所述第一模式施加所述正向偏置电压。
8.根据权利要求4所述的时序电路，其包括：正向偏置电路，其根据正向偏置控制信号选择性地操作以将正向偏置电压施加于所述时序电路的至少一些晶体管；
其中所述控制电路选择性地操作以提供处于第一状态的所述正向偏置控制信号以致使所述正向偏置电路在所述时序电路的有源模式操作内以所述第二模式施加所述正向偏置电压；且
其中所述控制电路选择性地操作以提供处于第二状态的所述正向偏置控制信号以致使所述正向偏置电路在所述时序电路的低电力保持模式操作内抑制以所述第一模式施加所述正向偏置电压。
9.根据权利要求4所述的时序电路，其中所述第一切换电路包含：具有所述第二范围内的阈值电压的电力切换晶体管，所述电力切换晶体管包含与所述连续电压节点耦合的源极端子、与所述可切换电压节点耦合的漏极端子及接收所述切换控制信号的栅极端子。
10.根据权利要求2所述的时序电路，其中所述第一切换电路包含：具有所述第二范围内的阈值电压的电力切换晶体管，所述电力切换晶体管包含与所述连续电压节点耦合的源极端子、与所述可切换电压节点耦合的漏极端子及接收所述切换控制信号的栅极端子。
11.根据权利要求2所述的时序电路，其包括：正向偏置电路，其根据正向偏置控制信号选择性地操作以将正向偏置电压施加于所述时序电路的至少一些晶体管；
其中所述控制电路选择性地操作以提供处于第一状态的所述正向偏置控制信号以致使所述正向偏置电路在所述时序电路的有源模式操作内以所述第二模式施加所述正向偏置电压；且
其中所述控制电路选择性地操作以提供处于第二状态的所述正向偏置控制信号以致使所述正向偏置电路在所述时序电路的低电力保持模式操作内抑制以所述第一模式施加所述正向偏置电压。
12.根据权利要求2所述的时序电路：
其中所述控制电路进行操作以实施电力下降序列以从所述时序电路的所述有源模式操作转变到所述时序电路的所述低电力保持模式操作，所述电力下降序列包含：第一电力下降相位，其中所述控制电路提供处于所述第二状态的所述保持信号，处于所述第二状态的所述切换控制信号及处于所述第二状态的所述转移信号；所述第一电力下降相位之后的第二电力下降相位，其中所述控制电路提供处于所述第一状态的所述保持信号、处于所述第二状态的所述切换控制信号及处于所述第二状态的所述转移信号；所述第二电力下降相位之后的第三电力下降相位，其中所述控制电路提供处于所述第一状态的所述保持信号、处于所述第一状态的所述切换控制信号及处于所述第二状态的所述转移信号；及所述第三电力下降相位之后的第四电力下降相位，其中所述控制电路提供处于所述第一状态的所述保持信号、处于所述第一状态的所述切换控制信号及处于所述第一状态的所述转移信号；且
其中所述控制电路进行操作以实施电力提高序列以从所述时序电路的所述低电力保持模式操作转变到所述时序电路的所述有源模式操作，所述电力提高序列包含：第一电力提高相位，其中所述控制电路提供处于所述第一状态的所述保持信号，处于所述第一状态的所述切换控制信号及处于所述第一状态的所述转移信号；所述第一电力提高相位之后的第二电力提高相位，其中所述控制电路提供处于所述第一状态的所述保持信号、处于所述第一状态的所述切换控制信号及处于所述第二状态的所述转移信号；所述第二电力提高相位之后的第三电力提高相位，其中所述控制电路提供处于所述第一状态的所述保持信号、处于所述第二状态的所述切换控制信号及处于所述第二状态的所述转移信号；及所述第三电力提高相位之后的第四电力提高相位，其中所述控制电路提供处于所述第二状态的所述保持信号、处于所述第二状态的所述切换控制信号及处于所述第二状态的所述转移信号。
13.根据权利要求2所述的时序电路，其中所述时序电路是时钟门控单元，其包含：
时钟启用反相器，其从所述可切换电压节点供电且包含接收时钟启用信号的输入及与所述第一锁存器输入节点耦合的输出；及
AND门，其从所述可切换电压节点供电，所述AND门由具有所述第一范围内的阈值电压的晶体管形成，且其包含接收所述时钟信号的第一输入、与所述第一锁存器节点耦合的第二输入及提供时钟输出信号的输出。
14.根据权利要求13所述的时序电路，其中所述第二切换电路包含：
第一PMOS晶体管，其包含与所述连续电压节点耦合的源极端子、与所述第三反相器的所述电力端子耦合的漏极端子及与由所述控制电路的第一输出节点提供的经反相的保持信号耦合的栅极端子；
第二PMOS，其包含与所述连续电压节点耦合的源极端子、与所述第三反相器的所述电力端子耦合的漏极端子及与由所述控制电路的第二输出节点提供的转移信号耦合的栅极端子；
第三PMOS晶体管，其包含与所述连续电压节点耦合的源极端子、与所述第四反相器的所述第一电力端子耦合的漏极端子及与由所述控制电路提供的经反相的保持信号耦合的栅极端子；及
第一NMOS晶体管，其包含与所述第四反相器的所述第二电力端子耦合的漏极端子、与所述接地节点耦合的源极端子及与由所述控制电路提供的保持信号耦合的栅极端子。
15.根据权利要求13所述的时序电路：
其中所述控制电路进行操作以实施电力下降序列以从所述时序电路的所述有源模式操作转变到所述时序电路的所述低电力保持模式操作，所述电力下降序列包含：第一电力下降相位，其中所述控制电路提供处于所述第二状态的所述保持信号，处于所述第二状态的所述切换控制信号及处于所述第二状态的所述转移信号；所述第一电力下降相位之后的第二电力下降相位，其中所述控制电路提供处于所述第一状态的所述保持信号、处于所述第二状态的所述切换控制信号及处于所述第二状态的所述转移信号；所述第二电力下降相位之后的第三电力下降相位，其中所述控制电路提供处于所述第一状态的所述保持信号、处于所述第一状态的所述切换控制信号及处于所述第二状态的所述转移信号；及所述第三电力下降相位之后的第四电力下降相位，其中所述控制电路提供处于所述第一状态的所述保持信号、处于所述第一状态的所述切换控制信号及处于所述第一状态的所述转移信号；且
其中所述控制电路进行操作以实施电力提高序列以从所述时序电路的所述低电力保持模式操作转变到所述时序电路的所述有源模式操作，所述电力提高序列包含：第一电力提高相位，其中所述控制电路提供处于所述第一状态的所述保持信号，处于所述第一状态的所述切换控制信号及处于所述第一状态的所述转移信号；所述第一电力提高相位之后的第二电力提高相位，其中所述控制电路提供处于所述第一状态的所述保持信号、处于所述第一状态的所述切换控制信号及处于所述第二状态的所述转移信号；所述第二电力提高相位之后的第三电力提高相位，其中所述控制电路提供处于所述第一状态的所述保持信号、处于所述第二状态的所述切换控制信号及处于所述第二状态的所述转移信号；及所述第三电力提高相位之后的第四电力提高相位，其中所述控制电路提供处于所述第二状态的所述保持信号、处于所述第二状态的所述切换控制信号及处于所述第二状态的所述转移信号。
16.根据权利要求15所述的时序电路，其包括：正向偏置电路，其根据正向偏置控制信号选择性地操作以将正向偏置电压施加于所述时序电路的至少一些晶体管；
其中所述控制电路选择性地操作以提供处于第一状态的所述正向偏置控制信号以在所述电力下降序列及所述电力提高序列中致使所述正向偏置电路在所述时序电路的有源模式操作内以所述第二模式施加所述正向偏置电压；且
其中所述控制电路选择性地操作以提供处于第二状态的所述正向偏置控制信号以致使所述正向偏置电路在所述时序电路的低电力保持模式操作内抑制以所述第一模式施加所述正向偏置电压。
17.根据权利要求13所述的时序电路，其包括：正向偏置电路，其根据正向偏置控制信号选择性地操作以将正向偏置电压施加于所述时序电路的至少一些晶体管；
其中所述控制电路选择性地操作以提供处于第一状态的所述正向偏置控制信号以致使所述正向偏置电路在所述时序电路的有源模式操作内以所述第二模式施加所述正向偏置电压；且
其中所述控制电路选择性地操作以提供处于第二状态的所述正向偏置控制信号以致使所述正向偏置电路在所述时序电路的低电力保持模式操作内抑制以所述第一模式施加所述正向偏置电压。
18.根据权利要求13所述的时序电路，其中所述第一切换电路包含：具有所述第二范围内的阈值电压的电力切换晶体管，所述电力切换晶体管包含与所述连续电压节点耦合的源极端子、与所述可切换电压节点耦合的漏极端子及接收所述切换控制信号的栅极端子。
19.一种集成电路，其包括：
时序电路，其包含：
第一锁存器电路，其由具有第一范围内的阈值电压且从可切换电压节点供电的晶体管形成，以在所述时序电路的有源模式操作期间提供存储至少一个数据位的主数据路径，及
第二锁存器电路，其包含：反相器，其由从连续电压节点选择性地供电且具有高于所述第一范围的第二范围内的阈值电压的晶体管形成，所述第二锁存器电路的所述反相器在所述时序电路的低电力保持模式操作内选择性地操作，以锁存从所述第一锁存器电路转移的所述至少一个数据位；传输门，其由具有所述第二范围内的阈值电压的晶体管形成，且在从有源到低电力保持模式及从低电力保持到有源模式的转变的转变期间在所述第一锁存器电路与所述第二锁存器电路之间提供数据转移路径，所述传输门在所述时序电路的有源模式与低电力保持模式操作两者期间可操作以使所述第一锁存器电路及所述第二锁存器电路与彼此断开；及第二切换电路，其由具有所述第一范围内的阈值电压的晶体管形成，所述第二切换电路选择性地操作以在所述时序电路的有源模式操作期间使所述第二锁存器电路的所述反相器从所述连续电压节点断开；
控制电路，其以第一模式选择性地操作以在所述时序电路的低电力保持模式操作内提供处于第一状态的切换控制信号，所述控制电路以第二模式选择性地操作以在所述时序电路的有源模式操作内提供处于第二状态的所述切换控制信号；及
第一切换电路，其包含：电力切换晶体管，其在所述时序电路的低电力保持模式操作内选择性地操作以在切换控制信号处于第一状态时使可切换电压节点从连续电压节点解耦，且在所述时序电路的有源模式操作内选择性地操作以当所述切换控制信号处于第二状态时，使所述可切换电压节点耦合到所述连续电压节点，所述电力切换晶体管具有所述第二范围内的阈值电压。
20.根据权利要求19所述的集成电路：
其中所述控制电路以所述第一模式选择性地操作以提供处于第一状态的保持信号且以所述第二模式选择性地操作以提供处于第二状态的所述保持信号；
其中所述第一锁存器电路包含：第一传输门，其选择性地操作以在时钟信号处于第一状态时耦合第一锁存器输入节点与第一锁存器节点，且在所述时钟信号处于第二状态时使所述第一锁存器输入节点从所述第一锁存器节点解耦；第一反相器或逻辑门，其从所述可切换电压节点供电且包含与所述第一锁存器节点耦合的第一反相器或逻辑门输入；第二反相器或逻辑门，其从所述可切换电压节点供电且包含与所述第一反相器或逻辑门的输出耦合的第二反相器或逻辑门输入；第二传输门，其选择性地操作以在所述时钟信号处于所述第一状态时使所述第二反相器的输出从第二锁存器节点解耦，且在所述时钟信号处于所述第二状态时耦合所述第二反相器的所述输出与所述第二锁存器节点；及第三传输门，其选择性地操作以在所述保持信号处于第一状态时使所述第二锁存器节点从所述第一锁存器节点解耦，且在所述保持信号处于第二状态时使所述第二锁存器节点从所述第一锁存器节点解耦；
其中所述控制电路在所述有源模式及所述低电力保持模式期间提供处于第一状态的转移信号，且仅在所述低电力保持模式与所述有源模式之间的转变期间提供处于第二状态的转移信号；
其中所述第二锁存器电路包含：第四传输门，其选择性地操作以在转移信号处于第二状态时耦合所述第一锁存器节点与第四锁存器节点，且在所述转移信号处于第一状态时使所述第一锁存器节点从所述第四锁存器节点解耦；第三反相器或逻辑门，其包含与所述第四锁存器节点耦合的第三反相器或逻辑门输入；及第四反相器或逻辑门，其包含与所述第三反相器或逻辑门的输出耦合的第四反相器或逻辑门输入及与所述第四锁存器节点耦合的第四反相器或逻辑门输出；且
其中所述第二切换电路选择性地操作以在所述保持信号处于所述第一状态且所述转移信号处于所述第二状态时耦合所述第三反相器的电力端子与所述连续电压节点，且在所述保持信号处于所述第二状态或所述转移信号处于所述第一状态时使所述第三反相器或逻辑门的所述电力端子从所述连续电压节点解耦，所述第二切换电路选择性地操作以在所述保持信号处于所述第一状态时耦合所述第四反相器或逻辑门的第一电力端子与所述连续电压节点，且耦合所述的第四反相器或逻辑门的第二电力端子与接地端子，且在所述保持信号处于所述第二状态时使所述第四反相器或逻辑门从所述连续电压节点及接地节点解耦。
CN201580043806.1A 2014-09-03 2015-09-03 基于低泄漏阴影锁存器的多阈值cmos时序电路 Active CN106664078B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
IN4285/CHE/2014 2014-09-03
IN4285CH2014 2014-09-03
US14/521,853 US9287858B1 (en) 2014-09-03 2014-10-23 Low leakage shadow latch-based multi-threshold CMOS sequential circuit
US14/521,853 2014-10-23
PCT/US2015/048427 WO2016037004A1 (en) 2014-09-03 2015-09-03 Low leakage shadow latch-based multi-threshold cmos sequential circuit

Publications (2)

Publication Number Publication Date
CN106664078A CN106664078A (zh) 2017-05-10
CN106664078B true CN106664078B (zh) 2020-12-08

Family

ID=55403743

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580043806.1A Active CN106664078B (zh) 2014-09-03 2015-09-03 基于低泄漏阴影锁存器的多阈值cmos时序电路

Country Status (4)

Country Link
US (1) US9287858B1 (zh)
EP (1) EP3195473A4 (zh)
CN (1) CN106664078B (zh)
WO (1) WO2016037004A1 (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10048893B2 (en) * 2015-05-07 2018-08-14 Apple Inc. Clock/power-domain crossing circuit with asynchronous FIFO and independent transmitter and receiver sides
FR3056365A1 (fr) 2016-09-19 2018-03-23 Stmicroelectronics Sa Procede de gestion du fonctionnement d'un circuit de bascule synchrone de retention de faible complexite, et circuit correspondant
FR3056364B1 (fr) 2016-09-19 2018-10-05 Stmicroelectronics Sa Procede de gestion du fonctionnement d'un circuit de bascule synchrone de retention a ultra faible courant de fuite, et circuit correspondant
US10374584B1 (en) * 2018-03-08 2019-08-06 Intel Corporation Low power retention flip-flop with level-sensitive scan circuitry
DE102019106109A1 (de) * 2018-04-03 2019-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Datenspeicherschaltung und -verfahren
KR102508309B1 (ko) * 2018-04-23 2023-03-10 에스케이하이닉스 주식회사 파이프 래치, 이를 이용하는 반도체 장치 및 반도체 시스템
US10340894B1 (en) * 2018-04-26 2019-07-02 Silicon Laboratories Inc. State retention circuit that retains data storage element state during power reduction mode
KR102553854B1 (ko) 2018-07-03 2023-07-12 에스케이하이닉스 주식회사 반도체장치
US10749566B2 (en) * 2018-11-13 2020-08-18 Qualcomm Incorporated Dynamically adjustable radio-frequency (RF) front-end
JP2022022804A (ja) * 2020-07-07 2022-02-07 キオクシア株式会社 半導体装置
US11152921B1 (en) * 2021-03-17 2021-10-19 Qualcomm Incorporated Systems and methods for control signal latching in memories

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN201928259U (zh) * 2010-12-31 2011-08-10 东南大学 一种亚阈值锁存器
CN102426855A (zh) * 2011-10-24 2012-04-25 黑龙江大学 嵌入dram存储矩阵的8值存储单元及其相关转换电路
CN103199823A (zh) * 2013-04-08 2013-07-10 宁波大学 一种高性能低漏功耗主从型d触发器

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6538471B1 (en) * 2001-10-10 2003-03-25 International Business Machines Corporation Multi-threshold flip-flop circuit having an outside feedback
US6794914B2 (en) * 2002-05-24 2004-09-21 Qualcomm Incorporated Non-volatile multi-threshold CMOS latch with leakage control
JP4122954B2 (ja) * 2002-12-06 2008-07-23 沖電気工業株式会社 半導体集積回路
KR100574967B1 (ko) 2004-01-29 2006-04-28 삼성전자주식회사 Ｍｔｃｍｏｓ용 제어회로
KR101045295B1 (ko) 2004-04-29 2011-06-29 삼성전자주식회사 Ｍｔｃｍｏｓ 플립-플롭, 그를 포함하는 ｍｔｃｍｏｓ회로, 및 그 생성 방법
KR100630740B1 (ko) 2005-03-03 2006-10-02 삼성전자주식회사 스캔 기능을 갖는 고속 펄스 기반의 리텐션 플립플롭
US7391249B2 (en) 2005-12-07 2008-06-24 Electronics And Telecommunications Research Institute Multi-threshold CMOS latch circuit
US7613942B2 (en) 2006-05-31 2009-11-03 Fujitsu Limited Power mode transition in multi-threshold complementary metal oxide semiconductor (MTCMOS) circuits
JP4967889B2 (ja) * 2007-07-24 2012-07-04 ソニー株式会社 半導体集積回路およびその起動方法
KR20090027042A (ko) * 2007-09-11 2009-03-16 주식회사 동부하이텍 리텐션 기능을 갖는 ｍｔｃｍｏｓ 플립플롭
KR100906059B1 (ko) 2007-11-05 2009-07-03 주식회사 동부하이텍 Ｍｔｃｍｏｓ셀 제조 방법
JP2010034710A (ja) * 2008-07-25 2010-02-12 Nec Electronics Corp 半導体集積回路及びその誤動作防止方法
WO2010131076A1 (en) * 2009-05-14 2010-11-18 Freescale Semiconductor, Inc. Method for power reduction and a device having power reduction capabilities
US7977972B2 (en) * 2009-08-07 2011-07-12 The Board Of Trustees Of The University Of Arkansas Ultra-low power multi-threshold asynchronous circuit design
US8242826B2 (en) * 2010-04-12 2012-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Retention flip-flop
US8829963B1 (en) * 2013-02-20 2014-09-09 Texas Instruments Incorporated Negative edge preset reset flip-flop with dual-port slave latch

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN201928259U (zh) * 2010-12-31 2011-08-10 东南大学 一种亚阈值锁存器
CN102426855A (zh) * 2011-10-24 2012-04-25 黑龙江大学 嵌入dram存储矩阵的8值存储单元及其相关转换电路
CN103199823A (zh) * 2013-04-08 2013-07-10 宁波大学 一种高性能低漏功耗主从型d触发器

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Power-switch routing for reducing dynamic IR drop in multi-domain MTCMOS designs;Yi-Ming Wang等;《VLSI Design, Automation and Test (VLSI-DAT), 2014 International Symposium on》;20140615;全文 *

Also Published As

Publication number Publication date
WO2016037004A1 (en) 2016-03-10
US20160065188A1 (en) 2016-03-03
US9287858B1 (en) 2016-03-15
EP3195473A4 (en) 2018-04-04
CN106664078A (zh) 2017-05-10
EP3195473A1 (en) 2017-07-26

Similar Documents

Publication Publication Date Title
CN106664078B (zh) 基于低泄漏阴影锁存器的多阈值cmos时序电路
US7514975B2 (en) Data retention in operational and sleep modes
JP4262053B2 (ja) スリープモードでデータ保存が可能なｍｔｃｍｏｓフリップ・フロップ回路
TWI520489B (zh) 低漏洩以及資料保留之電路
US7167017B2 (en) Isolation cell used as an interface from a circuit portion operable in a power-down mode to a circuit portion in a power-up mode
US6989702B2 (en) Retention register with normal functionality independent of retention power supply
US6781411B2 (en) Flip flop with reduced leakage current
US6836175B2 (en) Semiconductor integrated circuit with sleep memory
US20070273420A1 (en) Method and apparatus for a low standby-power flip-flop
US7091766B2 (en) Retention register for system-transparent state retention
US7944769B1 (en) System for power-on detection
US7420403B2 (en) Latch circuit and flip-flop
CN111384942B (zh) 数据保持电路
CN111462789B (zh) 用于减少漏电流的装置及方法
EP3326291A1 (en) INTERNET OF THINGS (IoT) POWER AND PERFORMANCE MANAGEMENT TECHNIQUE AND CIRCUIT METHODOLOGY
US7345524B2 (en) Integrated circuit with low power consumption and high operation speed
US6927614B2 (en) High performance state saving circuit
US10135425B1 (en) Power saving latches
US9948282B2 (en) Low-power retention flip-flops
JP3033719B2 (ja) 低消費電力半導体集積回路
Chen et al. A dual-edged triggered explicit-pulsed level converting flip-flop with a wide operation range
JPH1197984A (ja) ラッチ回路
Chavan et al. High performance and low power ONOFIC approach for VLSI CMOS circuits design
Ho et al. Standby power reduction using dynamic standby control with voltage keeper
JP2005236654A (ja) 半導体ｍｏｓ集積回路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant