JP4967889B2 - 半導体集積回路およびその起動方法 - Google Patents

Description

本発明は、半導体集積回路およびその起動方法に関する。
詳しくは、本発明は、トランジスタのリーク電流を遮断することにより消費電力を低減する半導体集積回路およびその起動方法に関する。

ＭＯＳトランジスタの動作速度の低下を防ぎつつ、ＣＭＯＳ集積回路の消費電力を低減する技術としてＭＴＣＭＯＳ（Ｍｕｌｔｉ−Ｔｈｒｅｓｈｏｌｄ Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）技術が知られている（例えば、特許文献１参照）。

ＭＴＣＭＯＳ技術が適用される論理回路ブロックの一つの構成では、仮想基準電圧線が設けられ、仮想基準電圧線と基準電圧線の間がスイッチトランジスタを介して接続される。そして、仮想基準電圧線と電源電圧線の間に論理回路ブロックが接続される。

電源電圧線には、電源パッドを介してＣＭＯＳ集積回路の外部のシステム電源等からハイレベル（例えば、電源電圧）の電圧が印加される。一方、基準電圧線には電源パッドを介してＣＭＯＳ集積回路の外部のシステム電源等からローレベル（例えば、接地電位）の電圧が印加される。

ＭＴＣＭＯＳ技術が適用される論理回路ブロックは、動作しているときスイッチトランジスタがオンとなり、停止しているときスイッチトランジスタがオフとなる。
スイッチトランジスタとして用いられるｎ型ＭＯＳトランジスタのしきい値電圧は、論理回路ブロックに含まれるＭＯＳトランジスタのしきい値電圧よりも高い。
このため、論理回路ブロックが停止しているとき、論理回路ブロックに含まれるＭＯＳトランジスタのリーク電流はスイッチトランジスタによって遮断される。一方、論理回路ブロックが動作しているとき、論理回路ブロックに含まれるＭＯＳトランジスタは高速に動作する。

以下、上記構成の論理回路ブロックをフッター型ＭＴＣＭＯＳ論理回路ブロックという。

フッター型ＭＴＣＭＯＳ論理回路ブロックに対し、ヘッダー型ＭＴＣＭＯＳ論理回路ブロックも存在する。ヘッダー型ＭＴＣＭＯＳ論理回路ブロックでは、仮想電源電圧線が設けられ、仮想電源電圧線と電源電圧線の間がスイッチトランジスタを介して接続される。そして、仮想電源電圧線と基準電圧線の間に論理回路ブロックが接続される。
スイッチトランジスタとして用いられるｐ型ＭＯＳトランジスタのしきい値電圧は、論理回路ブロックに含まれるＭＯＳトランジスタのしきい値電圧よりも高い。

ＭＴＣＭＯＳ技術が適用される論理回路ブロックの更に他の構成では、仮想電源電圧線と仮想基準電圧線の両方が設けられ、仮想電源電圧線と電源電圧線の間、および仮想基準電圧線と基準電圧線の間がスイッチトランジスタを介して接続される。そして、仮想電源電圧線と仮想基準電圧線の間に論理回路ブロックが接続される。
スイッチトランジスタとして用いられるｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタのしきい値電圧は、論理回路ブロックのＭＯＳトランジスタのしきい値電圧よりも高い。

ＭＴＣＭＯＳ技術が用いられたＣＭＯＳ集積回路では、ＭＴＣＭＯＳ技術が適用される論理回路ブロックの中に、停止中の論理回路ブロックと動作中の論理回路ブロックが同時に存在する場合がある。また、ＭＴＣＭＯＳ技術が非適用であって電源電圧線と基準電圧線に直接接続され、常に動作する論理回路ブロックも存在する。

リーク電流を遮断していたスイッチトランジスタをオンとし、停止していた論理回路ブロックを動作させる（起動させる）と、停止していた状態から動作している状態に移る過渡的な状態（起動時）において一時的に突発的な電流（以下、突入電流という。）が流れる。これにより、電源電圧線と基準電圧線に電圧変動が生じ、動作速度の低下や動作している他の論理回路ブロックの誤動作を引きおこすことが知られている。
そこで、他の論理回路ブロックの誤動作を防止するため、通常スイッチトランジスタのサイズやゲート電圧を調節することで、突入電流のピークが抑制される。
特開平６−２９８３４号公報

ＭＴＣＭＯＳ技術が適用される論理回路ブロックは、動作している状態から停止している状態への移行（動作の停止）と停止している状態から動作している状態への移行（動作の起動）が頻繁に繰り返される場合がある。

一方、ＭＴＣＭＯＳ技術が適用される論理回路ブロックでは、停止しているとき、フリップフロップ回路は停止直前の値を保持し続けることはできない。このため、動作を開始した最初の時点ではフリップフロップ回路の出力がハイレベル（１）である場合もあればローレベル（０）である場合もある。
ここで、ＭＴＣＭＯＳ技術が非適用の論理回路ブロックと同様に、ＭＴＣＭＯＳ技術が適用される論理回路ブロックにも、動作の開始した最初の時点で値が定まっていなければ論理回路ブロックが誤動作するフリップフロップ回路が含まれている。例えば、状態遷移回路は順序回路であるため、状態遷移回路を構成しているフリップフロップ回路の値を初期状態に設定しなければ論理回路ブロックが誤動作する。
ただし、例えば、パイプラインとして構成されているデータパスに含まれるフリップフロップ回路は、その値が定まっていなくても論理回路ブロックが誤動作することはない。不定値が出力されている間、その出力を廃棄すれば不都合は生じない。そのため、動作の開始した最初の時点で必ずしもフリップフロップ回路の値を初期状態に設定しなくても良い。

このように、論理回路ブロックの誤動作を防止するために動作を開始した最初の時点で少なくても状態遷移回路等に含まれるフリップフロップ回路の値を設定する必要がある。以下では、論理回路ブロックが動作を開始した最初の時点で、再動作するために値の再設定が必要なフリップフロップ回路を正しい値に設定することを論理回路ブロックの初期設定を行うという。初期設定は、例えばフリップフロップ回路に０または１を設定することで行われる。リセット端子付のフリップフロップ回路では、リセット端子に入力されるリセット信号をイネーブルとすることによって、例えば０が設定される。

論理回路ブロックの初期設定は、動作中の通常の状態よりも多数のフリップフロップ回路の値を変化させる。このため、初期設定時には大きな電流が流れ、動作中の通常の状態よりも電力が消費される。従って、動作の起動と停止が頻繁に繰り返されると、頻繁に初期設定が行われるため、大きな電力が消費される。

また、上述したように、ＭＴＣＭＯＳ論理回路ブロックでは通常スイッチトランジスタのサイズやゲート電圧を調節することで、突入電流のピークが抑制される。しかし、フッター型ＭＴＣＭＯＳ論理回路ブロックでは電源電圧線と論理回路ブロックの間にスイッチトランジスタはない。このため、電源電圧線から流れ込む突入電流を抑制できない場合がある。同様に、ヘッダー型ＭＴＣＭＯＳ論理回路ブロックでは基準電圧線に流れ出す突入電流を抑制できない場合がある。このため、これらの突入電流によって、電源電圧線と基準電圧線の電圧が変動し、動作している他の論理回路ブロックが誤動作する可能性がある。

以上から、ＭＴＣＭＯＳ技術が適用された論理回路ブロックを起動する際における初期設定に伴う電力消費を低減でき、突入電流を抑えることができる半導体集積回路およびその起動方法が要望されている。

本発明の半導体集積回路は、動作の起動と停止が制御される回路部と、電源電圧または基準電圧の一方が印加される第１電圧線と、付加される容量に依存して、前記第１電圧線の印加電圧との電圧差で前記回路部に電源供給を行う電圧を保持する第２電圧線と、前記電源電圧または前記基準電圧の他方が印加される第３電圧線と、前記第２電圧線と前記第３電圧線間に接続されているスイッチ部と、前記回路部を停止から起動に制御する過程で、前記第２電圧線の保持電圧を前記第１電圧線の印加電圧に近づくように変化させ、前記スイッチ部を制御して前記第２電圧線と前記第３電圧線を非接続状態から接続状態にし、前記保持電圧の変化開始後から前記スイッチ部の前記制御までの間に、前記回路部内の初期設定を開始する制御部とを有する。

本発明によれば、制御部は、回路部を停止から起動に制御する過程で、まず、第２電圧線の保持電圧を第１電圧線の印加電圧に近づくように変化させる。次に、制御部は、スイッチ部を制御して第２電圧線と第３電圧線を非接続状態から接続状態にする。これにより、第１電圧線の印加電圧、例えば電源電圧に近づきつつあった第２電圧線の保持電圧が、第３電圧線に印加されている電圧、例えば基準電圧に変化し始める。
そして、制御部は、第２電圧線の保持電圧の変化開始後から前記スイッチ部の前記制御までの間に、前記回路部内の初期設定を開始する。ここで、前記スイッチ部の前記制御までの間には、スイッチ部の制御と同時が含まれる。すなわち、スイッチ部の制御と初期設定の開始を同時に行う場合も含まれる。
第２電圧線の保持電圧が第１電圧線の印加電圧と第２電圧線の印加電圧の中間であるとき初期設定が行われるため、初期設定の際に回路部に含まれるゲート回路に印加される電圧の振幅は小さい。このため、初期設定に伴う電力消費を低減することができる。
更に、第２電圧線の電圧を第１電圧線の電圧に十分近づけた状態で初期設定を行いながら回路部を起動させるため、第３電圧線側に突入電流が流れるのと同量しか第１電圧線側に突入電流が流れない。このため、スイッチ部の無い第１電圧線側へもスイッチ部による突入電流の抑制効果を反映することができる。

好ましくは、本発明の半導体集積回路は、前記回路部が、フリップフロップ回路を含み、前記制御部が、前記フリップフロップ回路のクロック信号を供給し、当該クロック信号を制御して前記第２電圧線の保持電圧を前記第１電圧線の印加電圧に近づくように変化させる。

好ましくは、本発明の半導体集積回路は、前記回路部が、第１のしきい値電圧である所定の導電型の電界効果トランジスタを含み、前記スイッチ部が、前記第１のしきい値電圧より高い第２のしきい値電圧である前記所定の導電型の電界効果トランジスタを含む。

また、本発明の半導体集積回路の起動方法は、動作の起動と停止が制御される回路部と、電源電圧または基準電圧の一方が印加される第１電圧線と、付加される容量に依存して、前記第１電圧線の印加電圧との電圧差で前記回路部に電源供給を行う電圧を保持する第２電圧線と、前記電源電圧または前記基準電圧の他方が印加される第３電圧線と、前記第２電圧線と前記第３電圧線間に接続されているスイッチ部とを含む半導体集積回路の起動方法であって、前記回路部を停止から起動に制御する過程で、前記第２電圧線の保持電圧を前記第１電圧線の印加電圧に近づくように変化させるステップと、前記スイッチ部を制御して前記第２電圧線と前記第３電圧線を非接続状態から接続状態にするステップと、前記保持電圧の変化開始後から前記スイッチ部の前記制御までの間に、前記回路部内の初期設定を開始するステップとを有する。

以上のように、本発明によれば、ＭＴＣＭＯＳ技術が適用された論理回路ブロックを起動する際における初期設定に伴う電力消費を低減でき、突入電流を抑えることができる。

図１は、本発明の第１の実施形態に係るフッター型ＭＴＣＭＯＳ論理回路ブロックの一例を示す図である。
ＣＭＯＳ集積回路１００は、制御回路ブロックＣＮＴＡと、論理回路ブロックＣＢ１と、不定値伝播遮断回路ＣＵＴと、論理回路ブロックＣＢ２と、電源電圧線ＶＤＬと、基準電圧線ＶＳＬと、仮想基準電圧線Ｖ−ＶＳＬと、スイッチトランジスタＳＷｓｓと、電源パッドＰｄｄと、電源パッドＰｓｓとを有する。

論理回路ブロックＣＢ１はフッター型ＭＴＣＭＯＳ論理回路ブロックであり、論理回路ブロックＣＢ２はＭＴＣＭＯＳ技術が非適用の回路ブロックである。

論理回路ブロックＣＢ１は、電源電圧線ＶＤＬと仮想基準電圧線Ｖ−ＶＳＬに接続される。仮想基準電圧線Ｖ−ＶＳＬは、スイッチトランジスタＳＷｓｓを介して基準電圧線ＶＳＬに接続される。
論理回路ブロックＣＢ１は、フリップフロップ回路ＦＦ１と論理回路セルＬＣ１を含む。
フリップフロップ回路ＦＦ１は、電源電圧線ＶＤＬと仮想基準電圧線Ｖ−ＶＳＬに接続される。フリップフロップ回路ＦＦ１は、データ入力端子Ｄと、データ出力端子Ｑと、クロック端子ＣＫと、リセット端子ＲＳＴを有する。クロック端子ＣＫとリセット端子ＲＳＴは後述する制御回路ブロックＣＮＴＡのクロック信号ＣＬＫとリセット信号ＲＳＴに接続される。
なお、フリップフロップ回路ＦＦ１は一例であり、他の構成でも良い。例えば、フリップフロップ回路がパイプラインとして構成されているデータパスに含まれる場合等、論理回路ブロックＣＢ１の初期設定時にその値が定まっていなくても論理回路ブロックＣＢ１が誤動作することがない場合には、動作の開始した最初の時点で必ずしもフリップフロップ回路の値を初期状態に設定しなくても良い。この場合、フリップフロップ回路にリセット端子ＲＳＴは無くても良い。
論理回路セルＬＣ１は、電源電圧線ＶＤＬと仮想基準電圧線Ｖ−ＶＳＬに接続される。
図１では、論理回路ブロックＣＢ１にフリップフロップ回路ＦＦ１と論理回路セルＬＣ１が各々１個含まれる場合を示したが、それぞれ複数個含まれていても良い。

仮想基準電圧線Ｖ−ＶＳＬには、意図して設けたものではないが、通常の場合、半導体基板との間、論理回路ブロックＣＢ１に含まれるＭＯＳトランジスタとの接続点およびスイッチトランジスタＳＷｓｓとの接続点等に容量が付加されている。
また、制御回路ブロックＣＮＴＡと不定値伝播遮断回路ＣＵＴと論理回路ブロックＣＢ２は、電源電圧線ＶＤＬと基準電圧線ＶＳＬに接続される。
電源電圧線ＶＤＬと基準電圧線ＶＳＬは、それぞれ電源パッドＰｄｄと電源パッドＰｓｓに接続される。電源パッドＰｄｄと電源パッドＰｓｓは、実装時に実装基板に設けられているシステム電源等から電源供給を受ける。このとき、電源パッドＰｄｄにはハイレベルの電源電圧Ｖｄｄが印加され、電源パッドＰｓｓにはローレベルの基準電圧（例えば、接地電位）Ｖｓｓが印加される。

制御回路ブロックＣＮＴＡは、論理回路ブロックＣＢ１にクロック信号ＣＬＫとリセット信号ＲＳＴを供給する。クロック信号ＣＬＫとリセット信号ＲＳＴは論理回路ブロックＣＢ１に含まれるフリップフロップ回路ＦＦ１に供給される。

また、制御回路ブロックＣＮＴＡは、スイッチトランジスタＳＷｓｓのゲートにスイッチ・トランジスタ・イネーブル信号ＳＴＥを印加する。スイッチ・トランジスタ・イネーブル信号ＳＴＥがハイレベルのとき、スイッチトランジスタＳＷｓｓはオンとなり、仮想基準電圧線Ｖ−ＶＳＬと基準電圧線ＶＳＬを接続する。接続されているとき、仮想基準電圧線Ｖ−ＶＳＬの電圧は基準電圧Ｖｓｓと等しくなる。
一方、スイッチ・トランジスタ・イネーブル信号ＳＴＥがローレベルのとき、スイッチトランジスタＳＷｓｓはオフとなり、仮想基準電圧線Ｖ−ＶＳＬと基準電圧線ＶＳＬは切り離される。

スイッチトランジスタＳＷｓｓは、ｎ型ＭＯＳトランジスタであり、論理回路ブロックＣＢ１が停止しているときリーク電流を遮断するために、論理回路ブロックＣＢ１に含まれるＭＯＳトランジスタよりしきい値電圧が高く設定されている。

更に、制御回路ブロックＣＮＴＡは、不定値伝播遮断回路ＣＵＴに不定値伝播遮断信号ＣＦＥを供給する。
論理回路ブロックＣＢ１が停止しているとき、および起動時に初期設定が終了するまで、不定値伝播遮断信号ＣＦＥはイネーブル（ｅｎａｂｌｅ）となり、論理回路ブロックＣＢ１から出力される信号Ｓ０は例えば全てローレベル（０）に固定され、信号Ｓ１として論理回路ブロックＣＢ２へ入力される。
論理回路ブロックＣＢ１の初期設定が終了すると、不定値伝播遮断信号ＣＦＥはディスエーブル（ｄｉｓａｂｌｅ）となり、論理回路ブロックＣＢ１から出力される信号Ｓ０がそのまま信号Ｓ１として論理回路ブロックＣＢ２へ入力される。

電流Ｉｖｄｄは、電源電圧線ＶＤＬから論理回路ブロックＣＢ１に流れ込む電流である。一方、電流Ｉｖｓｓは、論理回路ブロックＣＢ１から流れ出し、仮想基準電圧線Ｖ−ＶＳＬとスイッチトランジスタＳＷｓｓを通って基準電圧線ＶＳＬに流れる電流である。

制御回路ブロックＣＮＴＡと不定値伝播遮断回路ＣＵＴと論理回路ブロックＣＢ２は、少なくともシステム起動中は常時電源オン（電源供給）する必要がある回路である。このため、これらの回路ブロックに仮想基準電圧線Ｖ−ＶＳＬは設けられておらず、スイッチトランジスタＳＷｓｓを介することなく、基準電圧線ＶＳＬに直接接続される。

なお、図１では、制御回路ブロックＣＮＴＡと論理回路ブロックＣＢ１と不定値伝播遮断回路ＣＵＴと論理回路ブロックＣＢ２がＣＭＯＳ集積回路１００に各々１個ずつ含まれている例を示したが、これらの回路ブロックはＣＭＯＳ集積回路１００にそれぞれ複数含まれていても良い。また、１個の制御回路ブロックＣＮＴＡが複数の論理回路ブロックＣＢ１と不定値伝播遮断回路ＣＵＴを制御しても良い。

図２は、フッター型ＭＴＣＭＯＳ論理回路ブロックの起動の例を示す図である。
論理回路ブロックＣＢ１が停止しているとき、スイッチトランジスタＳＷｓｓはオフにされ、仮想基準電圧線Ｖ−ＶＳＬと基準電圧線ＶＳＬは切り離される。論理回路ブロックＣＢ１の内部と仮想基準電圧線Ｖ−ＶＳＬに付加されている容量は、時間が経つに従ってリーク電流により充電される。停止時間が十分に長いと、図２（Ｃ）に示すように、論理回路ブロックＣＢ１の内部と仮想基準電圧線Ｖ−ＶＳＬの電圧は電源電圧Ｖｄｄとほぼ等しくなる。

論理回路ブロックＣＢ１を起動するとき、制御回路ブロックＣＮＴＡは、図２（Ｂ）に示すように、まずスイッチ・トランジスタ・イネーブル信号ＳＴＥをイネーブル（ハイレベル）としてスイッチトランジスタＳＷｓｓをオンさせる。このとき、図２（Ｄ）に示すように、突入電流Ｉｒが仮想基準電圧線Ｖ−ＶＳＬから基準電圧線ＶＳＬに流れる。突入電流Ｉｒのピークは、スイッチ・トランジスタ・イネーブル信号ＳＴＥの電圧レベルを調節すること等によって抑制される。

その後、初期状態の設定時の電力やノイズを考慮しない場合、制御回路ブロックＣＮＴＡは、図２（Ｃ）に示すように、仮想基準電圧線Ｖ−ＶＳＬの電圧が、蓄えられていた電荷が十分放電されて基準電圧Ｖｓｓとなった後に、図２（Ａ）に示すように、リセット信号ＲＳＴをイネーブル（ハイレベル）として論理回路ブロックＣＢ１の初期設定を開始する。
初期設定では、論理回路ブロックの誤動作を防止するために状態遷移回路等に含まれるフリップフロップ回路の値が再設定される。初期設定では、通常の動作状態よりも多数のフリップフロップ回路の値が、例えば０（ローレベル）または１（ハイレベル）に変化する。このため、図２（Ｄ）に示すように、初期状態の設定の際に流れる電流Ｉｖｄｄと電流Ｉｖｓｓは大きい。また、初期設定のとき、論理回路ブロックＣＢ１に含まれるＭＯＳトランジスタの電圧に生じるグリッチの振幅は、図２（Ｃ）に示すように、ほぼ電源電圧Ｖｄｄと等しい。このため、初期設定の際に流れる電流によって大きな電力が消費される。更に、初期設定の際に流れる電流は周辺回路へのノイズ源となり、動作している他の論理回路ブロックを誤動作させる場合がある。

図３は、本発明の第１の実施形態に係るフッター型ＭＴＣＭＯＳ論理回路ブロックの起動の例を示す図である。
制御回路ブロックＣＮＴＡは、まず停止している論理回路ブロックＣＢ１に入力信号の一部を供給し、論理回路ブロックＣＢ１内の一部を動作させて論理回路ブロックＣＢ１の内部と仮想基準電圧線Ｖ−ＶＳＬに付加されている容量の充電を促進させ、仮想基準電圧線Ｖ−ＶＳＬの電圧を強制的に論理回路ブロックＣＢ１が動作しなくなる電圧（電源電圧Ｖｄｄに近い電圧）まで引き上げる。

論理回路ブロックＣＢ１に供給する入力信号として、図３（Ａ）に示すように、例えば、クロック信号ＣＬＫが考えられる。論理回路ブロックＣＢ１が停止しているとき、制御回路ブロックＣＮＴＡはクロック信号ＣＬＫを停止させている。クロック信号ＣＬＫを論理回路ブロックＣＢ１に供給すると、クロック回路およびフリップフロップ回路のクロック入力部が動作することによって、図３（Ｅ）に示すように、電流Ｉｖｄｄが流れる。クロックゲーティング用の信号を制御回路ブロックＣＮＴＡ内に取り込んでそれに制御を加えることでクロック信号ＣＬＫの停止または供給を制御することができる。
スイッチトランジスタＳＷｓｓはオフであるので、電流Ｉｖｓｓは流れない。このため、電流Ｉｖｄｄによって論理回路ブロックＣＢ１の内部と仮想基準電圧線Ｖ−ＶＳＬに付加されている容量は充電され、仮想基準電圧線Ｖ−ＶＳＬの電圧が十分に上昇する。これにより論理回路ブロックＣＢ１の停止時間に関係なく、論理回路ブロックＣＢ１の内部と仮想基準電圧線Ｖ−ＶＳＬに付加されている容量を必ず十分に充電できる。

次に、制御回路ブロックＣＮＴＡは、図３（Ｂ）に示すように、リセット信号ＲＳＴをイネーブルとし、その後、図３（Ｃ）に示すように、スイッチ・トランジスタ・イネーブル信号ＳＴＥをイネーブルとする。すなわち、論理回路ブロックＣＢ１の初期設定と起動を同時に行う。
このとき、電流Ｉｖｓｓのピークは、スイッチ・トランジスタ・イネーブル信号ＳＴＥの電圧レベルを調節すること等によって抑制される。

消費電力は電圧の２乗に比例する。この電圧とは、ＭＯＳトランジスタで形成されるゲート回路に実際にかかっている電圧のことである。すなわち、論理回路ブロックＣＢ１では、電源電圧線ＶＤＬの電圧Ｖｄｄと仮想基準電圧線Ｖ−ＶＳＬの電圧の差のことである。本実施形態では、仮想基準電圧線Ｖ−ＶＳＬの電圧が十分下がりきっていない高い状態のままゲート回路が動作可能な最小の電圧になると、初期設定が行われる。このため、初期設定の際にゲート回路に実際に印加される電圧は、ほぼ動作可能な最小の電圧であり、電源電圧Ｖｄｄよりも十分小さい状態で初期設定が行われる。従って、初期設定のときには、図３（Ｄ）に示すように、論理回路ブロックＣＢ１内の信号の振幅は小さい。これにより、初期設定に伴う消費電力を大幅に削減することができる。

なお、論理回路ブロックＣＢ１の内部と仮想基準電圧線Ｖ−ＶＳＬに付加されている容量の充電を促進するために、クロック信号ＣＬＫ以外の入力信号を供給しても良い。例えば、論理回路ブロックＣＢ１内の組み合わせ回路を構成する一部のＣＭＯＳトランジスタのゲートに入力信号を供給しても良い。
また、論理回路ブロックＣＢ１にクロック信号ＣＬＫ等の入力信号を供給することによって論理回路ブロックＣＢ１の内部と仮想基準電圧線Ｖ−ＶＳＬに付加されている容量の充電を行う必要は必ずしもない。例えば、電源電圧線ＶＤＬと仮想基準電圧線Ｖ−ＶＳＬの間をしきい値電圧の高いｐ型ＭＯＳトランジスタで接続しても良い。このｐ型ＭＯＳトランジスタをオンにし、電源電圧線ＶＤＬと仮想基準電圧線Ｖ−ＶＳＬを接続することによって、論理回路ブロックＣＢ１の内部と仮想基準電圧線Ｖ−ＶＳＬに付加されている容量の充電を促進することができる。その際、このｐ型ＭＯＳトランジスタのサイズやゲート電圧を調節することで、充電するための電流のピークを抑制し、動作している他の論理回路ブロックの誤動作を防ぐことができる。

また、リセット信号ＲＳＴとスイッチ・トランジスタ・イネーブル信号ＳＴＥは同時にイネーブルとしても良い。更に、仮想基準電圧線Ｖ−ＶＳＬの電圧が十分下がりきっていない高い状態のまま初期設定を行うことができるのであれば、スイッチ・トランジスタ・イネーブル信号ＳＴＥをイネーブルとした後、リセット信号ＲＳＴをイネーブルとしても良い。

図４は、仮想基準電圧線を強制充電しない場合のフッター型ＭＴＣＭＯＳ論理回路ブロックの起動の例を示す図である。
フッター型ＭＴＣＭＯＳ論理回路ブロックＣＢ１が停止しているとき、図４（Ｄ）に示すように、リーク電流のため、微小な電流Ｉｖｄｄが流れる。このため、図４（Ｃ）に示すように、論理回路ブロックＣＢ１の内部と仮想基準電圧線Ｖ−ＶＳＬに付加されている容量は少しずつ充電される。
停止時間が短い場合、強制的に論理回路ブロックＣＢ１の内部と仮想基準電圧線Ｖ−ＶＳＬに付加されている容量を充電しないと、図４（Ｃ）に示すように、仮想基準電圧線Ｖ−ＶＳＬの電圧が低い状態で、初期状態の設定が行われることになる。

図４（Ａ）と図４（Ｂ）に示すように、リセット信号ＲＳＴとスイッチ・トランジスタ・イネーブル信号ＳＴＥをイネーブルにして論理回路ブロックＣＢ１の初期設定と起動を同時に行うとき、基準電圧Ｖｓｓ側から流出する電流Ｉｖｓｓは、図４（Ｄ）に示すように、スイッチトランジスタＳＷｓｓのサイズやゲート電圧を調節することで抑制される。
しかし、電源電圧Ｖｄｄ側にはスイッチトランジスタが無いため、電源電圧線ＶＤＬから流れ込む電流Ｉｖｄｄを抑制することはできず、図４（Ｄ）に示すように大きな電流Ｉｖｄｄが流れる。

一方、図３に示すように、論理回路ブロックＣＢ１の内部と仮想基準電圧線Ｖ−ＶＳＬに付加されている容量を電源電圧Ｖｄｄ近くまで十分充電した状態で初期設定を行いながら論理回路ブロックＣＢ１を起動させると、基準電圧Ｖｓｓ側から電流Ｉｖｓｓが流出するのと同量しか電源電圧Ｖｄｄ側から電流Ｉｖｄｄが流入しない。このため、初期設定のときに電流Ｉｖｄｄも電流Ｉｖｓｓと同程度に抑制される。すなわち、スイッチトランジスタの無い電源電圧Ｖｄｄ側へもスイッチトランジスタＳＷｓｓによる抑制効果を反映することができる。
これにより起動時の初期設定において電源電圧Ｖｄｄと基準電圧Ｖｓｓの両方の側の電源ノイズを削減することができる。このため、論理回路ブロックＣＢ１の起動時に動作している他の論理回路ブロックを停止させるといったノイズ対策も不要となる。

図４に示すように、たとえ初期設定を行いながら起動しても、論理回路ブロックＣＢ１の内部と仮想基準電圧線Ｖ−ＶＳＬに付加されている容量を電源電圧Ｖｄｄ近くまで十分充電していなければ、電源電圧Ｖｄｄ側から大量の電流Ｉｖｄｄが流入してノイズを無視できなくなるので、起動に先立って論理回路ブロックＣＢ１の内部と仮想基準電圧線Ｖ−ＶＳＬに付加されている容量を十分充電することが重要である。

なお、論理回路ブロックＣＢ１は本発明の回路部の例であり、電源電圧線ＶＤＬは本発明の第１の電圧線の例であり、仮想基準電圧線Ｖ−ＶＳＬは本発明の第２の電圧線の例であり、基準電圧線ＶＳＬは本発明の第３の電圧線の例であり、スイッチトランジスタＳＷｓｓは本発明のスイッチ部と第２のしきい値電圧である前記所定の導電型の電界効果トランジスタの例であり、制御回路ブロックＣＮＴＡは本発明の制御部の例であり、クロック信号ＣＬＫは本発明のクロック信号の例であり、論理回路ブロックＣＢ１に含まれるｎ型ＭＯＳトランジスタは本発明の第１のしきい値電圧である前記所定の導電型の電界効果トランジスタの例である。

図５は、本発明の第２の実施形態に係るヘッダー型ＭＴＣＭＯＳ論理回路ブロックの一例を示す図である。
ＣＭＯＳ集積回路２００は、制御回路ブロックＣＮＴＢと、論理回路ブロックＣＢ３と、不定値伝播遮断回路ＣＵＴと、論理回路ブロックＣＢ２と、電源電圧線ＶＤＬと、基準電圧線ＶＳＬと、仮想電源電圧線Ｖ−ＶＤＬと、スイッチトランジスタＳＷｄｄと、電源パッドＰｄｄと、電源パッドＰｓｓとを有する。図１と図５における同一の符号は、同一の構成要素を示す。
図１の論理回路ブロックＣＢ１はフッター型ＭＴＣＭＯＳ論理回路ブロックであるのに対し、図５の論理回路ブロックＣＢ３はヘッダー型ＭＴＣＭＯＳ論理回路ブロックである点が異なる。また、論理回路ブロックＣＢ３がヘッダー型ＭＴＣＭＯＳ論理回路ブロックであることに伴い、制御回路ブロックＣＮＴＢのスイッチ・トランジスタ・イネーブル信号ＳＴＮが負論理に変更されている。

論理回路ブロックＣＢ３は、仮想電源電圧線Ｖ−ＶＤＬと基準電圧線ＶＳＬに接続される。仮想電源電圧線Ｖ−ＶＤＬは、スイッチトランジスタＳＷｄｄを介して電源電圧線ＶＤＬに接続される。
論理回路ブロックＣＢ３は、フリップフロップ回路ＦＦ２と論理回路セルＬＣ２を含む。
フリップフロップ回路ＦＦ２は、仮想電源電圧線Ｖ−ＶＤＬと基準電圧線ＶＳＬに接続される。フリップフロップ回路ＦＦ２は、データ入力端子Ｄと、データ出力端子Ｑと、クロック端子ＣＫと、リセット端子ＲＳＴを有する。クロック端子ＣＫとリセット端子ＲＳＴは後述する制御回路ブロックＣＮＴＢのクロック信号ＣＬＫとリセット信号ＲＳＴに接続される。
なお、フリップフロップ回路ＦＦ２は一例であり、他の構成でも良い。例えば、フリップフロップ回路がパイプラインとして構成されているデータパスに含まれる場合等、論理回路ブロックＣＢ３の初期設定時にその値が定まっていなくても論理回路ブロックＣＢ３が誤動作することがない場合には、動作の開始した最初の時点で必ずしもフリップフロップ回路の値を初期状態に設定しなくても良い。この場合、フリップフロップ回路にリセット端子ＲＳＴは無くても良い。
論理回路セルＬＣ２は、仮想電源電圧線Ｖ−ＶＤＬと基準電圧線ＶＳＬに接続される。
図５では、論理回路ブロックＣＢ３にフリップフロップ回路ＦＦ２と論理回路セルＬＣ２が各々１個含まれる場合を示したが、それぞれ複数個含まれていても良い。

仮想電源電圧線Ｖ−ＶＤＬには、意図して設けたものではないが、通常の場合、半導体基板との間、論理回路ブロックＣＢ３に含まれるＭＯＳトランジスタとの接続点およびスイッチトランジスタＳＷｄｄとの接続点等に容量が付加されている。

制御回路ブロックＣＮＴＢは、電源電圧線ＶＤＬと基準電圧線ＶＳＬに接続される。
制御回路ブロックＣＮＴＢは、制御回路ブロックＣＮＴＡと同様に、論理回路ブロックＣＢ３にクロック信号ＣＬＫとリセット信号ＲＳＴを供給する。クロック信号ＣＬＫとリセット信号ＲＳＴは論理回路ブロックＣＢ３に含まれるフリップフロップ回路ＦＦ２に供給される。

また、制御回路ブロックＣＮＴＢは、スイッチトランジスタＳＷｄｄのゲートにスイッチ・トランジスタ・イネーブル信号ＳＴＮを印加する。ただし、制御回路ブロックＣＮＴＡのスイッチ・トランジスタ・イネーブル信号ＳＴＥと異なり、スイッチ・トランジスタ・イネーブル信号ＳＴＮがローレベルのとき、スイッチトランジスタＳＷｄｄはオンとなり、電源電圧線ＶＤＬと仮想電源電圧線Ｖ−ＶＤＬが接続される。接続されているとき、仮想電源電圧線Ｖ−ＶＤＬの電圧は電源電圧Ｖｄｄとほぼ等しくなる。
一方、スイッチ・トランジスタ・イネーブル信号ＳＴＮがハイレベルのとき、スイッチトランジスタＳＷｄｄはオフとなり、電源電圧線ＶＤＬと仮想電源電圧線Ｖ−ＶＤＬは切り離される。

スイッチトランジスタＳＷｄｄは、ｐ型ＭＯＳトランジスタであり、論理回路ブロックＣＢ３が停止しているときリーク電流を遮断するために、論理回路ブロックＣＢ３に含まれるＭＯＳトランジスタよりしきい値電圧が高く設定されている。

不定値伝播遮断信号ＣＦＥと論理回路ブロックＣＢ２の機能は、第１の実施形態と同一である。

なお、図５では、制御回路ブロックＣＮＴＢと論理回路ブロックＣＢ３と不定値伝播遮断回路ＣＵＴと論理回路ブロックＣＢ２がＣＭＯＳ集積回路２００に各々１個ずつ含まれている例を示したが、これらの回路ブロックはＣＭＯＳ集積回路２００にそれぞれ複数含まれていても良い。また、１個の制御回路ブロックＣＮＴＢが複数の論理回路ブロックＣＢ３と不定値伝播遮断回路ＣＵＴを制御しても良い。

図６は、本発明の第２の実施形態に係るヘッダー型ＭＴＣＭＯＳ論理回路ブロックの起動の例を示す図である。
制御回路ブロックＣＮＴＢは、まず停止している論理回路ブロックＣＢ３に入力信号の一部を供給し、論理回路ブロックＣＢ３内の一部を動作させて論理回路ブロックＣＢ３の内部と仮想電源電圧線Ｖ−ＶＤＬに付加されている容量に蓄えられている電荷の放電を促進させ、仮想電源電圧線Ｖ−ＶＤＬの電圧を強制的に論理回路ブロックＣＢ３が動作しなくなる電圧（基準電圧Ｖｓｓに近い電圧）まで引き下げる。

論理回路ブロックＣＢ３に供給する入力信号として、例えば、クロック信号ＣＬＫが考えられる。論理回路ブロックＣＢ３が停止しているとき、制御回路ブロックＣＮＴＢはクロック信号ＣＬＫを停止させている。図６（Ａ）に示すように、クロック信号ＣＬＫを論理回路ブロックＣＢ３に供給すると、フリップフロップ回路のクロック入力部が動作することによって、図６（Ｅ）に示すように、電流Ｉｖｓｓが流れる。クロックゲーティング用の信号を制御回路ブロックＣＮＴＢ内に取り込んでそれに制御を加えることでクロック信号ＣＬＫの停止または供給を制御することができる。
スイッチトランジスタＳＷｄｄはオフであるので、図６（Ｅ）に示すように、電流Ｉｖｄｄは流れないため、電流Ｉｖｓｓによって論理回路ブロックＣＢ３の内部と仮想電源電圧線Ｖ−ＶＤＬに付加されている容量に蓄えられていた電荷は放電され、図６（Ｄ）に示すように、仮想電源電圧線Ｖ−ＶＤＬの電圧が十分に低下する。これにより論理回路ブロックＣＢ３の停止時間に関係なく、論理回路ブロックＣＢ３の内部と仮想電源電圧線Ｖ−ＶＤＬに付加されている容量に蓄えられていた電荷を必ず十分に放電できる。

次に、制御回路ブロックＣＮＴＢは、図６（Ｂ）に示すように、リセット信号ＲＳＴをイネーブル（ハイレベル）とし、その後、図６（Ｃ）に示すように、スイッチ・トランジスタ・イネーブル信号ＳＴＮをイネーブル（ローレベル）とする。すなわち、論理回路ブロックＣＢ３の初期設定と起動を同時に行う。
このとき、電流Ｉｖｄｄのピークは、スイッチ・トランジスタ・イネーブル信号ＳＴＮの電圧レベルを調節すること等によって抑制される。

本実施形態では、仮想電源電圧線Ｖ−ＶＤＬの電圧が十分上がりきっていない低い状態のまま初期設定が行われる。このため、初期設定の際に論理回路ブロックＣＢ３内のゲート回路に実際に印加される電圧は、ほぼ動作可能な最小の電圧であり、本来の電源電圧Ｖｄｄよりも十分小さい状態で初期設定が行われる。従って、初期設定のときには、図６（Ｄ）に示すように、論理回路ブロックＣＢ３内の信号の振幅は小さい。これにより、初期設定に伴う消費電力を大幅に削減することができる。

なお、論理回路ブロックＣＢ３の内部と仮想電源電圧線Ｖ−ＶＤＬに付加されている容量に蓄えられていた電荷の放電を促進するために、クロック信号ＣＬＫ以外の入力信号を用いても良い。例えば、論理回路ブロックＣＢ３内の組み合わせ回路を構成する一部のＣＭＯＳトランジスタのゲートに入力信号を供給しても良い。
また、論理回路ブロックＣＢ３にクロック信号ＣＬＫ等の入力信号を供給することによって、論理回路ブロックＣＢ３の内部と仮想電源電圧線Ｖ−ＶＤＬに付加されている容量に蓄えられていた電荷の放電を行う必要は必ずしもない。例えば、仮想電源電圧線Ｖ−ＶＤＬと基準電圧線ＶＳＬの間をしきい値電圧の高いｎ型ＭＯＳトランジスタで接続しても良い。このｎ型ＭＯＳトランジスタをオンにし、仮想電源電圧線Ｖ−ＶＤＬと基準電圧線ＶＳＬを接続することによって、論理回路ブロックＣＢ３の内部と仮想電源電圧線Ｖ−ＶＤＬに付加されている容量に蓄えられていた電荷の放電を促進することができる。その際、このｎ型ＭＯＳトランジスタのサイズやゲート電圧を調節することで、放電するための電流のピークを抑制し、動作している他の論理回路ブロックの誤動作を防ぐことができる。

また、リセット信号ＲＳＴとスイッチ・トランジスタ・イネーブル信号ＳＴＮは同時にイネーブルとしても良い。更に、仮想電源電圧線Ｖ−ＶＤＬの電圧が十分上がりきっていない低い状態のまま初期設定を行うことができるのであれば、スイッチ・トランジスタ・イネーブル信号ＳＴＮをイネーブルとした後、リセット信号ＲＳＴをイネーブルとしても良い。

論理回路ブロックＣＢ３では、図６（Ｅ）に示すように、仮想電源電圧線Ｖ−ＶＤＬの電圧を基準電圧Ｖｓｓ近くまで十分低下させた状態で初期設定を行いながら起動すると、電源電圧Ｖｄｄ側から電流Ｉｖｄｄが流入するのと同量しか基準電圧Ｖｓｓ側から電流Ｉｖｓｓが流出しない。このため、電流Ｉｖｄｄも電流Ｉｖｓｓと同程度に抑制される。すなわち、スイッチトランジスタの無い基準電圧Ｖｓｓ側へもスイッチトランジスタＳＷｄｄによる抑制効果を反映することができる。

なお、論理回路ブロックＣＢ３は本発明の回路部の例であり、基準電圧線ＶＳＬは本発明の第１電圧線の例であり、仮想電源電圧線Ｖ−ＶＤＬは本発明の第２電圧線の例であり、電源電圧線ＶＤＬは本発明の第３電圧線の例であり、スイッチトランジスタＳＷｄｄは本発明のスイッチ部と第２のしきい値電圧である前記所定の導電型の電界効果トランジスタの例であり、制御回路ブロックＣＮＴＢは本発明の制御部の例であり、クロック信号ＣＬＫは本発明のクロック信号の例であり、論理回路ブロックＣＢ３に含まれるｐ型ＭＯＳトランジスタは本発明の第１のしきい値電圧である前記所定の導電型の電界効果トランジスタの例である。

以上説明したように、本発明によれば、ＭＴＣＭＯＳ技術が適用された論理回路ブロックを起動する際における初期設定に伴う電力消費を低減することができる。
また、スイッチトランジスタが設けられている側だけでなく、スイッチトランジスタがなく、論理回路ブロックが電源電圧線ＶＤＬまたは基準電圧線ＶＳＬに直結されている側の突入電流も低減できる。このため、ＭＴＣＭＯＳ技術が適用された論理回路ブロックを停止している状態から起動するとき、動作している他の論理回路ブロックを停止させるといったノイズ対策も不要となる。

以上、本発明の実施形態について説明したが、設計上の都合やその他の要因によって必要となる様々な修正や組み合わせは、請求項に記載されている発明や発明の実施形態に記載されている具体例に対応する発明の範囲に含まれると理解されるべきである。

本発明の第１の実施形態に係るフッター型ＭＴＣＭＯＳ論理回路ブロックの一例を示す図である。 フッター型ＭＴＣＭＯＳ論理回路ブロックの起動の例を示す図である。 本発明の第１の実施形態に係るフッター型ＭＴＣＭＯＳ論理回路ブロックの起動の例を示す図である。 仮想基準電圧線を強制充電しない場合のフッター型ＭＴＣＭＯＳ論理回路ブロックの起動の例を示す図である。 本発明の第２の実施形態に係るヘッダー型ＭＴＣＭＯＳ論理回路ブロックの一例を示す図である。 本発明の第２の実施形態に係るヘッダー型ＭＴＣＭＯＳ論理回路ブロックの起動の例を示す図である。

符号の説明

ＣＢ１、ＣＢ３…論理回路ブロック、ＣＮＴＡ、ＣＮＴＢ…制御回路ブロック、ＶＤＬ…電源電圧線、ＶＳＬ…基準電圧線、Ｖ−ＶＤＬ…仮想電源電圧線、Ｖ−ＶＳＬ…仮想基準電圧線、ＳＷｄｄ…スイッチトランジスタ、ＳＷｓｓ…スイッチトランジスタ、ＦＦ１、ＦＦ２…フリップフロップ回路、ＣＬＫ…クロック信号、ＲＳＴ…リセット信号

Claims (4)

1. 動作の起動と停止が制御される回路部と、
   電源電圧または基準電圧の一方が印加される第１電圧線と、
   付加される容量に依存して、前記第１電圧線の印加電圧との電圧差で前記回路部に電源供給を行う電圧を保持する第２電圧線と、
   前記電源電圧または前記基準電圧の他方が印加される第３電圧線と、
   前記第２電圧線と前記第３電圧線間に接続されているスイッチ部と、
   前記回路部を停止から起動に制御する過程で、前記第２電圧線の保持電圧を前記第１電圧線の印加電圧に近づくように変化させ、前記スイッチ部を制御して前記第２電圧線と前記第３電圧線を非接続状態から接続状態にし、前記保持電圧の変化開始後から前記スイッチ部の前記制御までの間に、前記回路部内の初期設定を開始する制御部と
   を有する半導体集積回路。
2. 前記回路部が、フリップフロップ回路を含み、
   前記制御部が、前記フリップフロップ回路のクロック信号を供給し、当該クロック信号を制御して前記第２電圧線の保持電圧を前記第１電圧線の印加電圧に近づくように変化させる
   請求項１に記載の半導体集積回路。
3. 前記回路部が、第１のしきい値電圧である所定の導電型の電界効果トランジスタを含み、
   前記スイッチ部が、前記第１のしきい値電圧より高い第２のしきい値電圧である前記所定の導電型の電界効果トランジスタを含む
   請求項１に記載の半導体集積回路。
4. 動作の起動と停止が制御される回路部と、
   電源電圧または基準電圧の一方が印加される第１電圧線と、
   付加される容量に依存して、前記第１電圧線の印加電圧との電圧差で前記回路部に電源供給を行う電圧を保持する第２電圧線と、
   前記電源電圧または前記基準電圧の他方が印加される第３電圧線と、
   前記第２電圧線と前記第３電圧線間に接続されているスイッチ部と
   を含む半導体集積回路の起動方法であって、
   前記回路部を停止から起動に制御する過程で、前記第２電圧線の保持電圧を前記第１電圧線の印加電圧に近づくように変化させるステップと、
   前記スイッチ部を制御して前記第２電圧線と前記第３電圧線を非接続状態から接続状態にするステップと、
   前記保持電圧の変化開始後から前記スイッチ部の前記制御までの間に、前記回路部内の初期設定を開始するステップと
   を有する半導体集積回路の起動方法。

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