KR20120063176A - 임계 전압 스케일링 또는 스택 구조의 트랜지스터를 이용한 저전력 래치 장치 - Google Patents

임계 전압 스케일링 또는 스택 구조의 트랜지스터를 이용한 저전력 래치 장치 Download PDF

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Abstract

정상 모드(normal mode)에서 입력값을 인버팅하여 출력하도록 하기 위해 소정의 기준 임계 전압 Vt보다 상대적으로 낮은 임계 전압 Low-Vt(low-threshold voltage)에서 동작하는 Low-Vt 풀업 소자 PL 및 Low-Vt 풀다운 소자 NL로 구성되는 저임계전압 인버터부와, 그리고 상기 저임계전압 인버터부가 슬립 모드(sleep mode)일 때 상기 저임계전압 인버터부에 공급되는 전원 전압 VDD를 차단시키기 위해, 상기 기준 임계 전압 Vt보다 상대적으로 높은 임계 전압 High-Vt(high-threshold voltage)에서 동작하도록 상기 전원 전압 VDD 및 상기 풀업 소자 PL 간에 구비되는 High-Vt 풀업 소자 PH와, 상기 기준 임계 전압 Vt보다 상대적으로 높은 임계 전압 High-Vt(high-threshold voltage)에서 동작하도록 접지와 상기 풀다운 소자 NL 간에 구비되는 High-Vt 풀다운 소자 NH로 구성되는 고임계전압 TR 차단부를 구성한다. 이에 따르면, 상대적으로 낮은 임계 전압에서 동작하는 소자를 이용함으로써, 성능을 높이는 효과가 있다. 이때, 낮은 임계 전압으로 인해 소자에서 형성되는 채널 상에서 전류가 누설되므로, 이를 방지하기 위해 상대적으로 높은 임계 전압에서 동작하는 소자를 부가하여 전력 누설을 방지하는 효과가 있다.

Description

임계 전압 스케일링 또는 스택 구조의 트랜지스터를 이용한 저전력 래치 장치{LOW POWER LATCH DEVICE USING THRESHOLD VOLTAGE SCALING OR USING A STACK STRUCTURE OF TRANSISTORS}
본 발명은 저전력 래치 장치(low power latch device)에 관한 것으로서, 좀 더 구체적으로는 임계 전압 스케일링 또는 스택 구조의 트랜지스터를 이용한 저전력 래치 장치에 관한 것이다.
최근의 마이크로프로세서(microprocessor)에는 그 집적도가 점점 증가하여 매우 많은 플립플롭(flip-flop) 장치가 내장된다. 플립플롭 장치는 일종의 데이터를 기억하기 위한 회로로서, 마이크로프로세서뿐만 아니라 MCU(micro controller unit) 및 DSP(digital signal processor) 등 각종 전자회로에도 이용될 수 있다. 이러한 플립플롭 장치는 다수의 래치(latch)를 포함하도록 구성된다.
전자회로에서 플립플롭 장치의 개수가 상당하므로, 그 전력 소모 또한 매우 크다. 예를 들어, 현재 시판되는 많은 고성능 마이크로프로세서의 경우, 소모되는 전력의 대략 40% 정도는 플립플롭 장치에서 소모되는 전력이다.
최근의 마이크로프로세서를 포함한 각종 프로세서 개발 동향은 주로 소모 전력의 감소와 성능(performance)의 향상에 초점이 맞추어져 있다. 예전에는 면적의 감소 또한 하나의 이슈였지만, 집적도의 향상으로 인해 주로 소모 전력과 성능 간의 상관 관계가 더 중요해지고 있는 추세이다.
일반적으로 소모 전력과 성능은 서로 트레이드 오프(trade-off) 관계에 있다. 전력 소모를 줄이기 위해 전원 전압 VDD를 줄이는 등의 조치를 취하게 되면, 전력 소모는 줄어드나 프로세서의 성능도 같이 낮아지는 문제점이 생기게 된다. 역으로 전원 전압 VDD를 올리면 성능은 향상되나 전력 소모는 증가하는 문제점이 발생한다. 이에, 전력 소모를 줄이기 위해 무조건 전원 전압 VDD를 감소시킬 수만은 없다.
이하, 도 1a 내지 도 1c를 참조하여 종래 기술에 따른 래치 장치 및 이를 포함하는 플립플롭 장치의 문제점을 좀 더 구체적으로 설명한다.
도 1a는 종래 기술에 따른 플립플롭 장치의 회로도이고, 도 1b는 종래 기술에 따른 인버터의 회로도이다. 여기에서, 도 1b는 도 1a에 도시된 인버터 I1의 구성을 나타낸다.
도 1a에 도시된 플립플롭 장치는 기존의 파워피시(PowerPC, Performance Optimization With Enhanced RISC - Performance Computing) 마이크로프로세서에 이용되고 있다.
도 1a 및 도 1b를 참조하면, 종래의 플립플롭 장치는 마스터-슬레이브 구조의 두 개의 래치(latch)로 구성되어 있다. 그리고 대개의 플립플롭 장치에서처럼 인버터 I1, I2가 내장되어 있다.
도 1a에 도시된 플립플롭 장치에서는 비교적 안정적인(reliable) 동작 구조를 유지하는 것으로 알려져 있으나, 전력 소모의 감소에 대해서는 거의 고려되어 있지 않다. 도 1c를 참조하여 설명한다.
도 1c는 종래 기술에 따른 플립플롭 장치에서 발생되는 전력 누설 구간을 나타내는 타이밍도이다.
도 1c의 전력 소모 구간은 플립플롭 장치가 클럭 신호에 대해 엣지-센시티브(edge-sensitive) 동작을 하게 되어 발생되는데, 플립플롭 장치에 내장된 인버터 I1, I2에서 불필요한 전력이 소모된다. 즉, 도 1c에서 보듯이 입력값 D가 0 V로 낮아지더라도 출력값인 Q 값 '1'이 그대로 유지되므로, 스탠드바이(stand-by) 모드에서 상당한 유수 전력(leakage power)을 소모하는 구간이 발생하게 된다.
본 발명의 목적은 임계 전압 스케일링을 이용한 저전력 래치 장치를 제공하는 데 있다.
본 발명의 다른 목적은 임계 전압 스케일링을 이용한 저전력 플립플롭 장치를 제공하는 데 있다.
본 발명의 또 다른 목적은 스택 구조의 트랜지스터를 이용한 저전력 래치 장치를 제공하는 데 있다.
상술한 본 발명의 목적에 따른 임계 전압 스케일링을 이용한 저전력 래치 장치는, 정상 모드(normal mode)에서 입력값을 인버팅하여 출력하도록 하기 위해 소정의 기준 임계 전압 Vt보다 상대적으로 낮은 임계 전압 Low-Vt(low-threshold voltage)에서 동작하는 Low-Vt 풀업 소자 PL 및 Low-Vt 풀다운 소자 NL로 구성되는 저임계전압 인버터부와, 상기 저임계전압 인버터부가 슬립 모드(sleep mode)일 때 상기 저임계전압 인버터부에 공급되는 전원 전압 VDD를 차단시키기 위해, 상기 기준 임계 전압 Vt보다 상대적으로 높은 임계 전압 High-Vt(high-threshold voltage)에서 동작하도록 상기 전원 전압 VDD 및 상기 풀업 소자 PL 간에 구비되는 High-Vt 풀업 소자 PH와, 상기 기준 임계 전압 Vt보다 상대적으로 높은 임계 전압 High-Vt(high-threshold voltage)에서 동작하도록 접지와 상기 풀다운 소자 NL 간에 구비되는 High-Vt 풀다운 소자 NH로 구성되는 고임계전압 TR 차단부를 포함하도록 구성될 수 있다. 여기에서, 상기 High-Vt 풀업 소자 PH는, 상기 전원 전압 VDD와 상기 Low-Vt 풀업 소자 PL의 소스(source) 단자 간에 연결되어 게이트 입력 신호인 sp(sleep) 신호의 해당 액티브-레벨(active-level)에서 턴온되어 상기 저임계전압 인버터부에 상기 전원 전압 VDD를 공급하고, 상기 High-Vt 풀다운 소자 NH는, 상기 접지와 상기 Low-Vt 풀다운 소자 NH의 소스 단자 간에 연결되어 게이트 입력 신호인 spb(sleep bar) 신호의 해당 액티브-레벨에서 턴온되도록 구성될 수 있다. 이때, 상기 슬립 모드(sleep mode)에서도 상기 저임계전압 인버터부의 출력값이 유지되도록 상기 저임계전압 인버터부와 병렬로 연결되는 데이터 유지 인버터부를 더 포함하도록 구성될 수 있다. 한편, 클럭 신호 ck를 입력받아 해당 액티브-레벨에서 동작하는 풀업 소자 M3와, 슬레이브 클럭 신호 ckb를 입력받는 풀다운 소자 M1으로 구성되는 클럭 인버터(clocked inverter)부와, 상기 출력값 F를 입력받아 해당 액티브-레벨에서 동작하며 상기 전원 전압 VDD와 상기 풀업 소자 M3 간에 구비되는 풀업 소자 M4와, 상기 출력값 F를 입력받고 상기 풀다운 소자 M2와 접지 간에 구비되는 풀다운 소자 M1으로 구성되는 피드백 인버터부를 더 포함하도록 구성될 수 있다.
상술한 본 발명의 다른 목적에 따른 임계 전압 스케일링을 이용한 플립플롭 장치는, 정상 모드(normal mode)에서 입력값 D를 인버팅하여 출력하도록 하기 위해 소정의 기준 임계 전압 Vt보다 상대적으로 낮은 임계 전압 Low-Vt(low-threshold voltage)에서 동작하는 풀업 소자 P1L 및 풀다운 소자 N1L로 구성되는 제1 저임계전압 인버터부와, 상기 제1 저임계전압 인버터부가 슬립 모드일 때 상기 제1 저임계전압 인버터부에 공급되는 전원 전압 VDD를 차단시키기 위해 상기 기준 임계 전압 Vt보다 상대적으로 높은 임계 전압 High-Vt(high-threshold voltage)에서 동작하는 풀업 소자 P1H 및 풀다운 소자 N1H로 구성되는 제1 고임계전압 TR 차단부를 포함하는 마스터 래치(master latch), 그리고 정상 모드(normal mode)에서 상기 마스터 래치에서 출력된 값을 인버팅한 출력값 Q를 출력하도록 하기 위해 상기 임계 전압 Low-Vt에서 동작하는 풀업 소자 P2L 및 풀다운 소자 N2L로 구성되는 제2 저임계전압 인버터부와, 상기 제2 저임계전압 인버터부가 슬립 모드일 때 상기 제2 저임계전압 인버터부에 공급되는 전원 전압 VDD를 차단시키기 위해 상기 기준 임계 전압 Vt보다 상대적으로 높은 임계 전압 High-Vt에서 동작하는 풀업 소자 P2H 및 풀다운 소자 N2H로 구성되는 제2 고임계전압 TR 차단부를 포함하는 슬레이브 래치(slave latch)를 포함하도록 구성될 수 있다. 여기에서, 상기 풀업 소자 P1H는, 상기 풀업 소자 P1L의 소스(source) 단자와 상기 전원 전압 VDD 간에 구비되어 게이트 입력 신호인 sp 신호의 해당 액티브-레벨(active-level)에서 턴온되어 상기 제1 저임계전압 인버터부에 상기 전원 전압 VDD를 공급하고, 상기 풀다운 소자 N1H는 상기 풀다운 소자 N1L의 소스 단자와 접지 간에 구비되어 게이트 입력 신호인 spb 신호의 해당 액티브-레벨에서 턴온되고, 상기 풀업 소자 P2H는, 상기 풀업 소자 P2L의 소스 단자와 상기 전원 전압 VDD 간에 구비되어 게이트 입력 신호인 sp 신호의 해당 액티브-레벨에서 턴온되어 상기 제2 저임계전압 인버터부에 상기 전원 전압 VDD를 공급하고, 상기 풀다운 소자 N2H는 상기 풀다운 소자 N2L의 소스 단자와 접지 간에 구비되어 게이트 입력 신호인 spb 신호의 해당 액티브-레벨에서 턴온되도록 구성될 수 있다. 이때, 상기 슬립 모드(sleep mode)에서도 상기 제1 저임계전압 인버터부의 출력값이 유지되도록 상기 제1 저임계전압 인버터부와 병렬로 연결되는 제1 데이터 유지 인버터부와, 상기 슬립 모드(sleep mode)에서도 상기 제2 저임계전압 인버터부의 출력값이 유지되도록 상기 제2 저임계전압 인버터부와 병렬로 연결되는 제2 데이터 유지 인버터부를 더 포함하도록 구성될 수 있다. 한편, 상기 슬레이브 래치의 입력값 P값을 입력받고, 입력받은 P값을 상기 전원 전압 VDD보다 높은 전원 전압 VDD2에 의해 레벨 시프팅된 출력값 Q2를 출력하는 레벨 시프터(level shifter)를 더 포함하도록 구성될 수 있다.
상술한 본 발명의 또 다른 목적에 따른 스택 구조의 트랜지스터를 이용한 저전력 래치 장치는, 정상 모드(normal mode)에서 입력값을 인버팅하여 출력하도록 동작하는 풀업 소자 PR 및 풀다운 소자 NR로 구성되는 인버터부와, 상기 인버터부가 슬립 모드(sleep mode)일 때 상기 인버터부에 공급되는 전원 전압 VDD를 차단시키기 위해, 상기 전원 전압 VDD와 상기 풀업 소자 PR 간에 구비되는 적어도 하나 이상의 풀업 소자 Pstack과, 접지와 상기 풀다운 소자 NR 간에 구비되는 적어도 하나 이상의 풀다운 소자 Nstack을 포함하는 스택 구조 TR 차단부를 포함하도록 구성될 수 있다. 여기에서, 상기 적어도 하나 이상의 풀업 소자 Pstack은, 상기 전원 전압 VDD와 상기 풀업 소자 PR의 소스(source) 단자 간에 연결되어 게이트 입력 신호인 적어도 하나 이상의 제어 신호 sp(sleep) 및 Ctrln(control n)의 해당 액티브-레벨(active-level)에서 턴온되어 상기 인버터부에 전원 전압 VDD를 공급하고, 상기 적어도 하나 이상의 풀다운 소자 Nstack은, 상기 접지와 상기 풀다운 소자 NR의 소스 단자 간에 연결되어 게이트 입력 신호인 적어도 하나 이상의 제어 신호 spb(sleep bar) 및 Ctrlm(control m)의 해당 액티브-레벨(active-level)에서 턴온되도록 구성될 수 있다.
상기와 같은 임계 전압 스케일링 또는 스택 구조의 트랜지스터를 이용한 저전력 래치 장치에 따르면, 상대적으로 낮은 임계 전압에서 동작하는 소자를 이용함으로써, 성능을 높이는 효과가 있다. 이때, 낮은 임계 전압으로 인해 소자에서 형성되는 채널 상에서 전류가 누설되므로, 이를 방지하기 위해 상대적으로 높은 임계 전압에서 동작하는 소자를 부가하여 전력 누설을 방지하는 효과가 있다.
도 1a는 종래 기술에 따른 플립플롭 장치의 회로도이다.
도 1b는 종래 기술에 따른 인버터의 회로도이다.
도 1c는 종래 기술에 따른 플립플롭 장치에서 발생되는 전력 누설 구간을 나타내는 타이밍도이다.
도 2a는 본 발명의 일 실시예에 따른 임계 전압 스케일링을 이용한 저전력 래치 장치의 회로도이다.
도 2b는 본 발명의 일 실시예에 따른 저전력 래치의 저임계전압 인버터부 및 고임계전압 TR 차단부의 상세 회로도이다.
도 2c는 본 발명의 또 다른 실시예에 따라 슬립 모드에서도 데이터를 유지하는 임계 전압 스케일링을 이용한 저전력 래치 장치의 회로도이다.
도 2d는 본 발명의 일 실시예에 따른 임계 전압 스케일링을 이용한 저전력 플립플롭 장치의 회로도이다.
도 2e는 본 발명의 일 실시예에 따른 저전력 플립플롭의 제1 저임계전압 인버터부, 제1 고임계전압 TR 차단부, 제2 저임계전압 인버터부 및 제2 고임계전압 TR 차단부의 상세 회로도이다.
도 2f는 본 발명의 또 다른 실시예에 따라 슬립 모드에서도 데이터를 유지하는 임계 전압 스케일링을 이용한 저전력 플립플롭 장치의 회로도이다.
도 2g는 본 발명의 다른 실시예에 따라 레벨 시프터가 부가된 임계 전압 스케일링을 이용한 저전력 플립플롭 장치의 회로도이다.
도 3은 본 발명의 일 실시예에 따른 임계 전압 스케일링을 이용한 저전력 플립플롭 장치 및 종래 기술에 따른 플립플롭 장치의 전력 소모 절감 및 성능을 비교한 그래프이다.
도 4a는 본 발명의 다른 실시예에 따른 스택 구조의 트랜지스터를 이용한 저전력 래치 장치의 회로도이다.
도 4b는 본 발명의 다른 실시예에 따른 저전력 래치 장치의 인버터부 및 스택 구조 TR 차단부의 상세 회로도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2, A, B 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 2a는 본 발명의 일 실시예에 따른 임계 전압 스케일링을 이용한 저전력 래치 장치의 회로도이다. 그리고 도 2b는 본 발명의 일 실시예에 따른 저전력 래치의 저임계전압 인버터부 및 고임계전압 TR 차단부의 상세 회로도이다.
도 2a 및 도 2b를 참조하면, 본 발명의 일 실시예에 따른 임계 전압 스케일링을 이용한 저전력 래치 장치(100)(이하, '저전력 래치 장치'라 함)는 저임계전압 인버터부(110), 고임계전압 TR 차단부(120), 클럭 인버터(clocked inverter)부(130) 및 피드백 인버터부(140)를 포함하도록 구성될 수 있다.
여기에서, 저전력 래치 장치(100)에서는 종래와 달리 저임계전압 인버터부(110)가 보통의(regular) 임계 전압보다 상대적으로 낮은 임계 전압에서 동작하는 전자회로 소자(transistor 또는 TR) PL 및 NL로 구성됨으로써, 보다 높은 성능(performance)을 나타낸다. 이때, 임계 전압을 낮추는 것에 의해 소자 PL 및 NL은 채널 오프 상태에서도 누설되는 전류의 양이 많아지게 되는데, 이를 방지하게 위해 보다 높은 임계 전압에서 동작하는 소자 PH 및 NH로 구성되는 차단부(120)를 부가함으로써, 실질적인 동작 시에만 인버터부(110)가 턴온되도록 한다. 이로 인해, 전력이 불필요하게 누설되는 것이 방지된다. 이하, 세부적인 구성에 대하여 설명한다.
저임계전압 인버터부(110)는 정상 모드(normal mode)에서 입력값을 인버팅하여 출력하며, 소정의 기준 임계 전압 Vt보다 상대적으로 낮은 임계 전압 Low-Vt(low-threshold voltage)에서 동작하는 Low-Vt 풀업 소자 PL 및 Low-Vt 풀다운 소자 NL로 구성된다. 저임계전압 인버터부(110)는 일반적인(regular) 소자에 비하여 보다 낮은 임계 전압에서 동작되므로, 동일한 전원 전압 VDD 하에서도 보다 높은 성능(performance)을 나타낸다. 이때, 소자는 해당 공정에 따라 다른 임계 전압을 가질 수 있다. 예로서, CMOS 공정의 경우 도펀트(dopant)의 농도 등에 의해, 그리고 카본나노튜브(carbon nanotube 또는 CNT)의 경우 소자의 지름(diameter)에 의해 임계 전압이 상향 또는 하향될 수 있다.
고임계전압 TR 차단부(120)는 저임계전압 인버터부가 슬립 모드(sleep mode)일 때 저임계전압 인버터부(110)에 공급되는 전원 전압 VDD를 차단시킨다. 이때, 고임계전압 TR 차단부(120)는 기준 임계 전압 Vt보다 상대적으로 높은 임계 전압 High-Vt(high-threshold voltage)에서 동작하는 High-Vt 풀업 소자 PH 및 High-Vt 풀다운 소자 NH로 구성되며, High-Vt 풀업 소자 PH는 전원 전압 VDD 및 풀업 소자 PL 간에 구비되고 High-Vt 풀다운 소자 NH는 접지와 풀다운 소자 NL 간에 구비된다. 이처럼 고임계전압 TR 차단부(120)가 상대적으로 높은 임계 전압에서 동작하게 되면, 슬립 모드에서 저임계전압 인버터부(110)로 누설되는 전류가 차단되므로, 전력 소모가 줄어든다. 구체적인 동작은 다음과 같다.
High-Vt 풀업 소자 PH는 전원 전압 VDD와 상기 Low-Vt 풀업 소자 PL의 소스(source) 단자 간에 연결되어 게이트 입력 신호인 sp(sleep) 신호의 해당 액티브-레벨(active-level)에서 턴온되어 저임계전압 인버터부(110)에 전원 전압 VDD를 공급한다. 그리고 High-Vt 풀다운 소자 NH는 접지와 Low-Vt 풀다운 소자 NL의 소스 단자 간에 연결되어 게이트 입력 신호인 spb(sleep bar) 신호의 해당 액티브-레벨에서 턴온되도록 동작한다. 여기에서 spb 신호는 sp 신호와 반대의 극성을 갖는 신호이다.
클럽 인버터(clcoked inverter)부(130)는 마스터 클럭 신호 ck를 입력받아 해당 액티브-레벨에서 동작하는 풀업 소자 M3와, 슬레이브 클럭 신호 ckb를 입력받는 풀다운 소자 M1으로 구성될 수 있다. 여기에서, 슬레이브 클럭 신호 ckb는 마스터 클럭 신호 ck와 반대의 극성(polarity)을 갖는 신호이다.
피드백 인버터부(140)는 출력값 F를 입력받아 해당 액티브-레벨에서 동작하며 전원 전압 VDD와 풀업 소자 M3 간에 구비되는 풀업 소자 M4와, 출력값 F를 입력받고 풀다운 소자 M2와 접지 간에 구비되는 풀다운 소자 M1으로 구성될 수 있다. 그리고, 풀업 소자 M4와 풀다운 소자 M1의 크기는 필요에 따라 풀업 소자 M3와 풀다운 소자 M2의 크기와 각각 다를 수 있다.
이처럼, 본 발명의 저전력 래치 장치(100)는 저임계전압 인버터부(110)에서 성능을 높이고 고임계전압 TR 차단부(120)에서 전력 소모를 줄임으로써, 트레이드-오프 관계있는 성능과 전력 소모의 문제를 일거에 해결할 수 있다. 한편, 이러한 저전력 래치(100)는 래치를 포함하는 JK 플립플롭 장치, RS 플립플롭 장치, 플립플롭 장치 등의 모든 플립플롭 장치에 이용될 수 있음은 물론이다.
도 2c는 본 발명의 또 다른 실시예에 따라 슬립 모드에서도 데이터를 유지하는 임계 전압 스케일링을 이용한 저전력 래치 장치의 회로도이다.
도 2c를 참조하면, 저전력 래치 장치(100)는 도 2a의 저전력 래치 장치(100)에 데이터 유지 인버터부(150)를 더 포함하도록 구성될 수 있음을 알 수 있다. 도 2a의 저전력 래치 장치(100)에서는 슬립 모드로 변환될 때 저임계전압 인버터부(110)가 출력값을 유지하지 못하고 데이터를 상실할 수 있다. 그러나, 도 2c의 저전력 래치 장치(100)에서는 저임계전압 인버터부(110)와 병렬로 연결된 데이터 유지 인버터부(150)를 더 구비함으로써 슬립 모드로 변환되어도 출력값이 유지되어 데이터를 상실하지 않는다. 물론, 고임계전압 TR 차단부(120)는 데이터 유지 인버터부(150)를 감싸지 않는 구조로 되어 있다.
여기에서, 데이터 유지 인버터부(150)는 기준 임계 전압 Vt보다 상대적으로 높은 임계 전압 High-Vt(high-threshold voltage)에서 동작하도록 구성될 수 있다. 데이터 유지 인버터부(150)는 슬립 모드에서도 데이터를 기억하기 위한 구성이므로, 누수 전력(leakage power) 및 능동 전력(active power)을 포함한 전체 전력 소모를 줄이기 위해 크기가 작거나 또는 상대적으로 높은 임계 전압에서 동작하는 것이 바람직하다.
이하, 도 2d 내지 도 2g를 참조하여 저전력 래치(100)가 이용된 플립플롭 장치에 대하여 설명한다.
도 2d는 본 발명의 일 실시예에 따른 임계 전압 스케일링을 이용한 저전력 플립플롭 장치의 회로도이다. 그리고 도 2e는 본 발명의 일 실시예에 따른 저전력 플립플롭의 제1 저임계전압 인버터부, 제1 고임계전압 TR 차단부, 제2 저임계전압 인버터부 및 제2 고임계전압 TR 차단부의 상세 회로도이다.
도 2d 및 도 2e에 도시된 본 발명의 일 실시예에 따른 임계 전압 스케일링을 이용한 저전력 플립플롭 장치(10)(이하, '저전력 플립플롭 장치'라 함)는 마스터 래치(200) 및 슬레이브 래치(300)를 포함하도록 구성된다. 마스터 래치(200)는 입력값 D를 입력받아 인버팅된 값 F를 출력하고, 슬레이브 래치(300)는 F를 입력받아 F의 인버팅 값 Q를 출력한다. 결국, 저전력 플립플롭 장치(10)에서는 입력값 D가 그대로 출력값 Q로 출력되며, 어느 정도 지연(delay)된 채 출력되어 데이터를 기억하거나 지연하는 동작을 한다.
여기에서, 마스터 래치(200)는 제1 저임계전압 인버터부(210), 제1 고임계전압 TR 차단부(220), 제1 클럽 인버터(clocked inverter)부(230), 제1 피드백 인버터부(240)를 포함하도록 구성될 수 있다. 그리고 슬레이브 래치(300)는 제2 저임계전압 인버터부(310), 제2 고임계전압 TR 차단부(320), 제2 클럭 인버터(clocked inverter)부(330), 제2 피드백 인버터부(340)를 포함하도록 구성될 수 있다.
이러한 저전력 플립플롭 장치(10)는 D에서 Q에 이러는 가장 짧은 직접적인 경로에 해당하며 실질적인 반전값을 출력하는 제1 저임계전압 인버터부(210) 및 제2 저임계전압 인버터부(310)가 소정의 임계 전압 Vt 보다 상대적으로 낮은 임계 전압 Low-Vt에서 동작하도록 구성됨으로써, 저전력에서 동작하여 성능을 높인다. 한편, 이처럼 소자의 임계 전압을 낮추면 채널 오프 상태에서도 누설되는 전류의 양이 많아지게 되는데, 이를 방지하기 위해 제1 고임계전압 TR 차단부(220) 및 제2 고임계전압 TR 차단부(320)를 각각 제1 저임계전압 인버터부(210)와 전원 전압 VDD 간 그리고 제2 저임계전압 인버터부(310)와 전원 전압 VDD 간에 구비하도록 함으로써, 실질적인 동작 시에만 제1 저임계전압 인버터부(210) 및 제2 저임계전압 인버터부(320)를 동작시킨다. 즉, 전력이 누설되는 것을 방지한다. 이하, 마스터 래치(200) 및 슬레이브 레치(300)의 세부적인 구성에 대하여 설명한다.
먼저, 마스터 래치(200)의 세부 구성에 대하여 설명한다.
제1 저임계전압 인버터부(210)는 정상 모드(normal mode)에서 입력값 D를 인버팅하여 출력하도록 하기 위해 소정의 기준 임계 전압 Vt보다 상대적으로 낮은 임계 전압 Low-Vt(low-threshold voltage)에서 동작하는 풀업 소자 P1L 및 풀다운 소자 N1L로 구성될 수 있다. 이처럼 소정의 기준 임계 전압 Vt보다 상대적으로 낮은 임계 전압에서 동작하도록 구성되면, 앞서 언급한 바와 같이, 같은 전원 전압 하에서 비교할 때 보다 높은 성능을 낸다.
제1 고임계전압 TR 차단부(220)는 제1 저임계전압 인버터부(210)가 슬립 모드일 때 제1 저임계전압 인버터부(210)에 공급되는 전원 전압 VDD를 차단시키기 위해 기준 임계 전압 Vt보다 상대적으로 높은 임계 전압 High-Vt(high-threshold voltage)에서 동작하는 풀업 소자 P1H 및 풀다운 소자 N1H로 구성될 수 있다. 제1 고임계전압 TR 차단부(210)는 보다 높은 임계 전압 High-Vt에서 동작함으로써, 낮은 임계 전압에서 동작하는 제1 저임계전압 인버터부(210)의 풀업 소자 P1L 및 풀다운 소자 N1L을 통해 쉽게 누설되는 전류를 방지하는 기능을 한다. 즉, 임계 전압이 높으므로, 제1 고임계전압 TR 차단부(220)의 풀업 소자 P1H 및 풀다운 소자 N1H에서는 채널이 거의 형성되지 않게 되어 누설되는 전류가 없게 된다. 이는 전원 전압 VDD에서 제1 저임계전압 인버터부(210)로 흘러 들어가는 전류가 차단되어 제1 저임계전압 인버터부(210)에서 전력이 누설될 여지가 없음을 의미한다. 세부적인 동작은 다음과 같다.
먼저 풀업 소자 P1H는 풀업 소자 P1L의 소스(source) 단자와 전원 전압 VDD 간에 구비되어 게이트 입력 신호인 sp 신호의 해당 액티브-레벨에서 턴온되어 제1 저임계전압 인버터부(210)에 전원 전압 VDD를 공급하고, 풀다운 소자 N1H는 풀다운 소자 N1L의 소스 단자와 접지 간에 구비되어 게이트 입력 신호인 spb 신호의 해당 액티브-레벨에서 턴온된다.
제1 클럭 인버터(clocked inverter)부(230)는 마스터 클럭 신호 ck를 입력받아 해당 액티브-레벨에서 동작하는 풀업 소자 M3와, 슬레이브 클럭 신호 ckb를 입력받는 풀다운 소자 M1으로 구성될 수 있다.
제1 피드백 인버터부(240)는 출력값 F를 입력받아 해당 액티브-레벨에서 동작하며 전원 전압 VDD와 풀업 소자 M3 간에 구비되는 풀업 소자 M4와, 출력값 F를 입력받고 풀다운 소자 M2와 접지 간에 구비되는 풀다운 소자 M1으로 구성될 수 있다.
다음으로, 슬레이브 래치(300)의 세부 구성에 대하여 설명한다.
제2 저임계전압 인버터부(310)는 정상 모드(normal mode)에서 마스터 래치(200)에서 출력된 값을 인버팅한 출력값 Q를 출력하도록 하기 위해 임계 전압 Low-Vt에서 동작하는 풀업 소자 P2L 및 풀다운 소자 N2L로 구성될 수 있다. 제2 저임계전압 인버터부(310)는 앞서 언급한 제1 저임계전압 인버터부(210)와 동일하게 동작한다.
제2 고임계전압 TR 차단부(320)는 제2 저임계전압 인버터부(310)가 슬립 모드일 때 제2 저임계전압 인버터부(310)에 공급되는 전원 전압 VDD를 차단시키기 위해 기준 임계 전압 Vt보다 상대적으로 높은 임계 전압 High-Vt에서 동작하는 풀업 소자 P2H 및 풀다운 소자 N2H로 구성될 수 있다. 제2 고임계전압 TR 차단부(320) 역시 앞서 언급한 제1 고임계전압 TR 차단부(220)와 동일하게 동작한다. 세부적인 동작은 다음과 같다.
풀업 소자 P2H는 풀업 소자 P2L의 소스 단자와 전원 전압 VDD 간에 구비되어 게이트 입력 신호인 sp 신호의 해당 액티브-레벨에서 턴온되어 제2 저임계전압 인버터부(310)에 전원 전압 VDD를 공급한다. 그리고 풀다운 소자 N2H는 풀다운 소자 N2L의 소스 단자와 접지 간에 구비되어 게이트 입력 신호인 spb 신호의 해당 액티브-레벨에서 턴온된다.
제2 클럭 인버터(clocked inverter)부(330)는 슬레이브 클럭 신호 ckb를 입력받아 해당 액티브-레벨에서 동작하는 풀업 소자 M7과, 마스터 클럭 신호 ck를 입력받는 풀다운 소자 M6로 구성된다.
제2 피드백 인버터부(340)는 출력값 Q를 입력받아 해당 액티브-레벨에서 동작하며 전원 전압 VDD와 풀업 소자 M7 간에 구비되는 풀업 소자 M8과, 출력값 Q를 입력받고 풀다운 소자 M6와 접지 간에 구비되는 풀다운 소자 M5로 구성된다.
도 2f는 본 발명의 또 다른 실시예에 따라 슬립 모드에서도 데이터를 유지하는 임계 전압 스케일링을 이용한 저전력 플립플롭 장치의 회로도이다.
도 2f를 참조하면, 저전력 플립플롭 장치(10)는 도 2c의 저전력 플립플롭 장치(10)의 마스터 래치(200)에 제1 데이터 유지 인버터부(250)를 더 구비하고, 슬레이브 래치(300)에 제2 데이터 유지 인버터부(350)를 더 구비하도록 구성됨을 알 수 있다. 도 2c의 저전력 플립플롭 장치(10) 역시 도 2a의 저전력 래치 장치(100)에서와 같이 슬립 모드로 변환될 때 제1 저임계전압 인버터부(210)와 제2 저임계전압 인버터부(310)가 출력값을 유지하지 못하고 데이터를 상실할 수 있다.
도 2f의 저전력 플립플롭 장치(10)에서도 제1 저임계전압 인버터부(210)와 병렬로 연결된 제1 데이터 유지 인버터부(250)와 제2 저임계전압 인버터부(310)와 병렬로 연결된 제2 데이터 유지 인버터부(350)는 각각 슬립 모드에서도 출력값을 유지하도록 하여 데이터를 기억하게 된다. 여기서도, 제1 고임계전압 TR 차단부(220)와 제2 고임계전압 TR 차단부(320)는 각각 데이터 제1 데이터 유지 인버터부(250) 및 제2 데이터 유지 인버터부(350)를 감싸지 않는 구조로 되어 있다.
제1 데이터 유지 인버터부(250) 및 제2 데이터 유지 인버터부(350)는 기준 임계 전압 Vt보다 상대적으로 높은 임계 전압 High-Vt(high-threshold voltage)에서 동작하도록 구성될 수 있다. 단지 슬립 모드에서도 데이터를 기억하기 위한 구성이므로, 누수 전력(leakage power) 및 능동 전력(active power)을 포함한 전체 전력 소모를 줄이기 위해 크기가 작거나 또는 상대적으로 높은 임계 전압에서 동작하는 것이 바람직함은 앞서 살펴본 바와 같다.
도 2g는 본 발명의 다른 실시예에 따라 레벨 시프터가 부가된 임계 전압 스케일링을 이용한 저전력 플립플롭 장치의 회로도이다.
도 2g를 참조하면, 마이크로프로세서 등에서 전원 전압의 스케일링을 이용할 경우, 레벨 시프터(400)를 부가하여 유용하게 이용할 수 있다.
도 3은 본 발명의 일 실시예에 따른 임계 전압 스케일링을 이용한 저전력 플립플롭 장치 및 종래 기술에 따른 플립플롭 장치의 전력 소모 절감 및 성능을 비교한 그래프이다.
도 3에서는 종래의 PowerPC에 이용된 도 1c의 플립플롭 장치가 본 발명의 저전력 플립플롭 장치(10)와 비교되어 있다. 테스트 결과, 저전력 플립플롭 장치(10)와 종래의 플립플롭 장치는 서로 간에 성능 면에서 거의 동일한 성능을 보이고 있다. 일반적으로 성능이 VDD에 비례하는데, 저전력 플립플롭 장치(10)는 오히려 모든 VDD 전압대에서 25% 향상된 성능을 나타낸다.
한편, 종래의 플립플롭 장치는 전력 절감에 대해서는 거의 고려되지 않은 채 설계되어서, 전력 절감면에서는 0에 가까운 성능을 보이고 있다. 그러나, 저전력 플립플롭 장치(10)는 실제적으로 많이 이용되는 VDD 값인 1 V에서 1.2 V에서 거의 95%에 가까운 전력 절감을 나타내고 있다. 대략 50%의 전력 절감율을 상정하더라도, 플립플롭 장치의 전력 소모량이 마이크로프로세서의 전력 소모량에서 차지하는 비율이 40% 정도임을 감안하면, 마이크로프로세서 전체에서는 대략 20%의 전력 절감이 발생하게 된다.
결과적으로 보면, 대개의 경우에는 성능과 전력 절감에 있어서 트레이드 오프 관계에 있음이 일반적이지만, 본 발명에서는 성능을 종래와 거의 동일한 수준으로 유지한 채 획기적인 전력 절감율을 달성할 수 있다.
도 4a는 본 발명의 다른 실시예에 따른 스택 구조의 트랜지스터를 이용한 저전력 래치 장치의 회로도이다. 그리고 도 4b는 본 발명의 다른 실시예에 따른 저전력 래치 장치의 인버터부 및 스택 구조 TR 차단부의 상세 회로도이다.
도 4a 및 도 4b를 참조하면, 본 발명의 다른 실시예에 따른 스택 구조의 트랜지스터를 이용한 저전력 래치 장치(500)(이하, '저전력 래치 장치'라 함)는 인버터부(510) 및 스택 구조 TR 차단부(520)를 포함하도록 구성될 수 있다.
여기에서, 저전력 래치 장치(500)에서는 임계 전압 스케일링을 이용하지 않고, 동일한 임계 전압을 갖는 통상의 소자들이 다중으로 구성된다. 통상의 소자들이 스택 구조로 구성되는 스택 구조 TR 차단부(520)는 슬립 모드에서 인버터부(510)로 제공되는 전원 전압을 차단하게 되는데, 이는 여러 번의 소자들을 거치면서 전원 공급이 점차 줄어들기 때문이다. 이하, 세부적인 구성에 대하여 설명한다.
인버터부(510)는 정상 모드(normal mode)에서 입력값을 인버팅하여 출력하도록 동작하는 풀업 소자 PR 및 풀다운 소자 NR로 구성될 수 있다.
스택 구조 TR 차단부(520)는 인버터부(510)가 슬립 모드(sleep mode)일 때 인버터부(510)에 공급되는 전원 전압 VDD를 차단시키기 위해, 전원 전압 VDD와 풀업 소자 PR 간에 구비되는 복수의 풀업 소자 Pstack과, 접지와 상기 풀다운 소자 NR 간에 구비되는 복수의 풀다운 소자 Nstack을 포함하도록 구성될 수 있다. 스택 구조 TR 차단부(520)는 복수의 소자들을 이용하여 전류를 여러 단계에서 차단하기 때문에, 전력의 누설을 방지할 수 있다.
이때, 복수의 풀업 소자 Pstack은 전원 전압 VDD와 풀업 소자 PR의 소스(source) 단자 간에 연결되어 게이트 입력 신호인 복수의 제어 신호 sp(sleep) 및 Ctrln(control n)의 해당 액티브-레벨에서 턴온되어 인버터부(510)에 전원 전압 VDD를 공급하고, 복수의 풀다운 소자 Nstack은 접지와 풀다운 소자 NR의 소스 단자 간에 연결되어 게이트 입력 신호인 복수의 제어 신호 spb(sleep bar) 및 Ctrlm(control m)의 해당 액티브-레벨에서 턴온되도록 구성될 수 있다. 여기에서, sp 및 spb 신호와 Ctrln 및 Ctrlm 신호는 각각 별도로 제어되는 신호로서, 다양한 방식으로 제어되도록 구성될 수 있다. 예를 들어, sp 및 spb 신호는 인위적으로 인버터부(510)를 슬립 모드로 변경시키는 제어 신호가 될 수 있고, Ctrln 및 Ctrlm 신호는 타이머(timer) 등에 의해 슬립 모드로 변경시키는 제어 신호가 될 수 있다. 제어 신호는 그 개수에 제한없이 필요에 따라 입력되도록 구성될 수 있다.
이처럼, 본 발명의 저전력 래치(500)는 인버터부(510)에서 성능을 높이고 스택 구조 TR 차단부(520)에서 전력 소모를 줄임으로써, 트레이드-오프 관계있는 성능과 전력 소모의 문제를 일거에 해결할 수 있다. 한편, 이러한 저전력 래치(500)는 래치를 포함하는 JK 플립플롭 장치, RS 플립플롭 장치, D 플립플롭 장치 등의 모든 플립플롭 장치에 이용될 수 있음은 물론이다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 저전력 래치 110: 저임계 전압 인버터부
120: 고임계전압 TR 차단부 130: 클럭 인버터부
140: 피드백 인버터부 150: 데이터 유지 인버터부
200: 마스터 래치 210: 제1 저임계전압 인버터부
220: 제1 고임계전압 TR 차단부 230: 제1 클럭 인버터부
240: 제1 피드백 인버터부 250: 제1 데이터 유지 인버터부
300: 슬레이브 래치 310: 제2 저임계전압 인버터부
320: 제2 고임계전압 TR 차단부 330: 제2 클럭 인버터부
340: 제2 피드백 인버터부 350: 제2 데이터 유지 인버터부
400: 레벨 시프터 500: 저전력 래치

Claims (10)

  1. 정상 모드(normal mode)에서 입력값을 인버팅하여 출력하도록 하기 위해 소정의 기준 임계 전압 Vt보다 상대적으로 낮은 임계 전압 Low-Vt(low-threshold voltage)에서 동작하는 Low-Vt 풀업 소자(pull-up transistor) PL 및 Low-Vt 풀다운 소자(pull-down transitor) NL로 구성되는 저임계전압 인버터부 및
    상기 저임계전압 인버터부가 슬립 모드(sleep mode)일 때 상기 저임계전압 인버터부에 공급되는 전원 전압 VDD를 차단시키기 위해, 상기 기준 임계 전압 Vt보다 상대적으로 높은 임계 전압 High-Vt(high-threshold voltage)에서 동작하도록 상기 전원 전압 VDD 및 상기 풀업 소자 PL 간에 구비되는 High-Vt 풀업 소자 PH와, 상기 기준 임계 전압 Vt보다 상대적으로 높은 임계 전압 High-Vt(high-threshold voltage)에서 동작하도록 접지와 상기 풀다운 소자 NL 간에 구비되는 High-Vt 풀다운 소자 NH로 구성되는 고임계전압 TR 차단부를 포함하는 임계 전압 스케일링을 이용한 저전력 래치 장치(latch device).
  2. 제1항에 있어서,
    상기 High-Vt 풀업 소자 PH는, 상기 전원 전압 VDD와 상기 Low-Vt 풀업 소자 PL의 소스(source) 단자 간에 연결되어 게이트 입력 신호인 sp(sleep) 신호의 해당 액티브-레벨(active-level)에서 턴온되어 상기 저임계전압 인버터부에 상기 전원 전압 VDD를 공급하고,
    상기 High-Vt 풀다운 소자 NH는, 상기 접지와 상기 Low-Vt 풀다운 소자 NH의 소스 단자 간에 연결되어 게이트 입력 신호인 spb(sleep bar) 신호의 해당 액티브-레벨에서 턴온되는 것을 특징으로 하는 임계 전압 스케일링을 이용한 저전력 래치 장치.
  3. 제2항에 있어서,
    상기 슬립 모드(sleep mode)에서도 상기 저임계전압 인버터부의 출력값이 유지되도록 상기 저임계전압 인버터부와 병렬로 연결되는 데이터 유지 인버터부를 더 포함하는 임계 전압 스케일링을 이용한 저전력 래치 장치.
  4. 제1항에 있어서,
    클럭 신호 ck를 입력받아 해당 액티브-레벨에서 동작하는 풀업 소자 M3와, 슬레이브 클럭 신호 ckb를 입력받는 풀다운 소자 M1으로 구성되는 클럭 인버터(clocked inverter)부 및
    상기 출력값 F를 입력받아 해당 액티브-레벨에서 동작하며 상기 전원 전압 VDD와 상기 풀업 소자 M3 간에 구비되는 풀업 소자 M4와, 상기 출력값 F를 입력받고 상기 풀다운 소자 M2와 접지 간에 구비되는 풀다운 소자 M1으로 구성되는 피드백 인버터부를 더 포함하는 것을 특징으로 하는 임계 전압 스케일링을 이용한 저전력 래치 장치.
  5. 정상 모드(normal mode)에서 입력값 D를 인버팅하여 출력하도록 하기 위해 소정의 기준 임계 전압 Vt보다 상대적으로 낮은 임계 전압 Low-Vt(low-threshold voltage)에서 동작하는 풀업 소자 P1L 및 풀다운 소자 N1L로 구성되는 제1 저임계전압 인버터부와, 상기 제1 저임계전압 인버터부가 슬립 모드일 때 상기 제1 저임계전압 인버터부에 공급되는 전원 전압 VDD를 차단시키기 위해 상기 기준 임계 전압 Vt보다 상대적으로 높은 임계 전압 High-Vt(high-threshold voltage)에서 동작하는 풀업 소자 P1H 및 풀다운 소자 N1H로 구성되는 제1 고임계전압 TR 차단부를 포함하는 마스터 래치(master latch) 및
    정상 모드(normal mode)에서 상기 마스터 래치에서 출력된 값을 인버팅한 출력값 Q를 출력하도록 하기 위해 상기 임계 전압 Low-Vt에서 동작하는 풀업 소자 P2L 및 풀다운 소자 N2L로 구성되는 제2 저임계전압 인버터부와, 상기 제2 저임계전압 인버터부가 슬립 모드일 때 상기 제2 저임계전압 인버터부에 공급되는 전원 전압 VDD를 차단시키기 위해 상기 기준 임계 전압 Vt보다 상대적으로 높은 임계 전압 High-Vt에서 동작하는 풀업 소자 P2H 및 풀다운 소자 N2H로 구성되는 제2 고임계전압 TR 차단부를 포함하는 슬레이브 래치(slave latch)를 포함하는 임계 전압 스케일링을 이용한 저전력 플립플롭 장치.
  6. 제5항에 있어서,
    상기 풀업 소자 P1H는, 상기 풀업 소자 P1L의 소스(source) 단자와 상기 전원 전압 VDD 간에 구비되어 게이트 입력 신호인 sp 신호의 해당 액티브-레벨(active-level)에서 턴온되어 상기 제1 저임계전압 인버터부에 상기 전원 전압 VDD를 공급하고,
    상기 풀다운 소자 N1H는 상기 풀다운 소자 N1L의 소스 단자와 접지 간에 구비되어 게이트 입력 신호인 spb 신호의 해당 액티브-레벨에서 턴온되고,
    상기 풀업 소자 P2H는, 상기 풀업 소자 P2L의 소스 단자와 상기 전원 전압 VDD 간에 구비되어 게이트 입력 신호인 sp 신호의 해당 액티브-레벨에서 턴온되어 상기 제2 저임계전압 인버터부에 상기 전원 전압 VDD를 공급하고,
    상기 풀다운 소자 N2H는 상기 풀다운 소자 N2L의 소스 단자와 접지 간에 구비되어 게이트 입력 신호인 spb 신호의 해당 액티브-레벨에서 턴온되는 것을 특징으로 하는 임계 전압 스케일링을 이용한 저전력 플립플롭 장치.
  7. 제6항에 있어서,
    상기 슬립 모드(sleep mode)에서도 상기 제1 저임계전압 인버터부의 출력값이 유지되도록 상기 제1 저임계전압 인버터부와 병렬로 연결되는 제1 데이터 유지 인버터부 및
    상기 슬립 모드(sleep mode)에서도 상기 제2 저임계전압 인버터부의 출력값이 유지되도록 상기 제2 저임계전압 인버터부와 병렬로 연결되는 제2 데이터 유지 인버터부를 더 포함하는 임계 전압 스케일링을 이용한 저전력 플립플롭 장치.
  8. 제7항에 있어서,
    상기 슬레이브 래치의 입력값 P값을 입력받고, 입력받은 P값을 상기 전원 전압 VDD보다 높은 전원 전압 VDD2에 의해 레벨 시프팅된 출력값 Q2를 출력하는 레벨 시프터(level shifter)를 더 포함하는 임계 전압 스케일링을 이용한 저전력 플립플롭 장치.
  9. 정상 모드(normal mode)에서 입력값을 인버팅하여 출력하도록 동작하는 풀업 소자 PR 및 풀다운 소자 NR로 구성되는 인버터부 및
    상기 인버터부가 슬립 모드(sleep mode)일 때 상기 인버터부에 공급되는 전원 전압 VDD를 차단시키기 위해, 상기 전원 전압 VDD와 상기 풀업 소자 PR 간에 구비되는 적어도 하나 이상의 풀업 소자 Pstack과, 접지와 상기 풀다운 소자 NR 간에 구비되는 적어도 하나 이상의 풀다운 소자 Nstack을 포함하는 스택 구조 TR 차단부를 포함하는 스택 구조의 트랜지스터를 이용하여 전류 누설을 방지하는 저전력 래치 장치(latch device).
  10. 제9항에 있어서,
    상기 적어도 하나 이상의 풀업 소자 Pstack은, 상기 전원 전압 VDD와 상기 풀업 소자 PR의 소스(source) 단자 간에 연결되어 게이트 입력 신호인 복수의 제어 신호 sp(sleep) 및 Ctrln(control n)의 해당 액티브-레벨(active-level)에서 턴온되어 상기 인버터부에 전원 전압 VDD를 공급하고,
    상기 적어도 하나 이상의 풀다운 소자 Nstack은, 상기 접지와 상기 풀다운 소자 NR의 소스 단자 간에 연결되어 게이트 입력 신호인 복수의 제어 신호 spb(sleep bar) 및 Ctrlm(control m)의 해당 액티브-레벨(active-level)에서 턴온되는 것을 특징으로 하는 스택 구조의 트랜지스터를 이용하여 전류 누설을 방지하는 저전력 래치 장치.
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