JP2003510941A - 活性モードおよびスリープモードで操作可能なデジタル電子回路 - Google Patents
活性モードおよびスリープモードで操作可能なデジタル電子回路Info
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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Abstract
(57)【要約】
【課題】 固有閾値が異なるトランジスタを使用する記憶回路により、デジタル電子回路のスピードを上げること。
【解決手段】 デジタル電子回路は、活性モードおよび低パワースリープモードにおいて動作可能である。パワー遮断トランジスタは、スリープモードにおいて電源電流を遮断する。この回路は、活性モードおよびスリープモードにおいて記憶情報を表す電圧を保持するノードを含む。記憶情報は、低および高閾値記憶トランジスタの制御電極を間接的に制御する。低閾値記憶トランジスタおよびパワー遮断トランジスタの主電流チャネルは、ノードと電源の接続との間に直列に結合されている。スリープモードの間、必要に応じて、ノードに電流を供給するために、高閾値記憶トランジスタの主電流チャネルは、パワー遮断トランジスタの主電流チャネルと並列に接続される。漏洩電流は、活性モードとスリープモードとの間のパワー遮断のゲート電源電圧の極性を変更させることによりおよび／または低閾値トランジスタとパワー遮断トランジスタの主電流チャネルとの間の別のノードに高閾値トランジスタの主電流チャネルを接続することにより低減する。実施例において、トランジスタはマスタスレーブフリップフロップにおけるスレーブ記憶セルの一部分であり、そして記憶セルにおけるインバータは、クリティカルタイミングパスの外側に保たれる。
Description
【０００１】
本発明は、二者択一的に活性モードと低パワースリープモードにおいて操作可
能なデジタル電子回路に関する。
能なデジタル電子回路に関する。
【０００２】
消費電力の低減化は、デジタル電子回路の、特にバッテリー駆動機器に用いら
れるデジタル電子回路には、重要な設計上の検討事項である。低電源電圧を使用
することにより、消費電力を大きく減少させることができる。しかしながら、低
電源電圧で充分な動作速度を保つためには、信号処理に閾値電圧が相対的に低い
トランジスタを使用しなければならない。残念ながら、低閾値電圧のトランジス
タは、サブ閾値漏洩電流の欠点を有する。このようなトランジスタが論理的に「
オフ」の場合、そのゲートとソースとの間に与えられる電圧差はゼロで、トラン
ジスタの主電流チャネルは導通すべきでない。しかしながら、「オフ」状態にも
かかわらず、閾値が低いためにサブ閾値漏洩電流が流れてしまう。これは、消費
電力を増加させてしまう。
れるデジタル電子回路には、重要な設計上の検討事項である。低電源電圧を使用
することにより、消費電力を大きく減少させることができる。しかしながら、低
電源電圧で充分な動作速度を保つためには、信号処理に閾値電圧が相対的に低い
トランジスタを使用しなければならない。残念ながら、低閾値電圧のトランジス
タは、サブ閾値漏洩電流の欠点を有する。このようなトランジスタが論理的に「
オフ」の場合、そのゲートとソースとの間に与えられる電圧差はゼロで、トラン
ジスタの主電流チャネルは導通すべきでない。しかしながら、「オフ」状態にも
かかわらず、閾値が低いためにサブ閾値漏洩電流が流れてしまう。これは、消費
電力を増加させてしまう。
【０００３】
1995年8月、第30巻、No.8のIEEE journal of solid state circuitsにおいて
、Shin'ichiro Mutoh, Takakuni Douseki, Yasuyuki Matsuya, Takahiro Aoki,
Satoshi Shigematsu and Junzo Yamada（以下、「Mutoh他」と称す）による、「
マルチ閾値-電圧CMOSを有する1V 供給電圧高速デジタル回路技術」と言う題名の
論文が、発表された。Mutoh他は、回路を活性モードとスリープモードに二者択
一的に動作させることにより、サブ閾値漏洩電流による消費電力を、どのように
低減させることができるかについて記述している。この回路は、パワー遮断トラ
ンジスタを含む。スリープモードにおいて、パワー遮断トランジスタは、回路部
と電源との間の接続を遮断する。このようにして、サブ閾値漏洩電流による消費
電力は、回路がほとんどの間動作するモードであるスリープモードにおいて最小
となる。
、Shin'ichiro Mutoh, Takakuni Douseki, Yasuyuki Matsuya, Takahiro Aoki,
Satoshi Shigematsu and Junzo Yamada（以下、「Mutoh他」と称す）による、「
マルチ閾値-電圧CMOSを有する1V 供給電圧高速デジタル回路技術」と言う題名の
論文が、発表された。Mutoh他は、回路を活性モードとスリープモードに二者択
一的に動作させることにより、サブ閾値漏洩電流による消費電力を、どのように
低減させることができるかについて記述している。この回路は、パワー遮断トラ
ンジスタを含む。スリープモードにおいて、パワー遮断トランジスタは、回路部
と電源との間の接続を遮断する。このようにして、サブ閾値漏洩電流による消費
電力は、回路がほとんどの間動作するモードであるスリープモードにおいて最小
となる。
【０００４】
Mutoh他は、固有閾値電圧が回路内の他のトランジスタのものより高くなるよ
うに製造されたパワー遮断トランジスタを、使用している。したがって、このパ
ワー遮断トランジスタは、他のトランジスタの高いサブ閾値漏洩電流による影響
を受けない。回路の製造の間に、付加マスクおよび付加注入ステップを用いるこ
とにより、より高い固有閾値を実現することができる。これに代えて、高および
低閾値トランジスタに対して層厚が異なるゲート酸化物を生成することにより、
異なる閾値を実現することもできる。
うに製造されたパワー遮断トランジスタを、使用している。したがって、このパ
ワー遮断トランジスタは、他のトランジスタの高いサブ閾値漏洩電流による影響
を受けない。回路の製造の間に、付加マスクおよび付加注入ステップを用いるこ
とにより、より高い固有閾値を実現することができる。これに代えて、高および
低閾値トランジスタに対して層厚が異なるゲート酸化物を生成することにより、
異なる閾値を実現することもできる。
【０００５】
Mutoh他により記載されている回路は、フリップフロップのような記憶回路も
含む。スリープモードにおいてもそれらの記憶回路に記憶されている情報を保持
するために、記憶回路は、活性モードおよびスリープモードの両方においてパワ
ーを受ける。記憶回路のトランジスタは、より高い固有閾値を有するように製造
される。したがって、記憶回路で消費されるサブ閾値漏洩電流はより少なくなる
。しかしながら、閾値を高くすると、「オン」状態で流れる電流が小さくなって
しまうと言う問題が発生する。トランジスタが論理的に「オン」である場合、そ
のゲートとソースとの間に電源電圧差が与えられ、トランジスタの主電流チャネ
ルは、導通するべきである。閾値電圧が高いので、ゲートに与えられる電源電圧
が、閾値よりはるかに高くなることはなく、その結果「オン」状態において主電
流チャネルには僅かな電流しか流れない。これは、回路のスピードを低減させ、
そしてそれは閾値を上げる可能性を限定してしまう。
含む。スリープモードにおいてもそれらの記憶回路に記憶されている情報を保持
するために、記憶回路は、活性モードおよびスリープモードの両方においてパワ
ーを受ける。記憶回路のトランジスタは、より高い固有閾値を有するように製造
される。したがって、記憶回路で消費されるサブ閾値漏洩電流はより少なくなる
。しかしながら、閾値を高くすると、「オン」状態で流れる電流が小さくなって
しまうと言う問題が発生する。トランジスタが論理的に「オン」である場合、そ
のゲートとソースとの間に電源電圧差が与えられ、トランジスタの主電流チャネ
ルは、導通するべきである。閾値電圧が高いので、ゲートに与えられる電源電圧
が、閾値よりはるかに高くなることはなく、その結果「オン」状態において主電
流チャネルには僅かな電流しか流れない。これは、回路のスピードを低減させ、
そしてそれは閾値を上げる可能性を限定してしまう。
【０００６】
Mutoh他は、この記憶回路においては、閾値が低いトランジスタを有するイン
バータを閾値が高いトランジスタを有するインバータに並列に付加することによ
り、記憶回路のスピードを上げている。付加インバータは、スリープモードでは
付加インバータへの電源供給を遮断する高閾値パワー遮断トランジスタを介して
、電源に接続されている。この付加インバータは、活性モードではより高いスピ
ードを提供し、かつスリープモードでは実質的にパワーを消費することはない。
バータを閾値が高いトランジスタを有するインバータに並列に付加することによ
り、記憶回路のスピードを上げている。付加インバータは、スリープモードでは
付加インバータへの電源供給を遮断する高閾値パワー遮断トランジスタを介して
、電源に接続されている。この付加インバータは、活性モードではより高いスピ
ードを提供し、かつスリープモードでは実質的にパワーを消費することはない。
【０００７】
本発明の目的は、固有閾値が異なるトランジスタを使用するこのような記憶回
路により、デジタル電子回路のスピードを上げることである。
路により、デジタル電子回路のスピードを上げることである。
【０００８】
本発明の回路は、請求項1に記載されている。本発明によると、スリープモー
ドの間、パワー遮断トランジスタと並列に電流を流すことにより、パワー遮断ト
ランジスタおよび記憶されている情報を保持する記憶トランジスタが、各々、サ
ブ閾値漏洩電流の減少を実現させるために異なる方法で構成されている。記憶情
報は、通常、低および高閾値記憶トランジスタの制御電極を、インバータを介し
て間接的に制御する。一つの記憶トランジスタは、漏洩電流を低減させるために
高固有閾値を有する。パワー遮断トランジスタを流れる電流は、そのゲート-ソ
ース電圧により制御される。パワー遮断トランジスタを流れる電流漏洩は、スリ
ープモードおよびスタンバイモードのそれぞれにおいてゲート-ソース電圧に逆
極性を与えることにより低減させる。このようにして、漏洩の量が同じとした場
合、パワー遮断は、パワー遮断トランジスタと並列に接続されている記憶トラン
ジスタより低い閾値を有することができる。これは、回路のスピードを増大させ
る。
ドの間、パワー遮断トランジスタと並列に電流を流すことにより、パワー遮断ト
ランジスタおよび記憶されている情報を保持する記憶トランジスタが、各々、サ
ブ閾値漏洩電流の減少を実現させるために異なる方法で構成されている。記憶情
報は、通常、低および高閾値記憶トランジスタの制御電極を、インバータを介し
て間接的に制御する。一つの記憶トランジスタは、漏洩電流を低減させるために
高固有閾値を有する。パワー遮断トランジスタを流れる電流は、そのゲート-ソ
ース電圧により制御される。パワー遮断トランジスタを流れる電流漏洩は、スリ
ープモードおよびスタンバイモードのそれぞれにおいてゲート-ソース電圧に逆
極性を与えることにより低減させる。このようにして、漏洩の量が同じとした場
合、パワー遮断は、パワー遮断トランジスタと並列に接続されている記憶トラン
ジスタより低い閾値を有することができる。これは、回路のスピードを増大させ
る。
【０００９】
NMOSパワー遮断トランジスタの場合、例えば、ゲート-ソース電圧は、活性モ
ードでは正で、スリープモードでは負である。負のゲート−ソース電圧は、例え
ば、ソースを負の電源接続に接続し、そしてゲート電圧に電源接続の電圧より低
い電圧を与えることにより実現される。これに代えて、ゲートを負の電源接続に
、そしてソースを負の電源より高い電圧を流すノードに接続することもできる。
PMOSトランジスタを有する回路の場合、極性は、NMOSトランジスタの回路とは逆
になる。
ードでは正で、スリープモードでは負である。負のゲート−ソース電圧は、例え
ば、ソースを負の電源接続に接続し、そしてゲート電圧に電源接続の電圧より低
い電圧を与えることにより実現される。これに代えて、ゲートを負の電源接続に
、そしてソースを負の電源より高い電圧を流すノードに接続することもできる。
PMOSトランジスタを有する回路の場合、極性は、NMOSトランジスタの回路とは逆
になる。
【００１０】
本発明の回路の一実施例は、請求項2に記載されている。この実施例は、両方
とも請求項1に記載したトランジスタを含む一対のクロス結合されたインバータ
を含むスレーブ記憶セルを有する、マスタースレーブ型フリップフロップを含む
。フリップフロップのマスタ記憶セルからの情報は、接続パスにより別の回路に
渡される。スレーブ記憶セルは、接続パスに接続されているので、スレーブ記憶
セルは、接続パスの情報を保持することができるが、接続パスは、スレーブ記憶
セルのインバータを通っていない。このようにして、マスタ記憶セルから別の回
路への情報伝送は、インバータにおける高閾値トランジスタの使用により遅延が
増大するという問題を有しない。
とも請求項1に記載したトランジスタを含む一対のクロス結合されたインバータ
を含むスレーブ記憶セルを有する、マスタースレーブ型フリップフロップを含む
。フリップフロップのマスタ記憶セルからの情報は、接続パスにより別の回路に
渡される。スレーブ記憶セルは、接続パスに接続されているので、スレーブ記憶
セルは、接続パスの情報を保持することができるが、接続パスは、スレーブ記憶
セルのインバータを通っていない。このようにして、マスタ記憶セルから別の回
路への情報伝送は、インバータにおける高閾値トランジスタの使用により遅延が
増大するという問題を有しない。
【００１１】
高閾値トランジスタは、スリープモードにおいて情報を保存するために必要な
記憶セルのみでパワー遮断トランジスタを実質上ブリッジするために、使用する
ことが好ましい。スリープモードにおいて情報を保存する必要がない他の回路は
、パワー遮断トランジスタと並列の高閾値トランジスタを流れる電流パスが残存
しないように、電源から実質上全て切り離すことが好ましい。このようにして、
最大限のパワーが、最低限の付加トランジスタにより節約される。
記憶セルのみでパワー遮断トランジスタを実質上ブリッジするために、使用する
ことが好ましい。スリープモードにおいて情報を保存する必要がない他の回路は
、パワー遮断トランジスタと並列の高閾値トランジスタを流れる電流パスが残存
しないように、電源から実質上全て切り離すことが好ましい。このようにして、
最大限のパワーが、最低限の付加トランジスタにより節約される。
【００１２】
また、記憶セルは情報を記憶するノードを各電源に接続する、各々が、請求項
1に記載の記憶トランジスタを含む2つの相補部分を有することが好ましい。この
ようにして、ノードが論理低レベルを記憶する場合およびノードが論理高レベル
を記憶する場合の両方で、パワーは、活性モードへのリターンに応じて節約され
る。この結果、単一の部分のみと同様に2つの部分で、平均して二倍ものパワー
が、節約される。加えて、内側のパワーが与えられていないノードは電源供給電
圧の間の電圧を取るので、パワーは節約され、その結果、活性モードへのリター
ンに応じてこれらのノードを再充電するために必要なパワーはより少なくて済む
ようになる。
1に記載の記憶トランジスタを含む2つの相補部分を有することが好ましい。この
ようにして、ノードが論理低レベルを記憶する場合およびノードが論理高レベル
を記憶する場合の両方で、パワーは、活性モードへのリターンに応じて節約され
る。この結果、単一の部分のみと同様に2つの部分で、平均して二倍ものパワー
が、節約される。加えて、内側のパワーが与えられていないノードは電源供給電
圧の間の電圧を取るので、パワーは節約され、その結果、活性モードへのリター
ンに応じてこれらのノードを再充電するために必要なパワーはより少なくて済む
ようになる。
【００１３】
本発明の回路の一実施例によると、パワー遮断トランジスタは、それぞれ、高
閾値記憶トランジスタのソースおよびドレーンに接続されているソースおよびド
レーンを有する。低閾値記憶トランジスタの主電流チャネルは、ドレーンと、そ
の電圧が記憶情報を表すノードとの間に接続されているので、ノードからの主電
流は、パワー遮断トランジスタまたは高閾値記憶トランジスタの何れかまたは両
方の主電流チャネルに、低閾値記憶トランジスタを介して流れることが出来る。
ノードの電圧は、（間接的に他のインバータを介して）低および高閾値記憶トラ
ンジスタを制御する。記憶トランジスタは、同時に、両方とも導通するか、また
は両方とも電流をブロックするので、高閾値記憶トランジスタの主電流チャネル
は、情報を記憶するノードに直接接続されている必要はない。漏洩電流が、並列
ではなく直列に記憶トランジスタを流れなければならない場合、これはこの漏洩
電流を低減させる。さらに、これは回路のレイアウトを単純化することができる
。また、他のトランジスタの主電流チャネルを、高閾値記憶トランジスタからの
干渉無しに、種々の機能的な目的に対して低閾値記憶トランジスタと直列に含ま
せることができる。
閾値記憶トランジスタのソースおよびドレーンに接続されているソースおよびド
レーンを有する。低閾値記憶トランジスタの主電流チャネルは、ドレーンと、そ
の電圧が記憶情報を表すノードとの間に接続されているので、ノードからの主電
流は、パワー遮断トランジスタまたは高閾値記憶トランジスタの何れかまたは両
方の主電流チャネルに、低閾値記憶トランジスタを介して流れることが出来る。
ノードの電圧は、（間接的に他のインバータを介して）低および高閾値記憶トラ
ンジスタを制御する。記憶トランジスタは、同時に、両方とも導通するか、また
は両方とも電流をブロックするので、高閾値記憶トランジスタの主電流チャネル
は、情報を記憶するノードに直接接続されている必要はない。漏洩電流が、並列
ではなく直列に記憶トランジスタを流れなければならない場合、これはこの漏洩
電流を低減させる。さらに、これは回路のレイアウトを単純化することができる
。また、他のトランジスタの主電流チャネルを、高閾値記憶トランジスタからの
干渉無しに、種々の機能的な目的に対して低閾値記憶トランジスタと直列に含ま
せることができる。
【００１４】
本発明の回路のこれらのそしてまた他の有利な態様は、次の図を使用して、よ
り詳細に記載される。
り詳細に記載される。
【００１５】
図1は、マスタスレーブフリップフロップを回路を示す。この回路は、入力ゲ
ート10、マスタ記憶素子12、中間ゲート14、スレーブ記憶素子16、パワー遮断ト
ランジスタ17a,b、ブースター回路18および別の回路19を含む。マスタ記憶素子1
2は、入力ゲート10の出力に結合されている入力と中間ゲート14の入力に結合さ
れている出力とを有する第一インバータ120を有する。マスタ記憶素子12は、第
一インバータ120の出力および入力にそれぞれ結合されている入力および出力を
有する第二インバータ122を有する。第二インバータ122は、ゲート制御インバー
タである。中間ゲート14は、ゲート制御インバータであって、かつ別の回路19と
スレーブ記憶素子16に結合されている出力を有する。
ート10、マスタ記憶素子12、中間ゲート14、スレーブ記憶素子16、パワー遮断ト
ランジスタ17a,b、ブースター回路18および別の回路19を含む。マスタ記憶素子1
2は、入力ゲート10の出力に結合されている入力と中間ゲート14の入力に結合さ
れている出力とを有する第一インバータ120を有する。マスタ記憶素子12は、第
一インバータ120の出力および入力にそれぞれ結合されている入力および出力を
有する第二インバータ122を有する。第二インバータ122は、ゲート制御インバー
タである。中間ゲート14は、ゲート制御インバータであって、かつ別の回路19と
スレーブ記憶素子16に結合されている出力を有する。
【００１６】
入力ゲート10の電源接続、マスタ記憶素子12におけるインバータ120、122、中
間ゲート14および別の回路19は、パワー遮断トランジスタ17a,bの主電流チャネ
ルによりそれぞれ全体の電源パワー接続Vss, Vddに接続されている。ブースター
回路18は、パワー遮断トランジスタ17a,bのゲートに接続されている出力を有す
る。
間ゲート14および別の回路19は、パワー遮断トランジスタ17a,bの主電流チャネ
ルによりそれぞれ全体の電源パワー接続Vss, Vddに接続されている。ブースター
回路18は、パワー遮断トランジスタ17a,bのゲートに接続されている出力を有す
る。
【００１７】
スレーブ記憶素子16は、クロス結合された第一および第二インバータ160a,bを
含む。インバータ160a,bは、各々、第一記憶トランジスタ163a,bの主電流チャネ
ルと別のパワー遮断トランジスタ170a、171aと互いに直列に第一電源の接続Vss
に結合されている出力ノード161a,bを含む。ノード161a,bは、また、パワー遮断
トランジスタ17aと並列に、第二記憶トランジスタ164a,bの主電流チャネルを介
して第一電源の接続Vssにも結合されている。ノード161a,bは、第一および第二
記憶トランジスタ163a,b 164a,bを有する回路の相補バージョンである（別のパ
ワー遮断トランジスタ170b, 171bを含む）回路166a,bおよび別のパワー遮断トラ
ンジスタ170a, 171aを介して第二電源の接続Vddに接続されている。第一インバ
ータ160aの出力ノード161aは、第二インバータ160bの第一および第二記憶トラン
ジスタ163b、164bのゲートに結合されている。第二インバータ160bの出力ノード
161bは、第一インバータ160aの第一および第二記憶トランジスタ164a、163aのゲ
ートに結合されている。第二インバータ160bの出力ノード161bは、中間ゲート14
の出力に結合されている。第二インバータ160bは、出力ノード161bと第一および
第二記憶トランジスタ164b, 163bの主電流チャネルとの間に主電流チャネルを有
するゲートトランジスタ168が含まれている点で、第一インバータ160aと異なる
。
含む。インバータ160a,bは、各々、第一記憶トランジスタ163a,bの主電流チャネ
ルと別のパワー遮断トランジスタ170a、171aと互いに直列に第一電源の接続Vss
に結合されている出力ノード161a,bを含む。ノード161a,bは、また、パワー遮断
トランジスタ17aと並列に、第二記憶トランジスタ164a,bの主電流チャネルを介
して第一電源の接続Vssにも結合されている。ノード161a,bは、第一および第二
記憶トランジスタ163a,b 164a,bを有する回路の相補バージョンである（別のパ
ワー遮断トランジスタ170b, 171bを含む）回路166a,bおよび別のパワー遮断トラ
ンジスタ170a, 171aを介して第二電源の接続Vddに接続されている。第一インバ
ータ160aの出力ノード161aは、第二インバータ160bの第一および第二記憶トラン
ジスタ163b、164bのゲートに結合されている。第二インバータ160bの出力ノード
161bは、第一インバータ160aの第一および第二記憶トランジスタ164a、163aのゲ
ートに結合されている。第二インバータ160bの出力ノード161bは、中間ゲート14
の出力に結合されている。第二インバータ160bは、出力ノード161bと第一および
第二記憶トランジスタ164b, 163bの主電流チャネルとの間に主電流チャネルを有
するゲートトランジスタ168が含まれている点で、第一インバータ160aと異なる
。
【００１８】
第二記憶トランジスタ164a,bは、回路内の他のトランジスタより高い（特に、
第一記憶トランジスタ163a,bおよびパワー遮断トランジスタ17a, 170a, 171aよ
り高い）固有閾値を有する。これは、例えば、図1の回路を含む集積回路を製造
する製造工程において、注入ステップを付加することにより実現することができ
る。このようにして、一方、第二記憶トランジスタ164a,bに対して、そして第一
記憶トランジスタ163a,bを含む他方のトランジスタに対して、ドープ原子の異な
る密度を、実現することが出来、これにより、異なる固有閾値が得られる。これ
に代えて、異なる閾値を、高および低閾値トランジスタに対して異なる層厚のゲ
ート酸化物を生成することにより実現することもできる。
第一記憶トランジスタ163a,bおよびパワー遮断トランジスタ17a, 170a, 171aよ
り高い）固有閾値を有する。これは、例えば、図1の回路を含む集積回路を製造
する製造工程において、注入ステップを付加することにより実現することができ
る。このようにして、一方、第二記憶トランジスタ164a,bに対して、そして第一
記憶トランジスタ163a,bを含む他方のトランジスタに対して、ドープ原子の異な
る密度を、実現することが出来、これにより、異なる固有閾値が得られる。これ
に代えて、異なる閾値を、高および低閾値トランジスタに対して異なる層厚のゲ
ート酸化物を生成することにより実現することもできる。
【００１９】
図1には、簡単化のために単一のマスタ／スレーブ記憶素子12, 16しか示され
ていないが、通常の回路は、もちろん、これらの記憶素子を多数含むであろう。
動作中、記憶素子12、16は二段階の記憶機能を実行する。位相信号Φは、位相を
示し、ゲート制御インバータを制御する。第一段階において、入力ゲート10がイ
ネーブルにされ、マスタ記憶素子122の第二インバータ122がディセーブルにされ
、中間ゲート14がディセーブルにされ、そして相補形回路166bにおけるその対応
トランジスタと同様に、ゲート制御トランジスタ168が、導通する。第一段階で
は、スレーブ記憶素子が、マスタ記憶素子におけるデータが変化する時点での中
間ゲート14の出力データを、別の回路19が使用出来るように、保持する。第二段
階において、入力ゲート10はディセーブルにされ、マスタ記憶素子12における第
二インバータ122はイネーブルにされ、中間ゲート14はイネーブルにされ、そし
てゲートトランジスタ18と相補形回路166bにおけるその対応トランジスタが導通
する。第二段階において、マスタ記憶素子12が、別の回路19が使用出来るように
、データを保持する。
ていないが、通常の回路は、もちろん、これらの記憶素子を多数含むであろう。
動作中、記憶素子12、16は二段階の記憶機能を実行する。位相信号Φは、位相を
示し、ゲート制御インバータを制御する。第一段階において、入力ゲート10がイ
ネーブルにされ、マスタ記憶素子122の第二インバータ122がディセーブルにされ
、中間ゲート14がディセーブルにされ、そして相補形回路166bにおけるその対応
トランジスタと同様に、ゲート制御トランジスタ168が、導通する。第一段階で
は、スレーブ記憶素子が、マスタ記憶素子におけるデータが変化する時点での中
間ゲート14の出力データを、別の回路19が使用出来るように、保持する。第二段
階において、入力ゲート10はディセーブルにされ、マスタ記憶素子12における第
二インバータ122はイネーブルにされ、中間ゲート14はイネーブルにされ、そし
てゲートトランジスタ18と相補形回路166bにおけるその対応トランジスタが導通
する。第二段階において、マスタ記憶素子12が、別の回路19が使用出来るように
、データを保持する。
【００２０】
動作中、この回路は、活性モードとスリープモードとで二者択一的に動作する
ことができる。活性モードにおいて、ブースター回路18は、回路を第一電源Vss
に接続するパワー遮断トランジスタ17a, 170a, 171aのゲートに電圧Vddを与える
。同様に、電圧Vssは、回路を第二電源Vddに接続するパワー遮断トランジスタ17
b, 170b, 171bのゲートに与えられる。このようにして、パワー遮断トランジス
タの主チャネルが導通し、パワー遮断トランジスタ17a,b, 170a,b, 171a,bに接
続されている回路が動作する。
ことができる。活性モードにおいて、ブースター回路18は、回路を第一電源Vss
に接続するパワー遮断トランジスタ17a, 170a, 171aのゲートに電圧Vddを与える
。同様に、電圧Vssは、回路を第二電源Vddに接続するパワー遮断トランジスタ17
b, 170b, 171bのゲートに与えられる。このようにして、パワー遮断トランジス
タの主チャネルが導通し、パワー遮断トランジスタ17a,b, 170a,b, 171a,bに接
続されている回路が動作する。
【００２１】
スリープモードにおいて、ブースター回路18は、回路を第一電源Vssに接続す
るパワー遮断トランジスタ17a, 170a, 170bのゲートにVssより低い電圧を与える
。好ましくは、ブースト電圧は、Vssより低い100〜800ミリボルト（典型的には
、400〜500ミリボルト）である。より大きい電圧は、ゲートにより誘起される漏
洩電流を増大させるであろう。層厚が異なるゲート酸化物を使用することにより
異なる閾値を実現させると、より広い範囲のゲート電圧を使用することができる
。同様に、ブースター回路18は、回路を第二電源Vddに接続するパワー遮断トラ
ンジスタ17b, 170b, 171bに、Vddより高い電圧を与える。このようにして、パワ
ー遮断トランジスタ17a,bに接続されている回路への電源供給は、遮断され、そ
して回路は、通常、動作を停止する。パワー遮断トランジスタ17a,b 170a,b, 17
1a,bを流れるサブ閾値電流漏洩は、それらのゲート電圧を電源範囲の外側で増大
させることにより低減する。活性モードにおける動作中、ブースター回路18はス
イッチオン／オフさせる必要はないので、ブースター回路18の使用により、活性
モードにおける回路が遅くなることはない。
るパワー遮断トランジスタ17a, 170a, 170bのゲートにVssより低い電圧を与える
。好ましくは、ブースト電圧は、Vssより低い100〜800ミリボルト（典型的には
、400〜500ミリボルト）である。より大きい電圧は、ゲートにより誘起される漏
洩電流を増大させるであろう。層厚が異なるゲート酸化物を使用することにより
異なる閾値を実現させると、より広い範囲のゲート電圧を使用することができる
。同様に、ブースター回路18は、回路を第二電源Vddに接続するパワー遮断トラ
ンジスタ17b, 170b, 171bに、Vddより高い電圧を与える。このようにして、パワ
ー遮断トランジスタ17a,bに接続されている回路への電源供給は、遮断され、そ
して回路は、通常、動作を停止する。パワー遮断トランジスタ17a,b 170a,b, 17
1a,bを流れるサブ閾値電流漏洩は、それらのゲート電圧を電源範囲の外側で増大
させることにより低減する。活性モードにおける動作中、ブースター回路18はス
イッチオン／オフさせる必要はないので、ブースター回路18の使用により、活性
モードにおける回路が遅くなることはない。
【００２２】
スレーブ記憶素子16は、スリープモードにおいても記憶情報を保持する。第二
記憶トランジスタ164a,bは、パワー遮断トランジスタ171a, 170aと並列に電源Vs
sに接続されている。したがって、高ゲートソースが与えられると、これらのト
ランジスタ164a,bの主電流チャネルは、（記憶データに依存して）スリープモー
ドにおいてさえ電流を導通させることができる。同様に、相補形回路166a,bは、
（記憶データと逆依存で）パワー遮断トランジスタ170b, 171bと並列に電流を流
すことが出来る。ゲートトランジスタ18は、導電状態に保たれる。この結果、ス
レーブ記憶素子16は、スリープモードにおいてもデータを保持する。記憶トラン
ジスタ163a,bに使用されるパワー遮断トランジスタ170a,b, 171a,bは、パワー遮
断トランジスタ17a,bと（別の回路19のような）組合せ回路との間の接続から分
離されるように、第一記憶トランジスタ163a,bに接続されることが好ましい。こ
れにより、逐次、第二記憶トランジスタ164a,bを介した電源接続Vdd, Vss、出力
ノード161a,b、および第一記憶トランジスタ163a,bからの（別の回路19のような
）これらの組合せ回路への寄生電流が防止される。異なるインバータ160a,bに対
して別々のパワー遮断トランジスタ170a,b, 171a,bを用いる代わりに、これらの
インバータ160a,bに対して共有パワー遮断トランジスタを使用することもできる
が、これは、パワー遮断トランジスタを多くの組合せ回路と共有する場合よりも
程度は小さいが、寄生漏洩電流も増加させるであろう。
記憶トランジスタ164a,bは、パワー遮断トランジスタ171a, 170aと並列に電源Vs
sに接続されている。したがって、高ゲートソースが与えられると、これらのト
ランジスタ164a,bの主電流チャネルは、（記憶データに依存して）スリープモー
ドにおいてさえ電流を導通させることができる。同様に、相補形回路166a,bは、
（記憶データと逆依存で）パワー遮断トランジスタ170b, 171bと並列に電流を流
すことが出来る。ゲートトランジスタ18は、導電状態に保たれる。この結果、ス
レーブ記憶素子16は、スリープモードにおいてもデータを保持する。記憶トラン
ジスタ163a,bに使用されるパワー遮断トランジスタ170a,b, 171a,bは、パワー遮
断トランジスタ17a,bと（別の回路19のような）組合せ回路との間の接続から分
離されるように、第一記憶トランジスタ163a,bに接続されることが好ましい。こ
れにより、逐次、第二記憶トランジスタ164a,bを介した電源接続Vdd, Vss、出力
ノード161a,b、および第一記憶トランジスタ163a,bからの（別の回路19のような
）これらの組合せ回路への寄生電流が防止される。異なるインバータ160a,bに対
して別々のパワー遮断トランジスタ170a,b, 171a,bを用いる代わりに、これらの
インバータ160a,bに対して共有パワー遮断トランジスタを使用することもできる
が、これは、パワー遮断トランジスタを多くの組合せ回路と共有する場合よりも
程度は小さいが、寄生漏洩電流も増加させるであろう。
【００２３】
第二記憶トランジスタ164a,bが、並列で、かつパワー遮断トランジスタ17aと
直列でないので、これらの第二記憶トランジスタ164a,bは、スリープモードにお
いても、サブ閾値漏洩電流を導通させ、これにより高消費電力がもたらされるか
もしれない。閾値が高い第二記憶トランジスタ164a,bを使用することにより、第
二記憶トランジスタ164a,bのサブ閾値漏洩電流は、低減される。本発明によると
、記憶トランジスタ163a,b, 164a,bと同様な高および低閾値トランジスタの組合
せが、相補形回路166a,bにおいても使用される。しかしながら、相補形回路160a
,bにおいてこれらのトランジスタが無い場合でさえ、サブ閾値漏洩電流は、第二
記憶トランジスタ164a,bにおける高閾値により、すでに半分低減しているであろ
う。
直列でないので、これらの第二記憶トランジスタ164a,bは、スリープモードにお
いても、サブ閾値漏洩電流を導通させ、これにより高消費電力がもたらされるか
もしれない。閾値が高い第二記憶トランジスタ164a,bを使用することにより、第
二記憶トランジスタ164a,bのサブ閾値漏洩電流は、低減される。本発明によると
、記憶トランジスタ163a,b, 164a,bと同様な高および低閾値トランジスタの組合
せが、相補形回路166a,bにおいても使用される。しかしながら、相補形回路160a
,bにおいてこれらのトランジスタが無い場合でさえ、サブ閾値漏洩電流は、第二
記憶トランジスタ164a,bにおける高閾値により、すでに半分低減しているであろ
う。
【００２４】
これらのトランジスタ164a,bに対して高閾値を使用することにより、それらは
、閾値がより低い同じサイズのトランジスタより、より低速で動作することにな
るが、スリープモードにおいてはスイッチングが不必要で、かつ活性モードにお
いては第二記憶トランジスタ164a,bと同一のデータ保持機能をそれら自身に対し
て実行することができる、閾値がより低い第一記憶トランジスタ163a,bが存在す
るので、この問題の程度は、低い。
、閾値がより低い同じサイズのトランジスタより、より低速で動作することにな
るが、スリープモードにおいてはスイッチングが不必要で、かつ活性モードにお
いては第二記憶トランジスタ164a,bと同一のデータ保持機能をそれら自身に対し
て実行することができる、閾値がより低い第一記憶トランジスタ163a,bが存在す
るので、この問題の程度は、低い。
【００２５】
加えて、スレーブ記憶素子16は、マスタ記憶素子12から別の回路19までのクリ
ティカルタイミングパスの外側に設けられている。中間ゲート14から別の回路19
への信号パスは、インバータ160a,bの入力からこれらのインバータ160a,bの出力
へのパスの短絡回路である。したがって、インバータ160a,bの入力からの信号変
化をこれらのインバータ60a,bの出力に伝播するために必要な時間は、マスタ記
憶素子12からそれらの信号変化を別の回路19に伝播するために必要な時間に影響
を及ぼさない。これにより、第二記憶トランジスタ164a,bにおいてより高い閾値
を使用することによるこの時間のいかなるスローダウンも低減させることが出来
る。
ティカルタイミングパスの外側に設けられている。中間ゲート14から別の回路19
への信号パスは、インバータ160a,bの入力からこれらのインバータ160a,bの出力
へのパスの短絡回路である。したがって、インバータ160a,bの入力からの信号変
化をこれらのインバータ60a,bの出力に伝播するために必要な時間は、マスタ記
憶素子12からそれらの信号変化を別の回路19に伝播するために必要な時間に影響
を及ぼさない。これにより、第二記憶トランジスタ164a,bにおいてより高い閾値
を使用することによるこの時間のいかなるスローダウンも低減させることが出来
る。
【００２６】
もちろん、本発明は、図1の実施例に限定されることはない。例えば、スレー
ブ記憶素子16からの遅延が増加することが問題にならない場合には、入力ゲート
10と中間ゲート14の間の信号パスの一部として示されているマスタ記憶素子にお
けるインバータ120, 122のように、スレーブ記憶素子16のインバータ160a,bの一
つをマスタ記憶素子12から別の回路19までの信号パスに組み込むこともできる。
さらに、単一のパワー遮断トランジスタ17a,bが図1の全体の回路に対して示され
たが、別々のパワー遮断トランジスタ17a,bを、別々の回路に設けることも出来
る。パワー遮断トランジスタ17a,bのゲート電圧を電源電圧より高くなるまで増
大させるブースター回路18の代わりに、ゲート電圧を実質上電源電圧にするが、
パワー遮断トランジスタ17a,bの電源電圧を電源電圧範囲内にシフトさせる回路
を使用することもできる。このようにして、活性モードと同様に、スリープモー
ドにおいてもゲート−ソース電圧の符号を変化させる同じ効果が、得られる。
ブ記憶素子16からの遅延が増加することが問題にならない場合には、入力ゲート
10と中間ゲート14の間の信号パスの一部として示されているマスタ記憶素子にお
けるインバータ120, 122のように、スレーブ記憶素子16のインバータ160a,bの一
つをマスタ記憶素子12から別の回路19までの信号パスに組み込むこともできる。
さらに、単一のパワー遮断トランジスタ17a,bが図1の全体の回路に対して示され
たが、別々のパワー遮断トランジスタ17a,bを、別々の回路に設けることも出来
る。パワー遮断トランジスタ17a,bのゲート電圧を電源電圧より高くなるまで増
大させるブースター回路18の代わりに、ゲート電圧を実質上電源電圧にするが、
パワー遮断トランジスタ17a,bの電源電圧を電源電圧範囲内にシフトさせる回路
を使用することもできる。このようにして、活性モードと同様に、スリープモー
ドにおいてもゲート−ソース電圧の符号を変化させる同じ効果が、得られる。
【００２７】
クロス結合されたインバータ160a,bの代わりに、NANDゲートのような他のクロ
ス結合された反転回路を、使用することもできる。この場合、論理関数の組合せ
を実行するために、反転回路には第一記憶トランジスタ163a,bに加えて、いくつ
かの低閾値トランジスタを使用することができる。全ての低閾値トランジスタの
主電流チャネルは、パワー遮断トランジスタ17a,bの少なくとも一つの主電流チ
ャネルのみにより、電源Vss, Vddに結合されることが好ましい。パワー遮断トラ
ンジスタ17a,bが導通する場合に低パワートランジスタを流れる機能的に等価な
電流が、パワー遮断トランジスタ17a,bが導通しない場合に高閾値トランジスタ
を確実に流れるように、いくつかの低閾値トランジスタに対するコンパニオンと
して、パワー遮断トランジスタ17a,bをブリッジする高閾値トランジスタを設け
ることができる。これは、例えば、それらの低閾値トランジスタがパワー遮断ト
ランジスタ17a,bの主電流チャネルに直接接続されている限り、スレーブ記憶素
子内のすべての低閾値トランジスタに対するコンパニオンとして各高閾値トラン
ジスタを設けることにより実現することができる。低閾値トランジスタおよびそ
のコンパニオン高閾値トランジスタのドレーンは共に結合されていて、そして高
閾値トランジスタのソースは、電源に結合されている。この結果、高閾値トラン
ジスタの主電流チャネルは、パワー遮断トランジスタの主電流チャネルとそのコ
ンパニオン低閾値トランジスタとの直列接続をブリッジする。
ス結合された反転回路を、使用することもできる。この場合、論理関数の組合せ
を実行するために、反転回路には第一記憶トランジスタ163a,bに加えて、いくつ
かの低閾値トランジスタを使用することができる。全ての低閾値トランジスタの
主電流チャネルは、パワー遮断トランジスタ17a,bの少なくとも一つの主電流チ
ャネルのみにより、電源Vss, Vddに結合されることが好ましい。パワー遮断トラ
ンジスタ17a,bが導通する場合に低パワートランジスタを流れる機能的に等価な
電流が、パワー遮断トランジスタ17a,bが導通しない場合に高閾値トランジスタ
を確実に流れるように、いくつかの低閾値トランジスタに対するコンパニオンと
して、パワー遮断トランジスタ17a,bをブリッジする高閾値トランジスタを設け
ることができる。これは、例えば、それらの低閾値トランジスタがパワー遮断ト
ランジスタ17a,bの主電流チャネルに直接接続されている限り、スレーブ記憶素
子内のすべての低閾値トランジスタに対するコンパニオンとして各高閾値トラン
ジスタを設けることにより実現することができる。低閾値トランジスタおよびそ
のコンパニオン高閾値トランジスタのドレーンは共に結合されていて、そして高
閾値トランジスタのソースは、電源に結合されている。この結果、高閾値トラン
ジスタの主電流チャネルは、パワー遮断トランジスタの主電流チャネルとそのコ
ンパニオン低閾値トランジスタとの直列接続をブリッジする。
【００２８】
また、第一および第二記憶トランジスタ163a,b, 164a,bのゲートは、互いに直
接接続されているように示されているが、ゲートは、もちろん他の方法で接続す
ることもできる。（低閾値の）第一記憶トランジスタ163a,bが、少なくとも活性
モードにおいてデータを記憶するように機能し、そして（高閾値の）第二記憶ト
ランジスタ164a,bが、少なくともスリープモードにおいてそのデータを保持する
ように機能すれば、十分である。スリープモードにおいて第一記憶トランジスタ
163a,bのゲートに供給される電圧は、回路の機能には関係しない。同様に、第二
記憶トランジスタ164a,bは、回路の機能に影響を及ぼすこと無く、活性モードの
間、不導通に保つことができる。異なる方法でインバータ160a,bのクロスカップ
リングを実現させるために、第一および第二記憶トランジスタ163a,b, 164a,bの
ゲートを駆動する別々の接続を設けることも出来る。
接接続されているように示されているが、ゲートは、もちろん他の方法で接続す
ることもできる。（低閾値の）第一記憶トランジスタ163a,bが、少なくとも活性
モードにおいてデータを記憶するように機能し、そして（高閾値の）第二記憶ト
ランジスタ164a,bが、少なくともスリープモードにおいてそのデータを保持する
ように機能すれば、十分である。スリープモードにおいて第一記憶トランジスタ
163a,bのゲートに供給される電圧は、回路の機能には関係しない。同様に、第二
記憶トランジスタ164a,bは、回路の機能に影響を及ぼすこと無く、活性モードの
間、不導通に保つことができる。異なる方法でインバータ160a,bのクロスカップ
リングを実現させるために、第一および第二記憶トランジスタ163a,b, 164a,bの
ゲートを駆動する別々の接続を設けることも出来る。
【００２９】
図2は、図1のインバータ160a,bに代えて使用する代替インバータ20を示す。イ
ンバータ20は、第一記憶トランジスタ22、第二記憶トランジスタ23、パワー遮断
トランジスタ24、相補形回路26、出力ノード27および別のノード29を含む。第二
記憶トランジスタ23は、第一記憶トランジスタ22およびパワー遮断トランジスタ
24より高い固有閾値を有する。出力ノード27は、インバータ20の出力を形成する
。出力ノード27は、第一記憶トランジスタ22の主電流チャネルを介して別のノー
ド29に結合されている。別のノード29は、並列の第二記憶トランジスタ23の主電
流チャネルおよびパワー遮断トランジスタ24を介して第一電源の接続Vssに結合
されている。第一および第二記憶トランジスタ22, 23のゲートは、互いに接続さ
れていて、かつインバータ20の入力を形成する。相補形回路26は、出力ノード27
と第二電源Vddとの間に結合されていて、かつ第一および第二記憶トランジスタ2
2、23およびパワー遮断トランジスタの回路と相補型である。
ンバータ20は、第一記憶トランジスタ22、第二記憶トランジスタ23、パワー遮断
トランジスタ24、相補形回路26、出力ノード27および別のノード29を含む。第二
記憶トランジスタ23は、第一記憶トランジスタ22およびパワー遮断トランジスタ
24より高い固有閾値を有する。出力ノード27は、インバータ20の出力を形成する
。出力ノード27は、第一記憶トランジスタ22の主電流チャネルを介して別のノー
ド29に結合されている。別のノード29は、並列の第二記憶トランジスタ23の主電
流チャネルおよびパワー遮断トランジスタ24を介して第一電源の接続Vssに結合
されている。第一および第二記憶トランジスタ22, 23のゲートは、互いに接続さ
れていて、かつインバータ20の入力を形成する。相補形回路26は、出力ノード27
と第二電源Vddとの間に結合されていて、かつ第一および第二記憶トランジスタ2
2、23およびパワー遮断トランジスタの回路と相補型である。
【００３０】
動作中、図2のインバータは、活性モードとスリープモードで二者択一的に使
用することができる。活性モードにおいて、パワー遮断トランジスタ24は、導通
状態にある。この結果第一記憶トランジスタ22（低閾値）が主にインバータの動
作を決定し、その主電流チャネルを流れる電流は、主にパワー遮断トランジスタ
24により排出される。スリープモードにおいて、パワー遮断トランジスタ24は、
不導通状態になる。スリープモードにおいてサブ閾値漏洩電流が、パワー遮断ト
ランジスタ24をほとんど流れないように、パワー遮断トランジスタのゲート電源
電圧は、活性モードとスリープモードで逆符号を有することが好ましい。
用することができる。活性モードにおいて、パワー遮断トランジスタ24は、導通
状態にある。この結果第一記憶トランジスタ22（低閾値）が主にインバータの動
作を決定し、その主電流チャネルを流れる電流は、主にパワー遮断トランジスタ
24により排出される。スリープモードにおいて、パワー遮断トランジスタ24は、
不導通状態になる。スリープモードにおいてサブ閾値漏洩電流が、パワー遮断ト
ランジスタ24をほとんど流れないように、パワー遮断トランジスタのゲート電源
電圧は、活性モードとスリープモードで逆符号を有することが好ましい。
【００３１】
第一記憶トランジスタの主電流チャネルを流れる電流は、記憶素子に記憶され
たデータ、すなわち、その状態に依存する。スリープモードにおいて、第一記憶
トランジスタ22の主電流チャネルからの電流は、それが存在する場合には、第二
記憶トランジスタ23（高閾値電圧）の主電流チャネルにより排出される。第二記
憶トランジスタ23に高閾値を使用することにより、サブ閾値漏洩電流は、より少
なくなるであろう。第二記憶トランジスタ23の主電流チャネルが出力ノード27に
接続されていないので、インバータ20のレイアウトは、インバータ160aのそれに
対する代替を提供する。この結果、図2のインバータに流れる漏洩電流は、より
少なくなるであろう。図1の回路の場合、漏洩電流は、第一および第二記憶トラ
ンジスタの並列の主電流チャネルを流れるのに対し、図2の回路の場合、漏洩電
流は、直列の主電流チャネルを流れるであろう。この直列接続は、漏洩電流を低
減させる。もちろん、この直列接続は、回路のスピードを減少させるかもしれな
いが、これは通常重要ではないので、最小サイズのトランジスタを使用すること
ができる。インバータが使用される状況に応じて、これは、レイアウト上の利点
を有することもできる。NANDゲートのような、組合せ機能を有する反転回路を、
図2のインバータの代わりに使用することもできる。この場合、各パワー遮断ト
ランジスタ24に対して高閾値トランジスタは一つで十分であり、その高閾値トラ
ンジスタのドレーンおよびソースは、パワー遮断トランジスタ24のドレーンおよ
びソースに接続されている。しかしながら、各インバータに対して、別々のパワ
ー遮断トランジスタ24が、必要である。
たデータ、すなわち、その状態に依存する。スリープモードにおいて、第一記憶
トランジスタ22の主電流チャネルからの電流は、それが存在する場合には、第二
記憶トランジスタ23（高閾値電圧）の主電流チャネルにより排出される。第二記
憶トランジスタ23に高閾値を使用することにより、サブ閾値漏洩電流は、より少
なくなるであろう。第二記憶トランジスタ23の主電流チャネルが出力ノード27に
接続されていないので、インバータ20のレイアウトは、インバータ160aのそれに
対する代替を提供する。この結果、図2のインバータに流れる漏洩電流は、より
少なくなるであろう。図1の回路の場合、漏洩電流は、第一および第二記憶トラ
ンジスタの並列の主電流チャネルを流れるのに対し、図2の回路の場合、漏洩電
流は、直列の主電流チャネルを流れるであろう。この直列接続は、漏洩電流を低
減させる。もちろん、この直列接続は、回路のスピードを減少させるかもしれな
いが、これは通常重要ではないので、最小サイズのトランジスタを使用すること
ができる。インバータが使用される状況に応じて、これは、レイアウト上の利点
を有することもできる。NANDゲートのような、組合せ機能を有する反転回路を、
図2のインバータの代わりに使用することもできる。この場合、各パワー遮断ト
ランジスタ24に対して高閾値トランジスタは一つで十分であり、その高閾値トラ
ンジスタのドレーンおよびソースは、パワー遮断トランジスタ24のドレーンおよ
びソースに接続されている。しかしながら、各インバータに対して、別々のパワ
ー遮断トランジスタ24が、必要である。
【００３２】
要約すると、低パワー記憶回路16は、そのゲート電源電圧が、記憶データに依
存して制御される固有閾値を高くした第二格納トランジスタ164a,bと並列に、活
性モードおよびスリープモードのそれぞれでゲート電源電圧が、符号を交互に変
化させるパワー遮断トランジスタ17a,b, 24を使用することにより実現すること
ができる。
存して制御される固有閾値を高くした第二格納トランジスタ164a,bと並列に、活
性モードおよびスリープモードのそれぞれでゲート電源電圧が、符号を交互に変
化させるパワー遮断トランジスタ17a,b, 24を使用することにより実現すること
ができる。
【００３３】
本発明は、マスタスレーブフリップフロップのコンテクストで説明されたが、
これは、もちろんSRAMメモリーセルのような他の記憶回路にも適用することがで
きる。
これは、もちろんSRAMメモリーセルのような他の記憶回路にも適用することがで
きる。
【図１】マスタスレーブフリップフロップを有する回路を示す。
【図２】記憶素子に使用されるインバータを示す。
10 入力ゲート
12 マスタ記憶素子
16 スレーブ記憶素子
14 中間ゲート
17a,b パワー遮断トランジスタ
18 ブースター回路
19 別の回路
120 第一インバータ
122 第二インバータ
160a 第一インバータ
160b 第二インバータ
161a 出力ノード
161b 出力ノード
163a 第一記憶トランジスタ
163b 第一記憶トランジスタ
164a 第二記憶トランジスタ
164b 第二記憶トランジスタ
170a 別のパワー遮断トランジスタ
171a 別のパワー遮断トランジスタ
を含む。インバータ160a,bは、各々、の主電流チャネルとと互いに直列に第一電
源の接続Vssに結合されているを含む。ノード161a,bは、また、パワー遮断トラ
ンジスタ17aと並列に、第二記憶トランジスタ164a,bの主電流チャネルを介して
第一電源の接続Vssにも結合されている。ノード161a,bは、第一および第二記憶
トランジスタ163a,b 164a,bを有する回路の相補バージョンである（別のパワー
遮断トランジスタ170b, 171bを含む）回路166a,bおよび別のパワー遮断トランジ
スタ170a, 171aを介して第二電源の接続Vddに接続されている。第一インバータ1
60aの出力ノード161aは、第二インバータ160bの第一および第二記憶トランジス
タ163b、164bのゲートに結合されている。第二インバータ160bの出力ノード161b
は、第一インバータ160aの第一および第二記憶トランジスタ164a、163aのゲート
に結合されている。第二インバータ160bの出力ノード161bは、中間ゲート14の出
力に結合されている。第二インバータ160bは、出力ノード161bと第一および第二
記憶トランジスタ164b, 163bの主電流チャネルとの間に主電流チャネルを有する
ゲートトランジスタ168が含まれている点で、第一インバータ160a
源の接続Vssに結合されているを含む。ノード161a,bは、また、パワー遮断トラ
ンジスタ17aと並列に、第二記憶トランジスタ164a,bの主電流チャネルを介して
第一電源の接続Vssにも結合されている。ノード161a,bは、第一および第二記憶
トランジスタ163a,b 164a,bを有する回路の相補バージョンである（別のパワー
遮断トランジスタ170b, 171bを含む）回路166a,bおよび別のパワー遮断トランジ
スタ170a, 171aを介して第二電源の接続Vddに接続されている。第一インバータ1
60aの出力ノード161aは、第二インバータ160bの第一および第二記憶トランジス
タ163b、164bのゲートに結合されている。第二インバータ160bの出力ノード161b
は、第一インバータ160aの第一および第二記憶トランジスタ164a、163aのゲート
に結合されている。第二インバータ160bの出力ノード161bは、中間ゲート14の出
力に結合されている。第二インバータ160bは、出力ノード161bと第一および第二
記憶トランジスタ164b, 163bの主電流チャネルとの間に主電流チャネルを有する
ゲートトランジスタ168が含まれている点で、第一インバータ160a
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F048 AB01 AB03 AB04 AC03 BB15
5J043 AA00 AA04 EE01 HH01 HH04
JJ10 KK02 KK06
【要約の続き】
ドに高閾値トランジスタの主電流チャネルを接続するこ
とにより低減する。実施例において、トランジスタはマ
スタスレーブフリップフロップにおけるスレーブ記憶セ
ルの一部分であり、そして記憶セルにおけるインバータ
は、クリティカルタイミングパスの外側に保たれる。
Claims (8)
- 【請求項１】 活性モードおよび低パワースリープモードにおいて操作可能であるデジタル電
子回路であって、前記回路が、 - 電源接続; - 前記活性モードおよび前記スリープモードのそれぞれにおいて前記電源接続か
らの電流を導通させかつ遮断させるパワー遮断トランジスタ; - 前記制御電圧が、前記オペレーティングモードおよび前記スリープモードにお
いて相互に逆の符号を有するように、制御電圧を前記パワー遮断トランジスタに
与える制御電圧供給回路; - ノードと、低閾値記憶トランジスタと、高閾値記憶トランジスタとを有する記
憶回路、 を有し、 前記高閾値記憶トランジスタが、前記低閾値記憶トランジスタより高い固有閾
値を有するように製造されていて、 前記ノードが、前記活性モードおよび前記スリープモードの両方において記憶
情報を表す電圧を保持し、 前記記憶情報が、少なくとも前記活性モードおよび前記スリープモードのそれ
ぞれにおいて前記低および高閾値記憶トランジスタの制御電極を制御し、 前記低閾値記憶トランジスタおよび前記パワー遮断トランジスタの主電流チャ
ネルが、前記ノードと前記電源接続との間に直列に結合されていて、 前記高閾値記憶トランジスタの主電流チャネルが、前記ノードと前記電源接続
との間に前記パワー遮断トランジスタの前記主電流チャネルと並列に接続されて
いるデジタル電子回路。 - 【請求項２】 前記記憶回路が、マスタ記憶セルと、ゲート制御伝送回路と、スレーブ記憶セ
ルと、接続パスと、別の回路とを有し、 前記マスタ記憶セルが、前記ゲート制御伝送回路を介して前記スレーブ記憶セ
ルに結合されていて、 前記スレーブ記憶セルが、一対のクロス結合されたインバータを有し、 前記第一および第二インバータが、各々、請求項1に記載されるように結合さ
れている高および低閾値トランジスタを有し、 前記接続パスが、前記ゲート制御伝送回路の出力を前記別の回路に接続してい
て、 前記ノードが、前記記憶情報を前記別の回路に供給する前記接続パスに接続さ
れていて、 前記接続パスが、前記第一インバータも前記第二インバータも通っていない請
求項1に記載のデジタル電子回路。 - 【請求項３】 前記低閾値記憶トランジスタの前記主電流チャネルと前記パワー遮断トランジ
スタの前記主電流チャネルとの間に別のノードを有し、 前記高閾値記憶トランジスタの前記主電流チャネルが、前記別のノードと前記
電源接続との間に結合されている請求項1に記載のデジタル電子回路。 - 【請求項４】 前記高閾値トランジスタの前記主電流チャネルが、前記低閾値トランジスタの
前記主電流チャネルおよび前記パワー遮断トランジスタの両方の前記主電流チャ
ネルと並列に結合されている請求項1に記載のデジタル電子回路。 - 【請求項５】 前記記憶回路が、前記パワー遮断トランジスタを共有する複数の同一記憶回路
の一つである請求項4に記載のデジタル電子回路。 - 【請求項６】 前記記憶セルが、前記ノードをそれぞれの電源に接続している2つの相補部分
を有し、各部分が、請求項1に記載のトランジスタを含んでいる請求項1に記載の
デジタル電子回路。 - 【請求項７】 活性モードおよび低パワースリープモードにおいて操作可能であるデジタル電
子回路であって、前記回路が、 - 電源接続; - 前記活性モードおよび前記スリープモードのそれぞれにおいて前記電源接続か
らの電流を導通させかつ遮断させるパワー遮断トランジスタ; - ノードと、別のノードと、低閾値記憶トランジスタと、高閾値記憶トランジス
タとを有する記憶回路、 を有し、 前記高閾値記憶トランジスタが、前記低閾値記憶トランジスタおよび前記パワ
ー遮断トランジスタより高い固有閾値を有するように製造されていて、 前記ノードが、前記活性モードおよび前記スリープモードの両方において記憶
情報を表す電圧を保持し、 前記記憶情報が、少なくとも前記活性モードおよび前記スリープモードのそれ
ぞれにおいて前記低および高閾値記憶トランジスタの制御電極を制御し、 前記低閾値記憶トランジスタ、前記別のノードおよび前記パワー遮断トランジ
スタの主電流チャネルが、前記別のノードと前記電源接続との間に逐次直列に結
合されていて、 前記高閾値記憶トランジスタの主電流チャネルが、前記ノードと前記電源接続
との間に前記パワー遮断トランジスタの前記主電流チャネルと並列に接続されて
いるデジタル電子回路。 - 【請求項８】 前記記憶回路が、マスタ記憶セルと、ゲート制御伝送回路と、スレーブ記憶セ
ルと、接続パスと、別の回路とを有し、 前記マスタ記憶セルが、前記ゲート制御伝送回路を介して前記スレーブ記憶セ
ルに結合されていて、 前記スレーブ記憶セルが、一対のクロス結合されたインバータを有し、 前記第一および第二インバータが、各々、請求項1に記載されるように結合さ
れた高および低閾値トランジスタを有し、 前記接続パスが、前記ゲート制御伝送回路の出力を前記別の回路に接続してい
て、 前記ノードが、前記記憶情報を前記別の回路に供給する前記接続パスに接続さ
れていて、 前記接続パスが、前記第一インバータも前記第二インバータも通っていない請
求項7に記載のデジタル電子回路。
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| EP99203168.2 | 1999-09-28 | ||
| EP99203168 | 1999-09-28 | ||
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-
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- 2000-09-15 WO PCT/EP2000/009084 patent/WO2001024364A1/en not_active Application Discontinuation
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|---|---|---|---|
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