CN1449112A - 带有漏电流截止电路的半导体集成电路 - Google Patents

带有漏电流截止电路的半导体集成电路 Download PDF

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Abstract

在本发明的半导体集成电路中，逻辑电路块的多个电源端点通过漏电流截止电路被连接到实际电源线。当逻辑电路块要被激活时，延迟控制电路控制漏电流截止电路，把电源端点以事先确定的时间延迟连接到实际电源线。因而，当逻辑电路块被激活时，实际电源线的电压降落能够被降低到一个小的数值，而由于电源噪声引起的处于激活状态的其他逻辑电路块的误操作能够被防止。

Description

带有漏电流截止电路的 半导体集成电路
对有关申请的相互参照
本申请是基于之前于2002年3月28日申请的日本专利申请No.2002-92801，并从该专利要求优先权，该专利的全部内容在此引入作为参考。
技术领域
本发明涉及一种半导体集成电路，尤其涉及这样一种半导体集成电路，它有一种可以减小在等待条件下电流消耗的漏电流截止电路。
背景技术
近年来，对于装在移动式电子学装置中的半导体集成电路，已经要求高速操作和低功率消耗，以满足在高速操作和长时间驱动方面的需求。为了实现低功率消耗，提供的电源电压必须降低。然而，当电源电压降低时，与电源电压有关的操作速度也要随之降低。为了弥补这种操作速度的降低，要求把形成半导体集成电路的每个MOS晶体管的阈值电压，设计为一个较低的数值。
然而，当MOS晶体管的阈值降低时，在每一个MOS晶体管中在等待条件下的漏电流增加了，因而在半导体集成电路中低功率消耗将会受到妨碍。作为解决这样一个问题的方法，出现了MT-CMOS(多阈值电压CMOS)技术，如图1中所示。
图1是一张示意图，以给出用常规MT-CMOS技术的半导体集成电路的一个电路例子。在该图中，121表示一实际的电源线，122，一个电源端；123，一个虚电源线；124-n，一逻辑电路块；125，一个内部电路；126，一个接地端；127，一个漏电流截止晶体管；128，一个功率控制电路。
在图1中所示具有常规技术的半导体集成电路中，形成半导体集成电路的每一个逻辑电路块124中，由高阈值电压晶体管组成的许多个漏电流截止晶体管127被提供在连接在实际电源线121的电源端122和在逻辑电路块124内的虚电源线123之间。内部电路125是在虚电源线123和接地端126之间。为了实现高速电路操作，内部电路125是由低阈值电压晶体管组成，其阈值电压小于漏电流截止晶体管127的阈值电压。
功率控制电路128在一个控制电路(CPU等，没有示出)的控制下，输出功率控制信号PCNT1～n，以控制在每一个逻辑电路块内漏电流截止晶体管的通和断状态。
当每一个逻辑电路块被激活时，对应于漏电流截止晶体管127被功率控制信号PCNT1～n所接通，从而从实际电源线121来的电源通过电源端122和虚电源123供给到内部电路125上。相反，在每一个逻辑电路块处于等待条件下，对应的漏电流截止晶体管127就被功率控制信号PCNT1～n切断，从而停止把电源供给到内部电路125。
这里，漏电流截止晶体管127的阈值电压比形成内部电路125的每一个MOS晶体管的阈值电压要高。因而漏电流截止晶体管127肯定能够截断从实际电源线121延伸通过电源端122和虚电源线123的电流通道的。相应地，即使内部电路用低阈值电压的晶体管组成，内部电路的功率消耗肯定能够被降低。
图2给出在图1中示出的漏电流截止晶体管127和内部电路125结构的细节。逻辑电路块是由许多单元组成，它们沿着垂直和水平布置。在图2中示出的许多单元串，是排列在垂直方向。
每一个单元串，例如，如图2(A)中所示，是考虑了MT-CMOS技术把许多单元(逻辑门)连接起来构造的，这单元串被设计成又包括作为漏电流截止晶体管的高阈值电压晶体管，又包括形成内部电路的低阈值电压的晶体管。
另一方面，当应用只由低阈值电压晶体管来构造的单元(逻辑门)而没有考虑MT-CMOS技术时，可以单独设计包含一个高阈值电压晶体管的单元。然后把许多只由一个高阈值电压晶体管组成的单元和许多只包括低阈值电压晶体管组成的单元连接起来从而构成每一个单元串，如图2(B)所示。
在图2(A)和2(B)中，从功率控制电路提供的功率控制信号PCNT1～n，被输入到作为漏电流截止晶体管的高阈值电压晶体管的栅极。每一个高阈值电压晶体管被功率控制信号PCNTn设置成接通状态和断开状态以控制对相应逻辑电路块的电源供给。
在许多逻辑电路块中有些逻辑电路块处于被激活条件的情况下其他处于等待条件下的逻辑电路块要被激活。这时就出现了一个问题，即在对应的漏电流截止晶体管127被接通的时刻，实际电源线121瞬间产生一个电压降落。在激活条件下的逻辑电路块由于这种电压降落会有误操作。
图3是一张解释上述问题的图。参照图3，将解释这样一个例子，在此例子中，逻辑电路块124-2～n全都处于激活条件下，处于等待条件下的逻辑电路块124-1要被激活。
如在图3中所示的那样，功率控制电路把对应的功率控制信号PCNT1，从高电平(电源电势VDD)改变为低电平(地电势VSS)，以激活逻辑电路块124-1。作为对功率控制信号PCNT1的响应，在逻辑电路块124-1中的许多漏电流截止晶体管被同时接通。
在漏电流截止晶体管127接通的瞬间，向逻辑电路块124-1内的内部电路125迅速的电荷供给被启动，从而在逻辑电路块内的虚电源线123的电势快速上升。其结果是，一个大的电流流进从实际电源线121出发经过电源端点122和漏电流截止晶体管127的电流通道。
相应地，在这时刻，实际电源线121的电势瞬间地有较大程度的降落，如图3中所示。实际电源线121的电压降对于其他处于激活条件下的逻辑电路块被转变为一个电源噪声。由于这种电源噪声，处于激活条件下的逻辑电路块124-2～n的虚电源线也显示一个大的电压降落，它会触发逻辑电路块124-2～n的误操作。
发明内容
本发明由于考虑前面所述的问题而被提出，因而本发明的一个总的目的是要提供这样一种半导体集成电路，它能够把在激活处于等待条件下逻辑电路块那个时刻所产生的电源噪声控制在一个较低水平上，从而防止其他处于激活条件下的逻辑电路块的误操作。
本发明的另一个也是一个更专门的目的是提供供一种半导体集成电路，包括：一第一电源线，对它提供第一电势；一个逻辑电路块，它包括一种有第一阈值电压的第一晶体管和许多第一电源端点；在第一电源线和逻辑电路块之间的第一漏电流截止电路和包括一种第二晶体管，它有比第一阈值电压更高的第二阈值电压，所述第一漏电流截止电路把第一电源线与许多第一电源端点电连接或电断开；和一个第一延迟控制电路它在逻辑电路块被激活时控制第一漏电流截止电路以先确定的时间延迟来顺序地把第一电源线和每个第一电源端点连接起来。
在本发明的半导体集成电路中，当逻辑电路块被激活时，许多电源端点被对应的延迟控制电路的事先确定的时间延迟被顺序地连接到实际电源线上，从而在分时的基础上，把电荷供给到逻辑电路块去。
因而，当逻辑电路块被激活时，实际电源线上的电压降落能够被减小，处于激活条件下的其他逻辑电路块的电源噪声也能够被减至一个小的值。
相应地，由于电源噪声而引起的，处于激活条件下的其他逻辑电路块的误操作就能够被防止。
附图说明
图1是一张示意图，它给出用常规MT-MOS技术的半导体集成电路的一个电路例子。
图2是说明漏电流截止电路和内部电路详细结构的一张简图。
图3是说明用常规MT-MOS技术的半导体集成电路的问题的一张简图。
图4是为说明本发明原理的半导体集成电路的一张示意图。
图5是说明本发明的半导体集成电路第一个实施方案的示意结构图。
图6是说明本发明第一实施方案的延迟控制电路操作的波形图。
图7是说明本发明的半导体集成电路第二个实施方案的结构图。
图8是说明本发明第二个实施方案的延迟控制电路操作的波形图。
图9是说明本发明的半导体集成电路第三实施方案的结构图。
图10是说明本发明第三个实施方案的半导体集成电路的修改例子的一张简图。
图11是说明本发明第三个实施方案的半导体集成电路的修改例子的一张简图。
图12是说明本发明的半导体集成电路第四个实施方案的一张结构图。
图13是说明本发明第四个实施方案的半导体集成电路的修改例子的一张简图。
图14是说明本发明第四个实施方案的半导体集成电路的修改例子的一张简图。
具体实施方式
图4是为解释本发明原理的半导体集成电路的一张示意图。在图4中，参照数字1是指逻辑电路块；2，实际电源线；3，漏电流截止电路；4，电源端点；5，延迟控制电路，6，接地端。
在图4所示出的半导体集成电路中，逻辑电路块1上有许多电源端点4，而每一个电源端点4又通过漏电流截止电路3连接到实际电源线2上。
漏电流截止电路3由高阈值电压晶体管组成，该阈值电压比包含在逻辑电路块1中低阈值电压晶体管的阈值电压要高。当逻辑电路块1处于激活条件下，漏电流截止电路3在延迟控制电路5的控制下，把许多电源端点4和实际电源线2电连接起来。而当逻辑电路块1处于等待条件下，漏电流截止电路3把所有的电源端点4和实际电源线2电脱开并切断从实际电源线2流向许多电源端点4的漏电流的电流通道。
延迟控制电路5控制当逻辑电路块1被激活时漏电流截止电路3的操作。延迟控制电路5这样来控制操作，使得在漏电流截止电路3把各个电源端点4电连接到实际电源线2上时，对每一个连接延时一个事先确定的时间。
如以上所说明的，在本发明的半导体集成电路中，当逻辑电路块1被激活时，延迟控制电路5的控制使得许多个电源端点4以事先确定的时间延迟顺序地连接到实际电源线2上。其结果是，对逻辑电路块1电荷的供给是在分时基础上实现的，而从实际电源线2通过漏电流截止电路3和各个电源端点4的这条电流通道上流过的电流值也被减小了。
因而，在激活逻辑电路块1时产生的实际电源线上的电压降落能够被减小，而对于早已在激活条件下的其他逻辑电路块1电源噪声也能被减少。因而，根据本发明，就能防止在激活条件下的其他逻辑电路块由于电源噪声而产生的误操作。
本发明的优选实施方案将参照附图加以说明。然而，本发明的技术领域并不限于这些实施方案，本发明的技术领域只受其权利要求及其等价物的限制。
图5是一张示意图12说明本发明的半导体集成电路第一个实施方案。在图5中，参照数字11指一个逻辑电路块；12，实际电源线；13，漏电流截止晶体管；14，电源端点；15，延迟控制电路；16，接地端点；17，延迟缓冲器；18，功率控制电路；20，电源电势线。
图5的半导体集成电路是用许多连接到实际电源线12的逻辑电路块11-1～n和功率控制电路18组成的。许多逻辑电路块11-1～n和功率控制电路18通过一个总线(没有示出)分别连接起来，以交换各种控制信号和数据。这里，提供给实际电源线12的电源电压VDD是，例如，0.7V。该实际电源线12形成第一电源线。
每一逻辑电路块包括一种低阈值电压的晶体管，以实现高速电路操作。逻辑电路块可以是，例如，一种象存储器这样的存储电路，象DSP这样的逻辑电路以及象CPU这样的控制电路。
和图2中所述的常规技术不同，每一个逻辑电路块没有在其中包括一个漏电流截止晶体管。在每一个逻辑电路块中，对应的内部电源电势线20，由于通过漏电流截止晶体管13把电源端点14和实际电源线12相连，起了虚电源线的作用。
功率控制电路18在控制电路(CPU等，未示出)的控制下，提供功率控制信号PCNT1～n，以对每一个逻辑电路块11-1～n控制其电源供给的开/关状态。例如，功率控制电路18包括对应于功率控制信号PCNT1～n的许多寄存器，而用控制电路通过总线向对应的寄存器写数据以控制功率控制信号PCNT1～n的供给。
在图5中，在许多逻辑电路块中包括外围电路的逻辑电路块11-1的结构将详细说明。这里，其他的逻辑电路块11-2～n也有相同的结构，因而就免去了对其结构的说明。
逻辑电路块11-1包括许多电源端点14A到14F和许多接地端点16A到16F。每一个接地端点直接连到地电势。许多电源端点14A到14F和实际电源线12通过对应于每一个电源端点提供的许多漏电流截止晶体管13A到13F相连。许多电源端点14A到14F形成许多第一电源端点。
许多漏电流截止晶体管13A到13F分别都是高阈值电压的晶体管，它有比包括在逻辑电路块11-1中低阈值电压晶体管更高的阈值电压。许多漏电流截止晶体管13A到13F是许多第一漏电流截止晶体管并形成第一漏电流截止电路。
当逻辑电路块11-1处于等待条件下，漏电流截止晶体管13A到13F，按照从功率控制电路18输出的功率控制信号PCNT1，在栅极处接收高电平而关断，从而切断了从实际电源线12延伸经过电源端14和电源势线(虚电源线)20的电流通道。
因而在图5的第一个实施方案中，当逻辑电流块是处于等待条件下，对内部电路的电源供给停止，从而在内部电路内的电流消耗也能够被减少。
每一个漏电流截止晶体管的栅极(节点N1到N6)是通过延迟缓冲器17A到17E连接起来的。也即，第一延迟缓冲器串是由许多延迟缓冲器17A到17E串连起来形成的。第一延迟缓冲器串形成第一延迟控制电路15。例如，每一个延迟缓冲器可以用偶数级CMOS反相器串联来形成。从功率控制电路18发出的功率控制信号PCNT1被送入延迟缓冲器串。
在接收到功率控制信号PCNT1时，作为对这种接受的响应，上述延迟缓冲器串以对应于各个延迟缓冲器17A到17E的延时时间，顺序地把功率控制信号PCNT1传送给各个漏电流截止晶体管13A到13F。
接下来将参照图6的波形图，说明图5的半导体集成电路的操作的细节。
图6是在一个逻辑电路块被激活的时刻，实际电源线的一张波形图。此处是在逻辑电路块11-2～n处于激活的条件下处于等待条件下的逻辑电路块11-1要被激活的一个例子。
如图6中所示，为了激活逻辑电路块11-1，功率控制电路18要把对应的功率控制信号PCNT1从高电平(电源势VDD)改变成低电平(接地势VSS)。
作为对功率控制信号PCNT1电平变化的响应，在延迟缓冲器中，节点N1的电势首先从高电平改变成低电平。作为对节点N1电平变化的响应，漏电流截止晶体管13A接通。
接着，在经过Δt1的时间延迟，节点N2的电势从高电平改变成低电平，作为对该电平变化的响应，漏电流截止晶体管13B，以相对于漏电流截止晶体管13A的Δt1的时间延迟，也被接通。
节点N3到N6顺序地以对应于延迟缓冲器17B到17E预先确定的时间延迟，分别从高电平改变成低电平。作为对节点N3到N6电平变化的响应，漏电流截止晶体管13C到13F以事先确定的时间延迟，顺序地接通。按照上述过程，逻辑电路块11-1转换到激活条件。
如前面所解释的那样，在本发明的第一个实施方案中，当逻辑电路块11-1要被激活时，延迟缓冲器串通过保持对应于这些延迟缓冲器17A到17E的事先确定的时间间隔顺序地把许多漏电流截止晶体管13A到13F接通。相应地，电源是在分时基础上，从实际电源线12通过许多电源端点14A到14F加到逻辑电路块11-1的。
因而，在逻辑电路块11-1中的电源势线(虚电源线)20的电势是逐渐上升的。作为其结果，流向从实际电源线12出发通过各个漏电流截止器体管13和电源端点14的电流通道的电流数值就能够被控制到一个小的数值。
因而，就如图6中所示，实际电源线12的电压降落就能够降至一个小的数值。相应地，电源噪声能够被减小，因而在逻辑电路块11-2～n中的电源势线(虚电源线)上的电压降落也能被减小，从而电路的误操作能够被防止。
另外，当要把逻辑电路块再转变成等待条件时，功率控制电路18要把功率控制信号PCNT1保持到高电平。作为对这个过程的响应，节点N1到N6的电势以对应于延迟缓冲器17A到17E的延时时间，改变成高电平，从而漏电流截止晶体管13A到13F顺序切断。相应地，在功率控制信号PCNT1从低电平转移到高电平并以与延迟缓冲器串相对应的时间延迟以后，逻辑电路块11-1转移到等待条件。
在图5中，电源端点14和接地端点16分别提供6个这样相同的数目，但本发明并不限制于这个数目，可以提供电源端点和接地端点以所需的数目。另外电源端点的数目和接地端点的数目也不限于同一数目，在图5的情况下也可以是提供一个接地端点。
另外，在图5中，在实际电源线12和一个电源端点14之间只提供一个漏电流截止晶体管16，但本发明并不限于此，而是可以根据需要供给所需数目的漏电流截止晶体管。许多和一个电源端点相连的漏电流截止晶体管，作为对同一信号的响应，可以同时接通或断开，也可以保持预先确定的时间延迟被接通或断开，其方法与上述漏电流截止晶体管13A到13F所用的方法相同。
另外，构成延迟缓冲器串的延迟缓冲器17的延迟量可以根据相应逻辑电路块的电路特性来恰当地设置。例如，调整以偶数级串联起来的CMOS反相器的连接数目和大小就够了。
图7是说明本发明的半导体集成电路第二个实施方案的结构图。第二个实施方案在结构上与在图5中所示的第一个实施方案是类似的，其不同点在于延迟控制电路15是基于Johnson计数器电路形成的。因而，除了延迟控制电路外，其他电路不再示出和解释。
在图7中，和图5中一样的元素用相同的参照数字来标出。参照数字41指一个触发器电路，而42，43指反相器。因为对于逻辑电路块11-1～n延迟控制电路15有相同的结构，因而只有和逻辑电路块11-1相应的延迟控制电路在这里被详细解释。
在图7的延迟控制电路15中，触发器电路41A到41F是被串联，而前一级触发器电路的非反相输出端被连接到下一级触发器的数据输入端。触发器电路41A的数据输入端被与触发器电路41F的反相输出端相联接。
提供的触发器电路41A到41F的数目与漏电流除晶体管13A到13F的数目相同。触发器电路41A到41F构成Johnson计数器电路。
在每一个触发器电路41A到41F中，功率控制信号PCNT1被输入到其时钟输入端，而复位信号RST1通过反相器被输入到其复位输入端。触发器电路41A到41F的非反相输出端分别通过反相器43连接到图5中漏电流截止晶体管13A到13F的栅极，也即节点N1到N6。
功率控制电路18，在控制电路(CPU等，未示出)的控制下，提供功率控制信号PCNT1～n和复位信号RST1～n，以控制对各个逻辑电路块11-1～N电源供给的开/关状态。例如，功率控制电路18包括对应于功率控制信号PCNT1～n和复位信号RST1～n的许多寄存器以及用控制电路通过总线向对应寄存器写数据以控制功率控制信号PCNT1～n和复位信号RST1～n的供给。
下面将参照图8的波形图解释图7的延迟控制电路的操作的细节。
如图8中所示，功率控制电路18在改变功率控制信号PCNT1之前，先把复位信号RST1由高电平改变为低电平。作为对这个电平改变的响应，触发器电路41A到41F的非反相输出端被复位到低电平，而通过反相器43，高电平被输入到漏电流截止晶体管13A到13F的栅极N1到N6上。另外，从触发器电路41F的反相输出端输出高电平，该高电平被输入到触发器电路41A的数据输入端。
接着，如图8中所示，功率控制电路18进行一次作为功率控制信号PCNT1的由脉冲串信号构成的翻转输出。这个脉冲串信号的脉冲数目和漏电流截止晶体管13A到13F的数目相同。该脉冲串信号被输入到触发器电路41A到41F的时钟输入端。
在脉冲串信号的第一个周期中，因为高电平从触发器电路41F的反向输出端输入到数据输入端，因而，作为对脉冲串信号的第一个脉冲的响应，触发器电路41A把非反相输出端的输出从低电平改变成高电平。相应地，经过反相器44，漏电流截止晶体管13A的栅极N1的电势改变为低电平。
在这段时间内，从触发器电路41A到41E的非反相输出端来的低电平被输入到触发器电路41B到41F的数据输入端，因而触发器电路41B到41F的非反相输出端的输出仍然保持在低电平。
接着，在第二个周期中，因为从触发器电路41A的非反相输出端来的高电平被输入到数据输入端，作为对第二个脉冲的响应，触发器电路41B把非反相输出端的输出从低电平改变高电平。相应地，经过反相器44，漏电流截止器体管13B的栅极N2的电势改变为低电平。
在这段时间内，从触发器电路41B到41E的非反相输出端来的低电平被输入到触发器电路41C到41F的数据输入端，因而触发器电路41C到41F的非反相输出端的输出仍保持在低电平。另外因为从触发器电路41F的反相输出端来的高电平被输入到数据输入端，因而触发器电路41A的非反相输出端的输出仍保持在高电平上。
以相同方式，在第三到第六个周期中，触发器电路41C到41F的非反相输出端的输出也就顺序地从低电平转变为高电平，作为对数据输入端的高电平输入和脉冲串信号中的第三个到第六个脉冲的响应。从而，通过反相器44漏电流截止器体管13C到13F的栅极N3到N6的电势改变成低电平。按照以上过程，逻辑电路块11-1转移到激活条件。
如上所述，作为对功率控制信号PCNT1的脉冲串信号输入的响应，延迟控制电路15以对应于脉冲串信号周期的时间延迟，把漏电流截止晶体管13A到13F的栅极N1到N6的电势从高电平改变成低电平，从而以这样的时间延迟，把漏电流截止晶低管13A到13F接通。
相应地，因为从实际电源线12通过许多电源端点14A到14F向逻辑电路块11-1的电源供给是在分时基础上进行的，电源势线(虚电源线)的电势逐渐地上升。
作为其结果，在本发明第二个实施方案中，实际电源线12的电压降落可以减小到一个小的数值，因而如同第一个实施方案的情况，电源噪声也能够被减小。因而，在已处于激活条件下的逻辑电路块11-2～n内的电源势线(虚电源线)的电压降落也能被减小，从而在该处的误操作也能被防止。
另外，当逻辑电路块11-1被再次转移到等待条件时，电源控制电路18进行一次脉冲串信号的翻转输出作为功率控制信号PCNT1。这个脉冲串信号的脉冲个数和漏电流截止器体管13A到13F的个数相同。
首先，在脉冲串信号的第一个周期中，因为从触发器电路41A的反相输出端来的低电平被输入到数据输入端，作为对脉冲串信号的第一个脉冲的响应，触发器电路41A把非反相输出端的输出从高电平转化为低电平。相应地，通过反相器44，漏电流截止晶体管134的栅极N1的电势变化成高电平。
接着，在第二个周期中，因为从触发器电路41A的非反相输出端发出的低电平被输入到数据输入端，作为对第二个脉冲口响应触发器电路41B把非反相输出端的输出从高电平改变成低电平。相应地，通过反相器44，漏电流截止晶体管13B的栅极N2的电势改变为高电平。
以同样的方式，在第三个到第六个周期中，作为对数据输入端低电平输入和脉冲串信号中第三个到第六个脉冲的响应，触发器电路41C到41F顺序地把非反相输出端的输出从高电平改变成低电平。相应地，通过反相器44，漏电流截止晶体管13C到13F的栅极N3到N6的电势顺序地改变成高电平。
按照上述过程，在经过对应于功率控制信号PCNT1的脉冲串信号的全部脉冲的时间延迟以后，漏电流截止晶体管13A到13F全部断开，从而逻辑电路块11-1转移到等待条件。
图9是说明本发明的半导体集成电路第三个实施方案的结构图。第三个实施方案和图5中的第一个实施方案在结构上是相同的，不同处只在于加上了漏电流截止晶体管61A到61F。因而，其他电路的说明在此处就被免除了。
在这张图中，和图5中相同的元素用相同的参照数字来标出。参照数字61指漏电流截止晶体管；62，实际接地线；63，延迟缓冲器；64，延迟控制电路；65，接地势线。
在图9中，许多接地端点16A到16F和逻辑电路块11-1的实际地线62被许多对应于第一个接地端点的漏电流截止晶体管61A到61F所连接。该实际地线形成第二电源线，而许多接地端点16A到16F形成许多第二电源端点。
许多漏电流截止晶体管61A到61F分别是NMOS晶体管，而这种高阈值电压晶体管比包含在逻辑电路块11-1内部的低阈值电压晶体管有更高的阈值电压。许多漏电流截止晶体管61A到61F是许多第二漏电流截止晶体管，从而形成第二漏电流截止电路。
漏电流截止晶体管61A到61F的栅极(节点N7到N12)通过延迟缓冲器63A到63E连接起来。第二延迟缓冲器串由许多延迟缓冲器61A到61E的串联来形成。第二延迟缓冲器串形成第二延迟控制电路64。每一个延迟缓冲器能够用，例如，把偶数级CMOS反相器串联来形成。
功率控制中路18对上述延迟缓冲器串提供功率控制信号/PCNT1。功率控制信号/PCNT1是在图5中示出的功率控制信号PCNT1的反相信号。如前所述，在第三个实施方案中，功率控制电路18，在控制电路(CPU等，没有示出)的控制下，供给功率控制信号PCNT1～n，以控制向逻辑电路块11-1～n提供电源供给的开/关状态以及提供信号/PCNT1～n，它们是功率控制信号PCNT1～n的反相信号。
当逻辑电路块11-1处于等条件时，根据功率控制信号/PCNT1，漏电流截止晶体管61A到61F是断开的。因而在实际电源线12和电源势线(虚电源线)20之间的电流通道被漏电流截止晶体管13A到13F所切断，而且从实际地线62经过接地端点16和接地势线(虚地线)65延伸的电流通道同样被切断。
因而，在图9的第三个实施方案中，当逻辑电路块处于等待条件下，电源对于内部电路的供给肯定地被停止，从而在内部电路中的电流消耗肯定地能被减小。
下面将详细解释图9的延迟控制电路的操作。
当功率控制电路18，如图6中所示，把对应的功率控制信号PCNT1从高电平改变为低电平，以激活逻辑电路块11-1时，作为对这个电平变化的响应，功率控制信号/PCNT1则由低电平变化到高电平。以和图6中情况相同的方式，延迟缓冲器串，作为对功率控制信号/PCNT1电平变化的响应，以对应于延迟缓冲器63A到63E的时间延迟，顺序地把节点N7到N12的电势，从低电平改变到高电平。
因而，当逻辑电路块11-1被激活时，许多漏电流截止晶体管61A到61F，保持对应于延迟缓冲器63A到63E的事先确定的时间间隔，顺序地被接通，从而从实际地线62通过许多接地端点16A到16F在分时基础上向逻辑电路块11-1供给电源。其结果是，流向从实际地线出发，通过漏电流截止晶体管61和接地端点16的电流通道的电流量能够被减小到一个小的数值。
因而，在本发明的第三个实施方案中，实际电源线12的电压降落能够被减小，另外实际地线62的电势升高也能够被控制到一个小的数值。因而实际电源线12和实际地线62的电源噪声能够被减小。
相应地，因为处于激活条件下的其他逻辑电路块11-2～n中的电源势线(虚电源线)20的电压降落和接地势线(虚接地线)65的电压升高能够被减小，电路误操作就能更可靠地被防止。
在图9中，就如在图5中一样，电源端点14和接地端16是以6这个相同的数目来提供的，但本发明并不限于此，能够按照需要，提供所需数目的电源端点和接地端点。
另外，在实际地线62和一个接地端点16之间只提供了一个漏电流截止晶体管61，但本发明并不限于此，漏电流截止晶体管可以按照需要提供合适的数目。和一个接地端相连的许多漏电流截止晶体管作为对同一信号响应，可以同时地接通或断开，也可以与漏电流截止晶体管61A到61F相同的方法保持事先确定的时间延迟来接通或断。
此外，电源端的数目和接地端的数目相同，但本发明不限于此。另外，构成延迟缓冲器串的延迟缓冲器17和63的延时时间，可以根据相应逻辑电路块的电路特性，按照需要来设置。
下面将说明图9的半导体集成电路的改型例子。
图10和图11是用来说明本发明第三个实施方案的半导体集成电路修改例子的简图。在该图中，和图9中相同的元素是用相同的参照数字标出。参照数字71，81标出延迟控制电路，而72，82，表示反相器。
在图9的延迟控制电路64响应从功率控制电路18输出的功率控制信号/PCNT1(PCNT1的反相信号)而运作，而在图10和图11中，控制漏电流截止晶体管63A到63F通/断状态的延迟控制电路是响应在延迟控制电路15中的功率控制信号PCNT1而运作的。
因而，在图10的延迟控制电路71中，在延迟缓冲器串的节点N7和功率控制信号PCTN1的输入端点之间加上一个反相器72。在图11的延迟控制电路81中，延迟缓冲器串被漏电流截止晶体管16A到16F和漏电流截止晶体管61A到61F所共用，而在节点N1(N7)到N6(N12)和漏电流截止晶体管61A到61F之间加上了反相器82A到82E。
如同图9的延迟控制电路64那样，图10(图11)的延迟控制电路，作为对功率控制信号PCNT1的响应，以对应于延迟缓冲器63A到63E(17A到17E)的时间延迟，能够顺序地接通漏电流截止晶体管61A到61F。
另外，对于图9的延迟控制电路64，也可用由图7的Johnson计数器电路组成的延迟控制电路来代替由延迟缓冲器串形成的电路。在此情况下，延迟控制电路在响应从功率控制电路输出的功率控制信号/PCNT1(PCNT1的反相信号)下运作或响应功率控制信号PCNT1下运作都是可以的。
当延迟控制电路在响应功率控制信号下运作时，Johnson计数器电路被漏电流截止晶体管16A到16F和漏电流截止晶体管61A到61F所共用，触发器电路41A到471F的非反相输出端被连接到漏电流截止晶体管61A到61F的栅极N7到N12，而没有通过反相器43。
另外，作为图9中的半导体集成电路的修改例子，也可以只留下在实际接地线一侧的漏电流截止电路和对应的延迟控制电路64，而去掉在实际电源或一侧的漏电流截止电路13和相应的延迟控制电路15。
即使在这个修改的例子中，当逻辑电路块处于等待条件下，漏电流截止晶体管61A到61F切断了从实际地线62出发通过接地端点16和接地势线(虚地线)65的电流通道。因而对该逻辑电路块的内部电路的电源供给也能够被停止，从而能够减小在内部电路中的电流消耗。
图12是本发明的半导体集成电路第四个实施方案的结构图。第四个实施方案在结构上和图5的第一个实施方案是相同的，不同处只在于加上了漏电流截止晶体管91A到91D，实际电源线92和电源端点93A到93D。因而，在此处，略去对其他电路的说明。
在图12中，与图5中相同的元素用相同的参照数字来标明。参照数字91标出漏电流截止晶体管；92，实际电源线；93，电源端点；94，延迟缓冲器；95，延迟控制电路和96，电源势线。
在图12中，逻辑电路块11-1是用两种电路元件形成的，其中一种以供给到实际电源线12上的电源电压VDD1来运作，另一种以不同于电源电压VDD1的电源电压VDD2来运作。电源电压VDD2由实际电源线92来提供。对应于实际电源线92，在逻辑电路块11-1上有许多电源端点93A到93D。实际电源线92形成第二电源线而许多电源端点93A到93D形成许多第二电源端点。
许多电源端点93A到93D是用对应于每一个电源端点的许多漏电流截止晶体管91A到91D和实际电源线92相连接的。许多漏电流截止晶体管91A到91D分别是PMOS晶体管，这些高阈值电压的晶体管有比逻辑电路块11-1中包含的低阈值电压的晶体管有较高的阈值电压。漏电流截止晶体管91A到91D是许多第二漏电流截止晶体管，它们形成了第二漏电流截止电路。
漏电流截止晶体管91A到91D的栅极(节点N7到N10)通过延迟缓冲器94A到94C相互连接。第二延迟缓冲器串用许多延迟缓冲器94A到94C的串连来形成。第二延迟缓冲器串形成第二延迟控制电路95。每一个延迟缓冲器可以用，例如，以偶数级串连CMOS反相器来形成。
功率挖制电路18向延迟控制电路15的延迟缓冲器串提供功率控制信号PCNTIA，同时向延迟控制电路95的上述延迟缓冲器串提供功率控制信号PCNTIB。功率控制信号PCNTIB是控制从实际电源线92到逻辑电路块11-1电源供给开/关状态的一个功率控制信号。
在第四个实施方案中，功率控制电路18，在控制电路(CPU等，未示出)的控制下，向逻辑电路块11-1～n，提供功率控制信号PCNT1A-nA，以控制从实际电源线12来的电源供给的开/关状态，以及功率控制信号PCNT1B-nB，以控制从实际电源线92来的电源供给的开/关状态。
当逻辑电路块11-1是处于等待条件下，根据功率控制信号PCNTIB漏电流截止晶体管91A到91D是断开的。因而漏电流截止晶体管13A到13F切断在实际电源线12和电源势线(虚电源线)20之间的电流通道，而漏电流截止晶体管91A到91D切断从实际电源线92出发通过电源端点93和电源势线(虚电源线)96的电流通道。
因而，在第四个实施方案中，当逻辑电路块是处于等待条件下，从两个实际电源线12和92向内部电路的电源供给被停止，从而能够减小内部电路中的电流消耗。
下面将说明图12的逻辑控制电路操作的细节。
当功率控制电路18把功率控制信号PCNTIB从高电平改变为低电平以激活逻辑电路块11-1时，就如在图6中情况那样，作为对功率控制信号PCNTIB电平改变的一个响应，相应的延时触发器串以对应于延迟缓冲器94A到94C的时间延迟，把节点N7到N10的电势从高电平改变或低电平。
因而，当逻辑电路块11-1被激活时，许多漏电流截止晶体管91A到91D，保持对应于延迟缓冲器94A到94C的预先确定的时间间隔，被顺序地接通。因而在分时的基础上，通过许多电源端点93A到93D，实现以实际电源线92向逻辑电路块11-1的电源供给。作为其结果，流向从实际电源线92出发，通过漏电流截止晶体管91和电源端点93的电流通道的电流量就能够被减小到一个小的值。
因而，在第四个实施方案中，实际电源线12的电压降落能够被减小，另外，实际电源线92的电压降落也能够被减小。相应地，实际电源线12和92的电源噪声也能够被减小。
因而，和在电源势线(虚电源线)20的电压降落一起，在处于激活条件下的其他逻辑电路块11-2～n中的电源势线(虚电源线)96的电压降落也能够被减小，从而能够肯定地防止电路的误操作。
在这个实施方案中，在实际电源线92和一个电源端点93之间只有一个漏电流截止晶体管91，但本发明并不受此限制，可以根据需要提供合适数目的漏电流截止晶体管。连向一个电源端点的许多漏电流截止晶体管，能够被控制成同时接通或断开，以响应同一信号，也可以用对于漏电流截止晶体管91A到91D所用的相同方法，以事先确定的时间延迟来接通或断开。
另外，形成延迟缓冲器串的延迟缓冲器17和94的延时量可以按照相应逻辑电路块的特征充分地设置。漏电流截止晶体管16和91可以用有相同阈值电压的晶体管构成，也可以用具有不同阈值电压的晶体管构成。
下面将说明图12的半导体集成电路的一个改型例子。
图13和图14是说明本发明第四个实施方案的半导体集成电路两个修改例子的简图。和图12中相同的元素用相同的参照数字来标出。参照数字101、111是延迟控制电路。
图12的延迟控制电路95是响应从功率控制电路18输出的功率控制信号PCNT1B来运作的，而在图13和图14中，控制漏电流截止晶体管91A到91D通/断状态的延迟控制电路是响应向延迟控制电路15提供的功率控制信号PCNT1来运作的。
因而在图13的延迟控制电路101中，延迟缓冲器串的节点N7和功率控制信号PCNT1的输入端是连接在一起的。另外，在图14的延迟到控制电路111中，延迟缓冲器串被漏电流截止晶体管16A到16F和漏电流截止晶体管91A到91D所公用，而节点N1(N7)到N4(N10)和漏电流截止晶体管91A到91D是被连接的。
和图12的延迟控制电路95类似，图13(图14)的延迟控制电路，作为对功率控制信号PCNT1的响应，能够以对应于延迟缓冲器94A到94C(17A到17C)的时间延迟，顺序地把漏电流截止晶体管91A到91D接通。
另外，对于图12的延迟控制电路95，也可以用以图7中示出的Johnson计数器电路构成的延迟控制电路来代替用延迟缓冲器串构成的电路。
在第一到第四个实施方案中，在实际电源线一侧，用了PMOS晶体管来作为漏电流截止晶体管，但这种晶体管也可以用NMOS晶体管来代替。
虽然本发明已经用特定的实施方案来加以叙述，本发明的范围并不限于这些实施方案，而本发明的范围被认为包括所附权利要求及其等同物所给出的范围。

Claims (26)

1.一种半导体集成电路，包括：
一第一电源线，对它提供第一电势；
一逻辑电路块，它包括有第一阈值电压的第一晶体管，以及多个第一电源端点；
一第一漏电流截止电路，它是在第一电源线和逻辑电路块之间提供的，且包括具有第二阈值电压的第二晶体管，此第二阈值电压大于第一阈值电压，所述第一漏电流截止电路把第一电源线和多个第一电源端点电连接或断开；以及
一第一延迟控制电路，当逻辑电路块被激活时，该控制电路控制漏电流截止电路，以事先确定的时间延迟，顺序地把第一电源线和各个第一电源端点连接起来。
2.按照权利要求1的半导体集成电路，其中所述第一漏电流截止电路包括多个第一漏电流截止晶体管，它位于第一电源线和多个第一电源端点之间，并包含第二晶体管，以及
所述第一延迟控制电路，当逻辑电路块被激活时，以事先确定的时间延迟，把每一个第一漏电流截止晶体管接通。
3.按照权利要求2的半导体集成电路，其中所述第一延迟控制电路包括一个第一延迟缓冲器串，在其中多个延迟缓冲器被串联连接，而对它的一个端点，供给一个第一功率控制信号，以控制对逻辑电路块电源供给的开和关的状态，
第一延迟缓冲器串的连接节点被连到多个漏电流截止晶体管的栅极，以及
当第一功率控制信号的电平改变时，作为对第一延迟缓冲器串的连接节点上电平改变的响应，每个第一漏电流截止晶体管以对应于延迟缓冲器的时间延迟接通或断开。
4.按照权利要求2的半导体集成电路，其中所述第一延迟控制电路包括一个Johnson计数器电路，该Johnson计数器电路由多个触发器电路组成，对该电路的时钟输入端，提供一个第一功率控制信号以控制对逻辑电路块电源供给的开和关的状态；
多个触发器电路的输出被连接到多个漏电流截止晶体管的栅极；以及
当有多个脉冲的脉冲串信号作为第一功率控制信号被输入时，作为对多个触发器电路输出电平变化的响应，每个第一漏电流截止晶体管以对应于脉冲串信号周期的时间延迟来接通或断开。
5.按照权利要求3的半导体集成电路，进一步包括：
一个功率控制电路，当逻辑电路块被激活时，它产生第一功率控制信号。
6.按照权利要求4的半导体集成电路，进一步包括：
一个功率控制电路，当逻辑电路块被激活时，它产生第一功率控制信号。
7.按照权利要求2的半导体集成电路，其中第一电源线的第一电势是电源电压电势，而
第一漏电流截止晶体管是PMOS晶体管。
8.按照权利要求2的半导体集成电路，其中第一电源线的第一电势是接地电势，而第一漏电流截止晶体管是NMOS晶体管。
9.按照权利要求1的半导体集成电路，其中所述逻辑电路块还包括第三晶体管，它有第三阈值电压，以及包括多个第二电源端点，以及
所述半导体集成电路还包括：
第二电源线，对它供给与第一电势不同的第二电势；
第二漏电流截止电路，它位于第二电源线和逻辑电路块之间并包括具有第四阈值电压的第四晶体管，该第四阈值电压大于第三阈值电压，所述第二漏电流截止电路把第二电源线和多个第二电源端点电连接或断开；以及
第二延迟控制电路，当逻辑电路块被激活时，该电路控制第二漏电流截止晶体管，以事先确定的时间延迟，顺序地接通第二电源线和各个第二电源端点。
10.按照权利要求9的半导体集成电路，其中所述第二漏电流截止电路包括多个漏电流截止晶体管，它们位于第二电源线和多个第二电源端点之间并包含第四晶体管；以及
所述第二延迟控制电路，当逻辑电路块被激活时，以事先确定的时间延迟，把各个第二漏电流截止晶体管接通。
11.按照权利要求10的半导体集成电路，其中第二延迟控制电路包括一个第二延迟缓冲器串，在其中多个延迟缓冲器被串联连接，而对它的一个端点，供给一个第二控制信号，以控制对逻辑电路块电源供给的开和关的状态，
第二延迟缓冲器串的连接节点被连接到多个第二漏电流截止晶体管的栅极上，以及
当第二功率控制信号的电平改变时，作为对第二延迟缓冲器串的连接节点电平改变的响应，每个第二漏电流截止晶体管以对应于延迟缓冲器的时间延迟接通或断开。
12.按照权利要求10的半导体集成电路，其中第一延迟控制电路被供以控制逻辑电路块电源供给的开关状态的第一功率控制信号，作为对第一功率控制信号的响应，该延迟控制电路控制第一漏电流截止电路，
第二延迟控制电路包括一第二延迟缓冲器串，在其中多个延迟缓冲器被串联连接，对它的一端，提供第一功率控制信号，
第二延迟缓冲器串的连接节点被连接到多个第二漏电流截止晶体管的栅极上，以及
当第一功率控制信号的电平变化时，作为对第二延迟缓冲器串连结节点电平变化的响应，各个第二漏电流截止晶体管以对应于延迟缓冲器的时间延迟接通或断开。
13.按照权利要求12的半导体集成电路，其中第一功率控制信号是作为一个反转信号被提供给第二延迟缓冲器串的。
14.按照权利要求12的半导体集成电路，其中第一功率控制信号是没有反转地供给第二延迟缓冲器串的。
15.按照权利要求10的半导体集成电路，其中第一延迟控制电路和第二延迟控制电路共同包括一个第一延迟缓冲器串，在其中多个延迟缓冲器被串联连接，而对它的一端，供给第一功率控制信号以控制逻辑电路块电源供给的开和关状态，
第一延迟缓冲器串的连接节点被连接到第二漏电流截止晶体管的栅极，以及
当第一功率控制信号的电平改变时，作为对第一延迟缓冲器串连接节点电平变化的响应，每个第二漏电截止晶体管以对应于延迟缓冲器的时间延迟接通或断开。
16.按照权利要求15的半导体集成电路，其中第一延迟缓冲器的连接节点通过多个反相器被连接到第二漏电流截止晶体管的栅极。
17.按照权利要求15的半导体集成电路，其中第一延迟缓冲器串的连接节点被直接连接到第二漏电流截止晶体管的栅极。
18.按照权利要求11的半导体集成电路，还包括：
一个功率控制电路，当逻辑电路块被激活时，它产生第二功率控制信号。
19.按照权利要求10的半导体集成电路，其中第二电源线的第二电势是一个接地电势，以及
第二漏电流截止晶体管是NMOS晶体管。
20.按照权利要求10的半导体集成电路，其中第二电源线的第二电势是一个电源电压势，以及
第二漏电流截止晶体管是PMOS管。
21.一种半导体集成电路，包含：
第一电源线，对它提供第一电势；
第二电源线，对它提供不同于第一电势的第二电势；
逻辑电路块，它包括有第一阈值电压的第一晶体管，有第三阈值电压的第三晶体管，多个第一电源端点和多个第二电源端点；
在第一电源线和第一电源端点之间，供给多个第一漏电流截止晶体管，它们包含具有第二阈值电压的第二晶体管，而该第二阈值电压高于第一阈值电压；
位于第二电源线和多个第二电源端点之间供给多个第二漏电流截止晶体管，它们包含具有第四阈值电压的第四晶体管，该第四阈值电压大于第三阈值电压；以及
延迟控制电路，当逻辑电路块被激活时，该电路以一个事先确定的时间延迟，把多个第一漏电流截止晶体管接通，并且以该事先确定的时间延迟也把多个第二漏电流截止晶体管接通。
22.按照权利要求20的半导体集成电路，其中第一电源线的第一电势是一个电源电压势，
第二电源线的第二电势是一个接地势，
第一漏电流截止晶体管是PMOS晶体管，以及
第二漏电流截止晶体管是NMOS晶体管。
23.按照权利要求21的半导体集成电路，其中第一电源线的第一电势是第一电源电压电势，
第二电源线的第二电势是一个与第一电源电压电势不同的第二电源电压电势，
第一漏电流截止晶体管是一种PMOS晶体管，以及
第二漏电流截止晶体管是一种PMOS晶体管。
24.按照权利要求19的半导体集成电路，进一步包括：
一个功率控制电路，它产生第一功率控制信号和第二功率控制信号，以便当逻辑电路块被激活时，控制对逻辑电路块电源供给的开和关的状态，
其中作为对第一功率控制信号的响应，多个第一漏电流截止晶体管被接通或断开，以及
作为对第二功率控制信号的响应，多个第二漏电流截止晶体管被接通或断开。
25.按照权利要求24的半导体集成电路，其中第二功率控制信号是第一功率控制信号的一个反转信号。
26.按照权利要求1的半导体集成电路，还包括一个第二漏电流截止电路，它提供在逻辑电路和接地线之间；以及
第二延迟控制电路，被提供来控制该第二漏电流截止电路。
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