TWI424672B - 電壓產生電路 - Google Patents

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Description

電壓產生電路
本發明係關於一種電壓產生電路，尤指一種可增加拉昇效率之電壓產生電路。
按，產生高於電源供應電壓的電壓產生電路已被廣泛的使用於記憶體裝置，如用來程式化快閃記憶體的內容。提供一固定位準的高電壓是用來程式化記憶體的一種方式，但此方式在程式化過程需要高電壓未準時的效率非常差。因此，在記憶體裝置內提供一高效率的電壓產生電路是迫切需要的。
美國專利US5043858中揭露一種自電壓源產生高電壓之高電壓產生電路。參閱第一圖與第二圖，其中第一圖為高電壓產生電路10之電路圖，第二圖為高電壓產生電路10之波形圖。該高電壓產生電路10包含由複數串聯於電源電壓端Vcc以及高電壓輸出端VOUT間的電晶體M0~Mn所構成之串接電路1、一端對應連接於各電晶體M0~Mn之中介點的複數電容C1~Cn以及用來產生具有高於電源電壓位準且具有不同相位之第一時脈訊號CL1與第二時脈訊號CL2的第一時脈產生器2與第一時脈產生器2’。具有不同相位之第一時脈訊號CL1與第二時脈訊號CL2係分別被對應傳遞至複數相鄰電容C1~Cn的另一端。
該高電壓產生電路10需要一時脈訊號φ來產生四組具有不同相位且不重疊之控制訊號φ1~φ4。如第二圖中所示，四組控制訊號φ1~φ4在高電壓位準時係明確的未重疊，但也因此增加了產生此四組控制訊號φ1~φ4的複雜度。此外，第一時脈訊號CL1與第二時脈訊號CL2的責任週期(duty cycle)余如3V之高電壓位準時約為25%，在某些應用中，責任週期是需要大於25%的，故此電路難以堪稱實用。
美國專利US6480057中揭露一種自電壓源產生高電壓之電壓倍增電路。參閱第三圖與第四圖，其中第三圖為電壓倍增電路30之電路圖，第四圖為電壓倍增電路30之波形圖。該電壓倍增電路30係由二反相器41、42、一電容43、三PMOS電晶體44、45、46以及二NOMOS電晶體47、48所構成。該電壓倍增電路30產生一具有二倍電源供應電壓CLK2振幅的時脈訊號CLK2’，且該時脈訊號CLK2’係傳送至與外部電容連接之NMOS電晶體的閘極端。因此，藉由增加NMOS電晶體閘極電壓，與外部電容連接之NMOS電晶體電阻值會大幅縮小且正電荷之傳遞效率會大幅增加。
當電晶體44、45、46中具有回授路徑時，漏電流亦會在電壓倍增電路30被產生，使得對電容充電的時間被增加，因而造成電壓倍增電路30的轉態時間增長，這對於高速應用的電路來說，亦難以堪稱實用。
因此，如何能確實何降低電壓產生電路的複雜度以及延遲時間，實為一具有意義的思考方向。
由是，本發明之主要目的，即在於提供一種電壓產生電路，可達到具有低複雜度以及產生大於電源供應電壓震幅的輸出時脈訊號之功效者。
為達上述目的，本發明之技術實現如下：
一種電壓產生電路，主要係由一電壓輸出端、一接地端、一電容、一選擇器、一第一開關以及一第二開關所構成。該電容係連接於一泵訊號與該選擇器之輸出間。該選擇器係受控於一第一控制訊號，用以選擇電壓源或是該電壓輸出端與該電容連接。該第一開關係受控於一第二控制訊號，且該第二開關係受控於一第三控制訊號。當該第一開關被開啟時，該電壓輸出端係與該接地端連接；當該第二開關被開啟時，該電壓輸出端係與該電壓源連接。
本發明之電壓產生電路對習用電路來說，是具有較低的電路複雜度以及較高的操作頻率。第五圖為本發明電壓產生電路50之電路圖，如圖所示：該電壓產生電路50主要由一電壓輸出端CK2P、一接地端GND、一二極體501、一電容CB 、一選擇器502、一第一開關503以及一第二開關504所構成。該二極體501具有一與電壓源Vcc連接之第一節點以及一第二節點CK2。該電容CB 係連接於一泵訊號P1與該第二節點CK2間。該選擇器502係受控於一第一控制訊號P0，用以選擇電壓源VCC或是該電壓輸出端CK2P與該第二節點CK2連接。該第一開關503係受控於一第二控制訊號P2，且該第二開關504係受控於一第三控制訊號P3。當該第一開關503被開啟時，該電壓輸出端CK2P係與該接地端GND連接；當該第二開關504被開啟時，該電壓輸出端CK2P係與該電壓源Vcc連接。
實際上，在某些應用中，二極體501是可以被移除的。然，二極體501可協助電容CB 預充電，若將其移除，電壓產生電路50之轉態時間將會增長。
假設電壓產生電路50中電晶體的臨限電壓可以忽略不計，則第六圖為第五圖電壓產生電路50之波形圖。該電壓產生電路50能夠於電壓輸出端CK2P處產生高於電壓源VCC的電壓，而電壓輸出端CK2P的電壓位準則為電壓源VCC的2倍，但並不被限定為剛好2倍。
在時間T0時，第一控制訊號P0為高位準，則選擇器502將第二節點CK2連接至電壓源VCC。第二控制訊號P2將第一開關503導通，使第二節點CK2之電壓位準被拉昇至約為電壓源VCC的電壓位準，且輸出端CKP2之電壓位準會被下拉至地(低位準)。在時間T1時，第二控制訊號P2會由高位準轉變成低位準，使第一開關503關閉。在時間T2時，第一控制訊號P0為低位準，將使選擇器502將電壓輸出端CKP2連接至電壓源VCC，使電壓輸出端CKP2之電壓位準經由二極體501而被拉昇至約為電壓源VCC的電壓位準。
在時間T3時，第三控制訊號P3會將第二開關504關閉，使電壓輸出端CK2P之電壓位準被拉昇至較時間T2時更接近電壓源VCC的電壓位準。在時間T4時，泵訊號P1會由低位準被拉昇至電壓源VCC的位準，此時，第二節點CK2之電壓位準會被拉昇至約為電壓源VCC位準的2倍，隨後第二節點CK2處之電荷將會經由選擇器502而被傳遞至電壓輸出端CK2P。因此，電壓輸出端CK2P之電壓位準則約為電壓源VCC之2倍。
在時間T5時，第三控制訊號P3會轉變為低位準，並將第二開關504關閉。在時間T6時，泵訊號P1會被下拉至地，此時，第二節點之電壓位準會被下拉至約與電壓源VCC的位準相同，且電壓輸出端CK2P處之電荷會被轉移至第二節點CK2。因此，電壓輸出端CK2P之電壓位準會約等於電壓源VCC的位準。在時間T7時，第一控制訊號P0為高位準，則選擇器502將第二節點CK2連接至電壓源VCC。如此一來，電壓產生電路50之操作則回到時間T0處重新啟動。
第三控制訊號P3係用來將電壓輸出端CK2P充電至約為電壓源VCC的位準。第一開關503會於第二節點CK2連接至電壓源VCC時而被導通，隨後第一開關503會於第二節點CK2連接至電壓輸出端CK2P前被關閉(如時間T7、T0、T1)。換句話說，第二控制訊號P2需要被第一控制訊號P0覆蓋住，用以防止拉昇電壓被放電。甚者，泵訊號P1會在第二節點CK2連接到電壓源VCC前被下拉，使電壓輸出端CK2P之電荷能夠被轉移至第二節點CK2(時間T6)。此外，第二節點CK2會於泵訊號P1被拉昇前連接至輸出端CK2P。
參閱第七圖，係為本發明電壓產生電路70之另一實施例圖，如圖所示：二極體501為一第一NMOS電晶體MN2，其中，第一NMOS電晶體MN2之閘極與汲極與電壓源連VCC連接，且第一NMOS電晶體MN2之源極與第二節點CK2連接。第一開關503為一第三NMOS電晶體MN1，其中，第三NMOS電晶體MN1之閘極與第二控制訊號P2連接，其汲極與電壓輸出端CK2P連接，且其源極接地。第四NMOS電晶體MN3之閘極與第三控制訊號P3連接，其汲極與電壓輸出端CK2P連接，且其源極則與電壓源VCC連接。
選擇器502包含一第二NMOS電晶體MN0與一第一PMOS電晶體MP0。第二NMOS電晶體MN0之閘極與第一控制訊號P0連接，其汲極與電壓源VCC連接，且其源極則與第二節點CK2連接。第一PMOS電晶體MP0之閘極與第一控制訊號P0連接，其汲極與電壓輸出端CK2P連接，其源極則與第二節點CK2連接，且其基底端與第二節點連接。第一、第二與第四NMOS電晶體MN2、MNN0、MN3係為具有低臨限電壓位準Vth之NMOS電晶體。
第八圖為第七圖電壓產生電路70之波形圖。當泵訊號P1之電壓位準與電壓源VCC相同且第三控制訊號P3為高位準時，電壓輸出端CK2P之電壓位準則為2VCC-Vth。
電壓產生電路70可進一步包含一產生泵訊號、第一、第二、第三控制訊號P0~P3之控制單元。第三控制訊號P3係用來協助將電壓輸出端CK2P拉昇至VCC-Vth。第二控制訊號P2係於第一控制訊號P0被拉昇後而被拉昇，隨後第二控制訊號P2係於第一控制訊號P0被下拉前而被下拉。泵訊號P1係於第一PMOS電晶體MP0關閉前被下拉，用以保護第一PMOS電晶體MP0的PN接面。第一PMOS電晶體MP0會於泵訊號P1被拉昇前導通，用以保護第一PMOS電晶體MP0。
參閱第九圖，係為本發明控制單元90之電路圖，如圖所示：該控制單元90係用以產生上述之泵訊號與第一、第二、第三控制訊號P0~P3。控制單元90包含複數反相器901~914、一反或閘916以及一反及閘915。反相器901係用來接收一時脈訊號CLK，反相器902係用來接收反相器901之輸出，反相器903係用來接收反相器902之輸出，反相器904係用來接收反相器903之輸出，反相器905係用來接收反相器904之輸出，並輸出該第一控制訊號P0。
反或閘916接收反相器901與905之輸出並輸出該第三控制訊號P3。反相器913係接收反或閘916之輸出，反相器914係用來接收反相器913之輸出並輸出該泵訊號P1。反及閘915係對反相器905與901之輸出進行反及運算，反相器906係接收反及閘915之輸出並輸出該第二控制訊號P2。
本發明各實施例中之電壓產生電路比習用電壓電路具有較低之電路複雜度以及較高的操作頻率，因此，本發明之電壓產生電路係為一低成本的裝置，且適用於低電壓與高速電路的應用。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
1．．．串接電路
2、2’．．．時脈訊號產生器
M0~Mn．．．電晶體
C1~Cn．．．電容
φ1 ~φ4 ．．．控制訊號
30．．．電壓倍增電路
P0-P3．．．控制訊號
50、70．．．電壓產生電路
CB ．．．電容
501．．．二極體
502,503,504．．．開關
MN0~MN3．．．電晶體
MP0．．．電晶體
90．．．控制單元
901~914．．．反相器
915．．．反或閘
916．．．反及閘
第一圖為習用高電壓產生電路10之電路圖。
第二圖為習用高電壓產生電路10之波形圖。
第三為習用電壓倍增電路之電路圖。
第四圖為習用電壓倍增電路之波形圖。
第五圖為本發明電壓產生電路之實施電路圖。
第六圖為本發明電壓產生電路之波形圖。
第七圖為本發明電壓產生電路之另一實施電路圖。
第八圖為本發明電壓產生電路之另一波形圖。
第九圖為本發明控制單元之電路圖。
P0-P3．．．控制訊號
50．．．電壓產生電路
CB ．．．電容
501．．．二極體
502,503,504．．．開關

Claims (17)

  1. 一種電壓產生電路，係包含：一電壓輸出端與一接地端；一二極體，係具有一與一電壓源連接之第一節點與一第二節點；一電容，係連接於一泵訊號與該第二節點之間；一選擇器，係受控於一第一控制訊號，用以選擇該電壓源或該電壓輸出端與該第二節點連接，該選擇器包含有：一第二NMOS電晶體，其閘極與該第一控制訊號連接，其汲極與該電壓源連接，其源極與該第二節點連接；以及一第一PMOS電晶體，其閘極與該第一控制訊號連接，其汲極與該電壓輸出端連接，其源極與該第二節點連接；一第一開關，係受控於一第二控制訊號，且當該第一開關被開啟時，該電壓輸出端係與該接地端連接；一第二開關，係受控於一第三控制訊號，當該第二開關被開啟時，該電壓輸出端係與該電壓源連接；以及一控制單元，用以產生該泵訊號、該第一控制訊號、該第二控制訊號與該第三控制訊號，該第一開關於該第二節點與該電壓源連接後被導通，隨後於該第二節點與該電壓輸出端連接前被關閉，該泵訊號係於該第二節點與該電壓源連接前被下拉，該第二節點係於該流訊號被上拉前與該電壓輸出端連接。
  2. 根據請求項1之電壓產生電路，其中，該二極體為一第一NMOS電晶體，該第一NMOS電晶體之閘極與汲極均與該第一節點連 接，且該第一NMOS電晶體之源極與該第二節點連接。
  3. 根據請求項1之電壓產生電路，其中，該第一NMOS電晶體係為一低臨限電壓之NMOS電晶體。
  4. 根據請求項1之電壓產生電路，其中，該第二NMOS電晶體係為一低臨限電壓之NMOS電晶體。
  5. 根據請求項1之電壓產生電路，其中，該第一PMOS電晶體之基底端與該第二節點連接。
  6. 根據請求項1之電壓產生電路，其中，該第一開關為一第三NMOS電晶體，該第二開關為一第四NMOS電晶體；該第三NMOS電晶體之閘極與該第二控制訊號連接，其汲極與該電壓輸出端連接，且其源極接地；第四NMOS電晶體之閘極與該第三控制訊號連接，其汲極與該電壓輸出端連接，且其源極則與該電壓源連接。
  7. 根據請求項6之電壓產生電路，其中，該第四NMOS電晶體係為一低臨限電壓之NMOS電晶體。
  8. 根據請求項1之電壓產生電路，其中，該控制單元包含有：一第一反相器，係接收一時脈訊號；一第二反相器，係接收該第一反相器之輸出；一第三反相器，係接收該第二反相器之輸出；一第四反相器，係接收該第三反相器之輸出；一第五反相器，係接收該第四反相器之輸出；一反及閘，係接收該第一反相器與第五反相器之輸出並對其進行反及運算； 一第六反相器，係接收該反及閘之輸出；一第七反相器，係接收該第六反相器之輸出；一第八反相器，係接收該第七反相器之輸出，並輸出該第三控制訊號；一第九反相器，係接收該第三反相器之輸出；一第十反相器，係接收該第九反相器之輸出；一第十一反相器，係接收該第十反相器之輸出；一第十二反相器，係接收該第十一反相器之輸出，並輸出該第一控制訊號；一反或閘，係接收該第一反相器與第五反相器之輸出並對其進行反或運算；一第十三反相器，係接收該第三控制訊號；以及一第十四反相器，係接收該第十三反相器之輸出，並輸出該泵訊號。
  9. 根據請求項1之電壓產生電路，其中，當該泵訊號之位準被拉昇至該電壓源位準時，該電壓輸出端之電壓位準為該電壓源位準的2倍。
  10. 一種電壓產生電路，係包含：一電壓輸出端與一接地端；一二極體，係具有一與一電壓源連接之第一節點與一第二節點；一第一電晶體，係受控於一第一控制訊號；一第二電晶體，係與該第一電晶體連接，並受控於該第一控 制訊號；其中，當該第一電晶體被導通時，該第二電晶體被關閉；當該第一電晶體被關閉時，該第二電晶體被導通；一電容，係包含一第一端與一第二端，該第一端係接收一泵訊號，且該第二端與該第二節點連接；一第三電晶體，係受控於一第二控制訊號；其中，當該第三電晶體被導通時，該電壓輸出端與該接地端連接；以及一第四電晶體，係受控於一第三控制訊號；其中，當該第四電晶體被導通時，該電壓輸出端與該電壓源連接；以及一控制單元，用以產生該泵訊號、該第一控制訊號、該第二控制訊號與該第三控制訊號，該第二控制訊號於該第一控制訊號被拉昇後而被拉昇，隨後該第二控制訊號於該第一控制訊號被下拉前而被下拉，該泵訊號於該第二電晶體被關閉前被下拉，且該第二電晶體於該泵訊號被拉昇前被導通；其中，當該第一電晶體被導通時，該第二節點與該電壓源連接；當該第二電晶體被導通時，該第二節點與該電壓輸出端連接。
  11. 根據請求項10之電壓產生電路，其中，該二極體為一第一NMOS電晶體，該第一NMOS電晶體之閘極與汲極均與該第一節點連接，且該第一NMOS電晶體之源極與該第二節點連接。
  12. 根據請求項11之電壓產生電路，其中，該第一NMOS電晶體係為一低臨限電壓之NMOS電晶體。
  13. 根據請求項10之電壓產生電路，其中，該第一電晶體為一第二NMOS電晶體，其閘極與該第一控制訊號連接，其汲極與該電壓源連接，其源極與該第二節點連接；該第二電晶體為一第一PMOS電晶體，其閘極與該第一控制訊號連接，其汲極與該 電壓輸出端連接，其源極則與該第二節點連接。
  14. 根據請求項10之電壓產生電路，其中，該第三電晶體為一第三NMOS電晶體，其閘極與該第二控制訊號連接，其汲極與該電壓輸出端連接，其源極接地；該第四電晶體為一第四NMOS電晶體，其閘極與該第三控制訊號連接，其汲極與該電壓源連接，其源極則與該電壓輸出端連接。
  15. 根據請求項14之電壓產生電路，其中，該第四NMOS電晶體係為一低臨限電壓之NMOS電晶體。
  16. 根據請求項10之電壓產生電路，其中，該控制單元包含有：一第一反相器，係接收一時脈訊號；一第二反相器，係接收該第一反相器之輸出；一第三反相器，係接收該第二反相器之輸出；一第四反相器，係接收該第三反相器之輸出；一第五反相器，係接收該第四反相器之輸出；一反及閘，係接收該第一反相器與第五反相器之輸出並對其進行反及運算；一第六反相器，係接收該反及閘之輸出；一第七反相器，係接收該第六反相器之輸出；一第八反相器，係接收該第七反相器之輸出，並輸出該第二控制訊號；一第九反相器，係接收該第三反相器之輸出；一第十反相器，係接收該第九反相器之輸出； 一第十一反相器，係接收該第十反相器之輸出；一第十二反相器，係接收該第十一反相器之輸出，並輸出該第一控制訊號；一反或閘，係接收該第一反相器與第五反相器之輸出並對其進行反或運算；一第十三反相器，係接收該第三控制訊號；以及一第十四反相器，係接收該第十三反相器之輸出，並輸出該泵訊號。
  17. 根據請求項10之電壓產生電路，其中，當該泵訊號之位準被拉昇至該電壓源位準時，該電壓輸出端之電壓位準為該電壓源位準的2倍。
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