KR20090060678A - 반도체 메모리 장치의 전압 제어 회로 - Google Patents

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Abstract

개시된 본 발명은 반도체 메모리 장치의 전압 제어 회로로서, 전원 전압과 접지 전압에 응답하여 생성 타이밍이 다른 제 1 내지 제 3 파워 업 신호를 생성하는 파워 업 신호 생성부, 상기 제 1 파워 업 신호에 응답하여 제 1 내부 전압을 생성하기 위한 제 1 내부 전압 생성부, 상기 제 2 파워 업 신호에 응답하여 제 2 내부 전압을 생성하기 위한 제 2 내부 전압 생성부, 및 상기 제 3 파워 업 신호에 응답하여 제 3 내부 전압을 생성하기 위한 제 3 내부 전압 생성부를 포함한다.
벌크 바이어스 전압(Vbb), 펌핑 전압(Vpp), 코어 전압(Vcore)

Description

반도체 메모리 장치의 전압 제어 회로{Circuit for Controlling Voltage of Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치로서, 보다 구체적으로는 파워 업 초기의 전압을 제어하기 위한 전압 제어 회로에 관한 것이다.
반도체 메모리 장치는 외부로부터 공급되는 외부 전압(Vdd), 접지 전압(Vss)등을 공급받아 동작한다. 외부에서 공급된 각각의 전압들은 반도체 메모리 장치의 내부의 각 영역에서 요구하는 레벨의 전압으로 변환된 후 사용된다. 반도체 메모리 장치는 내부의 각 영역의 필요에 따라 코어 전압(Vcore), 벌크 바이어스 전압(Vbb), 펌핑 전압(Vpp)등이 사용되며, 외부에서 공급받는 전압으로 내부 전압을 생성하기 위하여 각각의 내부 전압 생성회로가 존재한다. 반도체 메모리 장치의 내부 전압 중, 코어 전압(Vcore)은 외부 전압(Vdd)을 변압하여 생성되며, 일반적으로 정상 동작 시 상기 외부 전압(Vdd)보다 약간 낮은 값을 갖는다. 상기 코어 전압(Vcore)은 주로 비트 라인 센스 앰프 증폭 회로에 사용된다. 상기 펌핑 전압(Vpp)은 셀(cell) 트랜지스터의 문턱 전압(Vt)의 손실을 보상하기 위하여 사용되거나 상기 셀 트랜지스터의 게이트를 제어하기 위한 워드라인 구동 회로, 비트라인 절연 트랜지스터의 게이트를 조절하기 위하여 사용된다. 상기 벌크 바이어스 전압(Vbb)은 셀 트랜지스터의 문턱 전압(Vt)을 높여 데이터의 유지 시간을 증가시킬 목적으로 사용된다.
일반적으로 펌핑 전압(Vpp)은 외부 전압(Vdd)을 펌핑하여 생성되며, 외부 전압(Vdd)보다 높은 전압 레벨의 값을 갖고, 벌크 바이어스 전압(Vbb)은 접지 전압(Vss)을 펌핑하여 생성되며, 접지 전압(Vss)보다 낮은 레벨의 값을 갖는다.
도 1은 일반적인 전압 제어 회로의 타이밍도이다.
도 1을 참조하면, 반도체 메모리 장치의 동작 초기에는 펌핑 전압(Vpp)이 외부 전압(Vdd)보다 낮은 값을 가진다. 이때, 반도체 메모리 장치의 파워 업 초기에 상기 파워 업 신호가 인에이블 되기 전까지 클램핑 회로를 사용한 펌핑 전압(Vpp)은 외부 전압(Vdd)에 동기된다. 파워 업 신호가 인에이블 되면, 클램핑 회로의 동작이 중단되고, 상기 펌핑 전압 생성 회로는 펌핑 전압(Vpp)을 외부 전압(Vdd)보다 높은 전압으로 펌핑하고, 상기 외부 전압(Vdd)의 레벨 상승에 따라 칩을 동작 시키는 펌핑 전압(Vpp)을 생성한다. 파워 업 신호가 인에이블 되기 전까지 클램핑 회로를 사용한 벌크 바이어스 전압(Vbb)은 접지 전압(Vss)에 동기된다. 상기 파워 업 신호가 인에이블 되면, 클램핑 회로의 동작이 중단되고, 상기 벌크 바이어스 전압 생성 회로는 펌핑 동작을 수행하여 마이너스 전압을 갖는 벌크 바이어스 전압(Vbb)을 생성한다. 코어 전압 생성 회로는 외부 전압(Vdd)으로부터 전압을 공급받아 코어 전압(Vcore)을 생성하되, 기준 전압(Vref)과 코어 전압을 이분배(Vcore/2)한 레벨을 비교하여 비교 신호를 출력하고, 상기 비교 신호를 코어 드라이버인 PMOS 트 랜지스터의 게이트에 입력하여 상기 코어 전압(Vcore)을 생성한다. 상기 코어 전압(Vcore)은 드라이버의 특성상 자신의 레벨을 찾기 전까지 외부 전압(Vdd)의 레벨과 같은 레벨을 갖는다.
여기서, 상기 파워 업 신호가 인에이블 되면, 각각의 내부 전압 생성 회로(벌크 바이어스 전압 생성 회로, 펌핑 전압 생성 회로, 코어 전압 생성 회로)가 활성화 되어, 상기 코어 전압(Vcore), 펌핑 전압(Vpp), 벌크 바이어스 전압(Vbb)을 동시에 생성하게 된다. 그러나, 상기 펌핑 전압 생성 회로는 클램핑 동작이 중단되고, 일정 시간이 지난 후 펌핑 동작을 수행한다. 상기 코어 전압(Vcore)은 외부 전압(Vdd)과 동기 되어 자신의 레벨을 찾는다. 이 때, 일시적으로 상기 코어 전압(Vcore)이 상기 펌핑 전압(Vpp)보다 높게 나타나는 구간이 발생하게 된다. 보다 구체적으로 도 2를 통하여 설명하기로 한다.
도 2는 일반적인 CMOS 트랜지스터의 동작 원리를 나타낸 것이다.
도 2를 참조하면, 일반적으로 NMOS 트랜지스터와 PMOS 트랜지스터는 P형 기판에 N-Well과 P-Well을 구성하여 제작된다. P-Well에는 NMOS 트랜지스터가 구현되고, N-Well에는 PMOS 트랜지스터가 구현된다. 실제로 이루어지는 동작을 P-Well 에는 NPN 형의 제 1 바이폴라 트랜지스터(BJT1)가 존재하고, 상기 N-Well에는 PNP 형의 제 2 바이폴라 트랜지스터(BJT2)가 존재한다. 일시적으로 코어 전압(Vcore)이 상기 펌핑 전압(Vpp)보다 높게 나타나는 구간에서는 상기 제 2 바이폴라 트랜지스터(BJT2)가 턴온되어 전류(I1)가 흐르게 된다. 상기 전류(I1)에 의해 상기 벌크 바이어스 전압(Vbb)은 상승한다. 상기 제 1 바이폴라 트랜지스터(BJT1)가 턴온되어 전류(I2)가 흐르게 된다. 이와 같이 전류(I1,I2)는 제어되지 않고, 계속적으로 큰 전류를 흐르게 하여 래치업 현상을 발생시킨다.
상기와 같이 반도체 메모리 장치에서 상기 코어 전압(Vcore)이 펌핑 전압(Vpp)보다 일정 레벨 이상 크게 되면, 래치업 현상이 발생하여 칩 내부에 큰 전류를 흘리게 되어 칩의 오작동일 발생시킬 수 있다. 또한, 각종 내부 전압 생성이 불가능하며 발열 현상으로 인해 칩을 파기 시킬 수 있는 문제점이 발생한다.
본 발명은 반도체 메모리 장치의 전압 제어 회로로서, 래치업으로 인한 오작동을 방지하여 초기 전압을 안정화 시키는데 그 목적이 있다.
본 발명은 반도체 메모리 장치의 전압 제어 회로로서, 전원 전압과 접지 전압에 응답하여 생성 타이밍이 다른 제 1 내지 제 3 파워 업 신호를 생성하는 파워 업 신호 생성부, 상기 제 1 파워 업 신호에 응답하여 제 1 내부 전압을 생성하기 위한 제 1 내부 전압 생성부, 상기 제 2 파워 업 신호에 응답하여 제 2 내부 전압을 생성하기 위한 제 2 내부 전압 생성부, 및 상기 제 3 파워 업 신호에 응답하여 제 3 내부 전압을 생성하기 위한 제 3 내부 전압 생성부를 포함한다.
본 발명은 반도체 메모리 장치의 전압 제어 회로로서, 래치업 발생 가능 경로를 차단함으로써, 오작동을 방지하여 안정정인 초기 전압을 생성할 수 있는 효과가 있다.
도 3은 본 발명에 따른 반도체 메모리 장치의 전압 제어 회로의 블록도를 나타낸 것이다.
종래의 전압 제어 회로는 파워 업 신호가 인가 되기 전까지는 각각의 클램핑 회로를 사용하여 상기 펌핑 전압(Vpp)을 외부 전압(Vdd)에 동기 시키고, 상기 코어 전압(Vcore)을 상기 외부 전압(Vdd)에 동기 시키며, 상기 벌크 바이어스 전압(Vbb)을 상기 접지 전압(Vss)에 동기 시킨다. 종래에는 상기 파워 업 신호가 인가되면, 동시에 상기 각각의 클램핑 회로의 동작이 중단되어 내부 전압을 생성하는 회로를 동작 시킨다. 이때, 상기 펌핑 전압 생성 회로는 외부 전압(Vdd)을 펌핑 동작으로 일정 시간 경과 후 펌핑 전압(Vpp)을 생성하고, 상기 벌크 바이어스 전압 생성 회로는 접지 전압(Vss)을 펌핑 동작으로 일정 시간 경과 후 접지 전압(Vss)보다 낮은 마이너스 전압인 벌크 바이어스 전압(Vbb)을 생성하며, 코어 전압생성 회로는 상기 외부 전압(Vdd)의 레벨의 상승에 따라 칩을 동작 시키는 레벨을 찾기 전까지 상기 외부 전압(Vdd)의 레벨과 같은 레벨을 갖다가 칩을 동작 시키는 레벨을 찾아 코어 전압(Vcore)을 생성한다. 이 때, 상기 파워 업 신호가 인에이블이 되면, 상기 펌핑 전압(Vpp)보다 상기 코어 전압(Vcore)이 높아지는 커플링(Coupling)구간이 생겨 상기 전압 제어 회로는 래치업이 발생하는 문제점이 있다. 본 발명에서는, 저항 소자의 분배 값을 변화시켜 상기 파워 업 신호가 인에이블 구간을 세 구간으로 나누고, 이에 대응하게 상기 벌크 바이어스 전압(Vbb), 펌핑 전압(Vpp), 코어 전압(Vcore)을 순차적으로 생성하여 래치업이 발생하지 않도록 회로를 구현하였다.
도 3을 참조하면, 본 발명에 따른 반도체 메모리 장치의 전압 제어 회로는 외부 전압(Vdd)과 접지 전압(Vss)에 응답하여 생성 타이밍이 다른 제 1 내지 제 3 파워 업 신호(Prepwr,Pwr,Postpwr)를 출력하는 파워 업 신호 생성부(100), 상기 제 1 파워 업 신호(Prepwr)에 응답하여 벌크 바이어스 전압(Vbb)의 생성이 제어되는 위한 제 1 내부 전압 생성부(200), 상기 제 2 파워 업 신호(Pwr)에 응답하여 펌핑 전압의 생성이 제어되는 제 2 내부 전압 생성부(300), 및 상기 제 3 파워 업 신호(Postpwr)에 응답하여 코어 전압의 생성이 제어되는 제 3 내부 전압 생성부(400)를 포함한다.
상기 반도체 메모리 장치의 전압 제어 회로는 파워 업 초기에 외부 전압(Vdd)이 인가 되면, 서로 다른 생성 타이밍을 가지는 제 1 내지 제 3 파워 업 신호(Prepwr,Pwr,Postpwr)를 생성한다. 상기 전압 제어 회로는 상기 제 1 내지 제 3 파워 업 신호(Prepwr,Pwr,Postpwr)에 대응하는 구간(벌크 바이어스 전압(Vbb)의 펌핑 구간, 펌핑 전압(Vpp)의 펌핑 구간, 코어 전압(Vcore)의 드라이빙 구간)에서의 생성 타이밍을 다르게 하여 래치 업이 발생할 수 있는 가능성을 차단 시킨다.
도 4는 도 3에 도시한 파워 업 신호 생성부의 회로도이다.
도 4를 참조하면, 상기 파워 업 신호 생성부(100)는 외부 전압(Vdd)와 접지 전압(VSS)단 사이에 서로 직렬 연결된 복수의 저항 소자(R1~R4)를 포함하고, 상기 복수의 저항 소자(R1~R4)의 각각의 연결 노드(N1~N3)에서 분배 전압(div_VA<1:3>)을 출력하는 전압 분배부(110), 및 상기 분배 전압(div_VA<1:3>)에 응답하여 인에이블 타이밍이 다른 파워 업 신호(Prepwr,Pwr,Postpwr)를 생성하는 신호 발생부(120)를 포함한다.
상기 제 1 전압 분배부(110)는 복수의 저항 소자를 구비할 수 있지만, 예를 들어, 4 개의 저항(R1~R4)를 사용한 것을 설명하기로 한다.
상기 제 1 전압 분배부(110)는 제 1 노드(N1)에서 상기 제 1 분배 전압(div_VA1)을 출력하고, 제 2 노드(N2)에서 상기 제 2 분배 전압(div_VA2)을 출력 하고, 제 3 노드(N3)에서 상기 제 3 분배 전압(div_VA3)을 출력한다. 여기서, 상기 제 1 분배 전압(div_VA1)은 전압 레벨이 가장 크며, 상기 제 3 분배 전압(div_VA3)은 전압 레벨이 가장 작다.
상기 신호 발생부(120)는 상기 제 1 분배 전압(div_VA1)에 응답하여 제 1 파워 업 신호(Prepwr)를 생성하는 제 1 신호 발생부(121), 상기 제 2 분배 전압(div_VA2)에 응답하여 제 2 파워 업 신호(Pwr)를 생성하는 제 2 신호 발생부(122), 및 상기 제 3 분배 전압(div_VA3)에 응답하여 제 3 파워 업 신호(123)를 생성하는 제 3 신호 발생부(123)을 포함하고, 상기 제 1 파워 업 신호(Prepwr)는 전압 레벨이 가장 낮고, 상기 제 3 파워 업 신호(Postpwr)는 전압 레벨이 가장 높다.
상기 제 1 내지 제 3 파워 업 신호(Prepwr,Pwr,Postpwr)는 파워 업 초기에 로우 레벨에서 상기 파워 업 신호가 인에이블 되면, 하이 레벨로 천이하는 신호이다.
제 1 내지 제 3 신호 발생부(121~123)는 동일한 구성을 가지므로 예를 들어 제 1 신호 발생부(121)만을 설명하기로 한다.
상기 제 1 신호 발생부(121)는 제 1 PMOS 트랜지스터(PM1), 제 1 NMOS 트랜지스터(NM1), 및 제 1 인버터(IV1)를 포함한다. 상기 제 1 PMOS 트랜지스터(PM1)는 접지 전압(Vss)을 입력받는 게이트, 외부 전압(Vdd)단과 연결된 소오스, 및 제 4 노드(N4)와 연결된 드레인을 포함한다. 제 1 NMOS 트랜지스터(NM1)는 제 1 분배 전압(div_VA1)을 입력받는 게이트, 상기 제 4 노드(N4)와 연결된 드레인, 및 접지 전 압(Vss)단과 연결된 소오스를 포함한다. 상기 제 1 인버터(IV1)는 상기 제 4 노드(N4)의 신호를 반전시켜 상기 제 1 파워 업 신호(Prepwr)를 출력한다. 상기 제 4 노드(N4)는 감지 신호(det1)를 출력한다.
상기 제 1 PMOS 트랜지스터(PM1)는 항상 턴온되어 있어, 전류를 상기 제 4 노드(N4)에 공급하는 전류 원(Current Source)으로서의 역할을 수행한다. 상기 제 1 분배 전압(div_VA1)이 기설정된 값 이상일 경우, 상기 제 1 NMOS 트랜지스터(NM1)는 턴온되어 상기 제 1 감지 신호(det1)를 출력한다. 상기 감지 신호(det1)을 입력받는 상기 제 1 인버터(IV1)는 일정한 레벨을 갖는 상기 제 1 파워 업 신호(Prepwr)를 출력한다.
보다 구체적으로 설명하면, 상기 제 1 내지 제 3 신호 발생부(121.122,123)는 동일한 구성을 가진다. 즉, 상기 제 1 내지 제 3 신호 발생부(121,122,123)에 입력되는 상기 제 1 내지 제 3 분배 전압(div_VA<1:3>)의 레벨에 따라 상기 제 1 내지 제 3 파워 업 신호(Prepwr,Pwr,Postpwr)의 인에이블 타이밍이 제어된다. 상기 제 1 내지 제 3 NMOS 트랜지스터(NM1~NM3)는 외부 전압(Vdd)이 상승하는 동안 상기 제 1 내지 제 3 분배 전압(div_VA<1:3>)이 기설정된 전압 이하의 전압 값을 가지면 턴오프 되고, 기설정된 전압 이상의 전압 값을 가지면, 턴온된다. 상기 제 1 내지 제 3 분배 전압(div_VA1,div_VA2,div_VA3)이 기설정된 전압보다 낮으면, 상기 제 1 내지 제 3 파워 업 신호(Prepwr,Pwr,Postpwr)는 로우 레벨을 가진다. 상기 제 1 내지 제 3 분배 전압(div_VA1,div_VA2,div_VA3)은 서로 다른 전압 레벨을 가지므로, 상기 제 1 내지 제 3 NMOS 트랜지스터(NM1~NM3)는 턴온되는 타이밍이 다르다. 상기 파워 업 신호 발생부(100)는 상기 제 1 분배 전압(div_VA1)이 가장 높은 전압 레벨을 가지므로 상기 제 1 NMOS 트랜지스터(NM1)를 가장 빨리 턴온시키고, 이어서, 제 2 NMOS 트랜지스터(NM2), 마지막으로 제 3 NMOS 트랜지스터(NM3)를 턴온시킨다. 그러나, 외부 전압(Vdd)이 낮을 때, 상기 제 1 파워 업 신호(Prepwr)가 턴온되고, 상기 외부 전압(Vdd)이 소정 전압 상승하였을 때, 상기 제 2 파워 업 신호(Pwr)가 턴온되며, 상기 외부 전압(Vdd)이 상기 소정 전압보다 더 상승하였을 때, 상기 제 3 파워 업 신호(Postpwr)가 턴온 되기 때문에, 전압 레벨은 상기 제 1 파워 업 신호(Prepwr)가 가장 낮고, 상기 제 3 파워 업 신호(Postpwr)가 가장 높다.
도 5는 도 3에 도시한 벌크 바이어스 클램핑부, 펌핑 클램핑부, 코어 클램핑부이다.
도 5를 참조하면, 상기 벌크 바이어스 클램핑부(210), 펌핑 클램핑부(310), 및 코어 클램핑부(410)는 각각 상기 제 1 내지 제 3 파워 업 신호(Prepwr,Pwr,Postpwr)의 인에이블 여부에 따라 이에 대응하는 내부 전압(Vbb,Vcore,Vpp)과 외부 전압(Vdd,Vss)의 스위칭 여부를 제어한다.
상기 벌크 바이어스 클램핑부(210)는 상기 제 1 파워 업 신호(Prepwr)를 입력받는 제 1 레벨 시프터(211), 상기 제 1 레벨 시프터(211)의 출력 신호를 응답하여 접지 전압(Vss)과 벌크 바이어스 전압(Vbb)의 스위칭 여부가 제어되는 제 1 스위칭부(212)를 포함한다.
상기 제 1 레벨 시프터(211)는 일반적으로 공지된 레벨 시프터를 사용하여도 무관하며, 설명은 배제하기로 한다. 상기 제 1 레벨 시프터(211)는 상기 입력된 전 압을 소정 값 이상의 전압으로 펌핑시킨다.
상기 제 1 스위칭부(212)는 게이트가 상기 제 1 레벨 시프터(211)의 출력 신호를 입력받고, 접지 전압(VSS)단과 벌크 바이어스 전압(Vbb)단 사이에 연결된 제 4 PMOS 트랜지스터(PM4)를 포함한다.
보다 구체적으로 설명하면, 상기 벌크 바이어스 클램핑부(210)는 상기 제 1 파워 업 신호(Prepwr)가 인에이블 되기 전까지 로우 레벨의 신호를 입력받아 상기 제 4 PMOS 트랜지스터(PM4)를 턴온시킨다. 따라서, 상기 벌크 바이어스 전압(Vbb)은 상기 접지 전압(Vss)으로 동기된다. 상기 제 1 파워 업 신호(Prepwr)가 인에이블 되면, 상기 제 1 레벨 시프터(211)는 상기 전압 레벨이 낮은 상기 제 1 파워 업 신호(Prepwr)를 상기 제 4 PMOS 트랜지스터(PM4)를 턴 오프시킬 수 있는 기설정된 값으로 펌핑한다. 상기 기설정 값을 입력받는 상기 제 4 PMOS 트랜지스터(PM4)는 턴오프된다. 이때, 상기 제 1 내부 전압 생성부(200)는 내부 전압[예를 들어, 벌크 바이어스 전압(Vbb)]을 생성하는 동작을 수행한다.
상기 펌핑 클램핑부(312)는 제 2 파워 업 신호(Pwr)를 입력받는 제 2 레벨 시프터(311), 및 상기 제 2 레벨 시프터(311)의 출력에 응답하여 스위칭 여부를 제어하는 제 2 스위칭부(312)를 포함한다.
상기 제 2 레벨 시프터(311) 또한 상기 제 1 레벨 시프터(211)와 마찬가지로 일반적으로 공지된 모든 레벨 시프터를 사용하여도 무관하므로 설명은 배제하기로 한다.
상기 제 2 스위칭부(312)는 게이트가 상기 제 2 레벨 시프터(311)의 출력 신 호를 입력받고, 전원 전압(Vdd)과 펌핑 전압(Vpp)단 사이에 연결된 제 5 PMOS 트랜지스터(PM5)를 포함한다.
보다 구체적으로 설명하면, 상기 펌핑 클램프부(310)는 상기 제 2 파워 업 신호(Pwr)가 인에이블 되기 전까지 로우 레벨의 신호를 입력받아 상기 제 5 PMOS 트랜지스터(PM5)를 턴온시켜 펌핑 전압(Vpp)을 전원 전압(Vdd)으로 동기시킨다. 상기 제 2 파워 업 신호(Pwr)가 인에이블 되면, 상기 제 2 레벨 시프터(311)는 상기 전압 레벨이 낮은 상기 제 2 파워 업 신호(Pwr)를 상기 제 5 PMOS 트랜지스터(PM5)를 턴 오프시킬 수 있는 기설정된 값으로 펌핑한다. 상기 기설정 값을 입력받는 상기 제 5 PMOS 트랜지스터(PM5)는 턴오프된다. 이때, 상기 제 2 내부 전압 생성부(200)는 내부 전압[예를 들어, 상기 펌핑 전압(Vpp)]을 생성하는 동작을 수행한다.
상기 코어 클램핑부(410)는 게이트가 상기 제 3 파워 업 신호(Postpwr)를 입력받고, 전원 전압(Vdd)단과 코어 전압(Vcore)단 사이에 연결된 제 6 PMOS 트랜지스터(PM6)를 포함한다. 상기 제 6 PMOS 트랜지스터(PM6)는 상기 제 3 파워 업 신호(Postpwr)가 인에이블 되기 전까지 로우 레벨의 신호를 입력받아, 상기 코어 전압(Vcore)을 전원 전압(Vdd)으로 동기시킨다. 상기 제 3 파워 업 신호(Postpwr)가 인에이블 되면, 상기 제 6 PMOS 트랜지스터(PM6)는 턴오프 된다. 이때, 상기 제 3 내부 전압 생성부(400)는 내부 전압(예를 들어, 코어 전압(Vcore)을 생성하기 위한 동작을 수행한다. 여기서, 상기 기설정된 값은 상기 제 6 PMOS 트랜지스터(PM6)의 문턱 전압(Vt)과 동일한 전압 값을 말한다. 그러나, 상기 기설정 값은 설계자의 의 도에 따라 변경될 수 있음을 자명한다.
도 6은 본 발명에 따른 반도체 메모리 장치의 전압 제어 회로의 타이밍도이다.
도 6을 참조하면, 전압 제어 회로는 먼저 제 1 파워 업 신호(Prepwr)가 인에이블 되면, 상기 벌크 바이어스 전압(Vbb)을 펌핑하여 생성하고, 상기 제 2 파워 업 신호가 인에이블 되면, 상기 펌핑 전압(Vpp)을 펌핑하여 생성하며, 이 후, 상기 제 3 파워 업 신호(Postpwr)가 인에이블 되면, 드라이빙하여 상기 코어 전압(Vcore)을 생성한다.
본 발명에 따른 반도체 메모리 장치의 전압 제어 회로는 전압을 분배한 값을 변화시켜 인에이블 타이밍이 서로 다른 제 1 내지 제 3 파워 업 신호 (Prepwr,Pwr,Postpwr)를 생성한다. 상기 전압 제어 회로는 인에이블 타이밍이 가장 빠른 상기 제 1 파워 업 신호(Prepwr)에 응답하여 벌크 바이어스 전압(Vbb)을 생성하는 회로를 먼저 동작하여 벌크 바이어스 전압(Vbb)을 펌핑 전압(Vpp)보다 먼저 생성시킴으로써, 펌핑 전압(Vpp)의 커플링(coupling)으로 인한 벌크 바이어스 전압(Vbb)의 상승을 방지 할 수 있다. 또한, 상기 전압 제어 회로는 상기 제 2 파워 업 신호(Pwr)에 응답하여 상기 펌핑 전압(Vpp)을 생성하는 회로를 먼저 동작하여 상기 펌핑 전압(Vpp)을 코어 전압(Vcore)보다 생성시킴으로써, 도 2에 도시한 종래의 코어 전압(Vcore)이 펌핑 전압(Vpp)보다 높아지는 구간의 발생 가능성을 차단시켜 래치 업 현상을 방지할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수 적 특징을 변경하지 않고서 다른 구체적인 형태로 실시할 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 일반적인 전압 제어 회로의 타이밍도,
도 2는 일반적인 CMOS 트랜지스터의 동작 원리를 나타낸 회로도,
도 3은 본 발명에 따른 반도체 메모리 장치의 전압 제어 회로의 블록도,
도 4는 도 3에 도시한 파워 업 신호 생성부의 회로도,
도 5는 도 3에 도시한 벌크 바이어스 클램핑부, 펌핑 클램핑부, 코어 클램핑부의 회로도, 및
도 6은 본 발명에 따른 반도체 메모리 장치의 전압 제어 회로의 타이밍도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 파워 업 신호 생성부 110 : 전압 분배부
120 : 신호 발생부 200 : 제 1 내부 전압 생성부
210 : 벌크 바이어스 클램핑부 220 : 벌크 바이어스 전압 생성부
300 : 제 2 내부 전압 생성부 310 : 펌핑 클램핑부
320 : 펌핑 전압 생성부 400 : 제 3 내부 전압 생성부
410 : 코어 클램핑부 420 : 코어 전압 드라이버

Claims (14)

  1. 전원 전압과 접지 전압에 응답하여 생성 타이밍이 다른 제 1 내지 제 3 파워 업 신호를 생성하는 파워 업 신호 생성부,
    상기 제 1 파워 업 신호에 응답하여 제 1 내부 전압을 생성하기 위한 제 1 내부 전압 생성부,
    상기 제 2 파워 업 신호에 응답하여 제 2 내부 전압을 생성하기 위한 제 2 내부 전압 생성부, 및
    상기 제 3 파워 업 신호에 응답하여 제 3 내부 전압을 생성하기 위한 제 3 내부 전압 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 제어 회로.
  2. 제 1 항에 있어서,
    상기 제 1 내지 제 3 파워 업 신호는,
    상기 제 1 파워 업 신호의 생성 타이밍이 가장 빠르고, 상기 제 3 파워 업 신호의 생성 타이밍이 가장 느린 것을 특징으로 하는 반도체 메모리 장치의 전압 제어 회로.
  3. 제 1 항에 있어서,
    상기 파워 업 신호 생성부는,
    전원 전압단과 접지 전압단 사이에 연결된 복수의 저항소자를 포함하고, 상기 각각의 저항 소자의 연결 노드에서 제 1 내지 제 3 분배 전압을 출력하는 전압 분배부, 및
    상기 제 1 내지 제 3 분배 전압을 입력받아, 상기 생성 타이밍이 다른 제 1 내지 제 3 파워 업 신호를 출력하는 신호 발생부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 제어 회로.
  4. 제 3 항에 있어서,
    상기 연결 노드는 제 1 내지 제 3 노드를 포함하고,
    상기 전압 분배부는,
    상기 제 1 노드에서 상기 제 1 분배 전압을 출력하고, 상기 제 2 노드에서 상기 제 2 분배 전압을 출력하고, 상기 제 3 노드에서 상기 제 3 분배 전압을 출력하는 것을 특징으로 하는 반도체 메모리 장치의 전압 제어 회로.
  5. 제 3 항에 있어서,
    상기 신호 발생부는,
    상기 제 1 분배 전압에 응답하여 버퍼링한 상기 제 1 파워 업 신호를 출력하는 제 1 신호 발생부,
    상기 제 2 분배 전압에 응답하여 버퍼링한 상기 제 2 파워 업 신호를 출력하는 제 2 신호 발생부, 및
    상기 제 3 분배 전압에 응답하여 버퍼링한 상기 제 3 파워 업 신호를 출력하는 제 3 신호 발생부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 제어 회로.
  6. 제 1 항에 있어서,
    상기 제 1 내부 전압 생성부는,
    상기 제 1 파워 업 신호에 응답하여 벌크 바이어스 전압과 접지전압의 스위칭 여부가 제어되는 벌크 바이어스 클램핑부, 및
    상기 스위칭 여부에 응답하여 상기 제 1 내부 전압의 생성을 제어하는 벌크 바이어스 전압 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 제어 회로.
  7. 제 6 항에 있어서,
    상기 벌크 바이어스 클램핑부는,
    상기 제 1 파워 업 신호가 디스에이블 되면, 상기 접지 전압과 상기 벌크 바이어스 전압을 접속시키고,
    상기 제 1 파워 업 신호가 인에이블 되면, 상기 접지 전압과 상기 벌크 바이어스 전압을 차단하여 상기 벌크 바이어스 전압 생성부를 활성화 시키는 것을 특징으로 하는 반도체 메모리 장칭의 전압 제어 회로.
  8. 제 7 항에 있어서,
    상기 제 1 내부 전압은,
    상기 벌크 바이어스 전압인 것을 특징으로 하는 반도체 메모리 장치의 전압 제어 회로.
  9. 제 1 항에 있어서,
    상기 제 2 내부 전압 생성부는,
    상기 제 2 파워 업 신호에 응답하여 전원 전압과 펌핑 전압의 스위칭 여부를 제어하는 펌핑 클램핑부, 및
    상기 스위칭 여부에 응답하여 상기 제 2 내부 전압의 생성을 제어하는 펌핑 전압 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 제어 회로.
  10. 제 9 항에 있어서,
    상기 펌핑 클램핑부는,
    상기 제 2 파워 업 신호가 디스에이블 되면, 상기 전원 전압과 상기 펌핑 전압을 접속시키고,
    상기 제 2 파워 업 신호가 인에이블 되면, 상기 전원 전압과 상기 펌핑 전압을 차단하여, 상기 펌핑 전압 생성부를 활성화 시키는 것을 특징으로 하는 반도체 메모리 장치의 전압 제어 회로.
  11. 제 9 항에 있어서,
    상기 제 2 내부 전압은,
    상기 펌핑 전압인 것을 특징으로 하는 반도체 메모리 장치의 전압 제어 회로.
  12. 제 1 항에 있어서,
    상기 제 3 내부 전압 생성부는,
    상기 제 3 파워 업 신호에 응답하여, 전원 전압과 코어 전압의 스위칭 여부를 제어하기 위한 코어 클램핑부, 및
    상기 스위칭 여부에 응답하여 드라이빙하여 제 3 내부 전압을 생성하는 코어 드라이버를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 제어 회로.
  13. 제 12 항에 있어서,
    상기 코어 클램핑부는,
    상기 제 3 파워 업 신호가 디스에이블 되면, 상기 전원 전압과 상기 코어 전압을 접속 시키고,
    상기 제 3 파워 업 신호가 인에이블 되면, 상기 전원 전압과 상기 코어 전압을 차단하여 상기 코어 드라이버를 활성화 시키는 것을 특징으로 하는 반도체 메모리 장치의 전압 제어 회로.
  14. 제 12 항에 있어서,
    상기 제 3 내부 전압은,
    상기 코어 전압인 것을 특징으로 하는 반도체 메모리 장치의 전압 제어 회로.
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