JP3015410B2 - 半導体メモリー - Google Patents
半導体メモリーInfo
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- JP3015410B2 JP3015410B2 JP15267990A JP15267990A JP3015410B2 JP 3015410 B2 JP3015410 B2 JP 3015410B2 JP 15267990 A JP15267990 A JP 15267990A JP 15267990 A JP15267990 A JP 15267990A JP 3015410 B2 JP3015410 B2 JP 3015410B2
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- JP
- Japan
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- bit line
- inverter
- input
- output
- circuit
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明はメモリーのビット線のプリチャージ部分を改
良した半導体メモリーに関する。
良した半導体メモリーに関する。
（従来の技術） 従来のそれぞれRAM,ROMの回路例を第13図，第14図に
示す。それぞれのメモリーのビット線には、ビット線を
プリチャージする回路11が接続されている。12〜14はメ
モリセル内のＮチャネルトランジスタである。また従来
では、プリチャージ回路11には、第15図のものが使用さ
れている。以下に、上記のメモリーの読み出し時の動作
について説明する。
示す。それぞれのメモリーのビット線には、ビット線を
プリチャージする回路11が接続されている。12〜14はメ
モリセル内のＮチャネルトランジスタである。また従来
では、プリチャージ回路11には、第15図のものが使用さ
れている。以下に、上記のメモリーの読み出し時の動作
について説明する。
まず、第14図，第15図の信号Ｂを“L"（低）レベルと
し、Ｐチャネルトランジスタ21をオン、Ｎチャネルトラ
ンジスタ13をオフにする。この時カラムデコーダからの
列選択信号入力端子Ｃが“H"（高）レベルであれば、列
選択トランジスタ22がオンし、ビット線Ａは電源VDD近
くの電圧（VDD−Vthn）（Vthnはトランジスタ22のしき
い値電圧）にプリチャージされる。次に、端子Ｂを“H"
レベルにし、Ｐチャネルトランジスタ21をオフ、Ｎチャ
ネルトランジスタ13をオンにする。ローデコードにより
選択されたメモリーセルの記憶内容が“H"の時は、ビッ
ト線の電位は変化せず、出力バッファ16から“H"レベル
の信号が出力される。そのメモリーセルの記憶内容が
“L"の時には、プリチャージによって「VDD−Vthn」に
充電されたビット線Ａの電荷がメモリーセルを介して放
電され、ビット線の電位が出力バッファのインバータ15
の回路しきい値よりも低くなった時に、前記記憶内容
“L"が出力バッファ16から出力される。第13図に示した
RAMにおいてもＮチャネルトランジスタ12が上記Ｎチャ
ネルトランジスタ13の働きをすること以外は全て同じ動
作をする。
し、Ｐチャネルトランジスタ21をオン、Ｎチャネルトラ
ンジスタ13をオフにする。この時カラムデコーダからの
列選択信号入力端子Ｃが“H"（高）レベルであれば、列
選択トランジスタ22がオンし、ビット線Ａは電源VDD近
くの電圧（VDD−Vthn）（Vthnはトランジスタ22のしき
い値電圧）にプリチャージされる。次に、端子Ｂを“H"
レベルにし、Ｐチャネルトランジスタ21をオフ、Ｎチャ
ネルトランジスタ13をオンにする。ローデコードにより
選択されたメモリーセルの記憶内容が“H"の時は、ビッ
ト線の電位は変化せず、出力バッファ16から“H"レベル
の信号が出力される。そのメモリーセルの記憶内容が
“L"の時には、プリチャージによって「VDD−Vthn」に
充電されたビット線Ａの電荷がメモリーセルを介して放
電され、ビット線の電位が出力バッファのインバータ15
の回路しきい値よりも低くなった時に、前記記憶内容
“L"が出力バッファ16から出力される。第13図に示した
RAMにおいてもＮチャネルトランジスタ12が上記Ｎチャ
ネルトランジスタ13の働きをすること以外は全て同じ動
作をする。
従って、このようなメモリーの動作速度は、選択され
たメモリーセルの記憶内容が“L"の時に、プリチャージ
後、ビット線がプリチャージ電圧「VDD−Vthn」からイ
ンバータ15の回路しきい値Vthまで放電されるので時間
によって制限される。
たメモリーセルの記憶内容が“L"の時に、プリチャージ
後、ビット線がプリチャージ電圧「VDD−Vthn」からイ
ンバータ15の回路しきい値Vthまで放電されるので時間
によって制限される。
（発明が解決しようとする課題） メモリー内の記憶内容“L"を読み出す場合、従来では
ビット線ＡをVDD付近の電圧「VDD−Vthn」にプリチャー
ジしていたため、ビット線Ａに蓄積されている電荷が放
電し始めてから、出力バッファのインバータ15の回路し
きい値よりも低い電圧にその電圧が下がるまで、多大な
時間を要していた。この様子を第12図の破線で示す。こ
のため動作が低速であった。
ビット線ＡをVDD付近の電圧「VDD−Vthn」にプリチャー
ジしていたため、ビット線Ａに蓄積されている電荷が放
電し始めてから、出力バッファのインバータ15の回路し
きい値よりも低い電圧にその電圧が下がるまで、多大な
時間を要していた。この様子を第12図の破線で示す。こ
のため動作が低速であった。
そこで本発明は、メモリーの読み出し動作の高速化を
目的とする。
目的とする。
（課題を解決するための手段と作用） 本発明は、ビット線と、前記ビット線の電位を検出し
てその論理レベルを判定する出力回路と、プリチャージ
用電圧源と、前記プリチャージ用電圧源からの電圧を列
選択トランジスタを介して伝達してプリチャージ動作を
行うスイッチ手段とを具備し、前記ビット線に与えられ
るプリチャージ電位は、メモリー回路の電源電位から前
記列選択トランジスタのしきい値を引いた値よりも低い
ことを特徴とする半導体メモリーである。
てその論理レベルを判定する出力回路と、プリチャージ
用電圧源と、前記プリチャージ用電圧源からの電圧を列
選択トランジスタを介して伝達してプリチャージ動作を
行うスイッチ手段とを具備し、前記ビット線に与えられ
るプリチャージ電位は、メモリー回路の電源電位から前
記列選択トランジスタのしきい値を引いた値よりも低い
ことを特徴とする半導体メモリーである。
即ち本発明は、ビット線のプリチャージ電圧を従来の
電圧よりも低い電圧にすることによってメモリーの動作
速度を高速化した。
電圧よりも低い電圧にすることによってメモリーの動作
速度を高速化した。
（実施例） 前記した様にメモリー動作速度は、ビット線のプリチ
ャージされた電圧の放電時間に依存しているため、ビッ
ト線へのプリチャージ電圧を低くすれば、動作速度が速
くなることがわかる。第１図はプリチャージ用の電極と
してメモリーの電源電圧VDDから列選択トランジスタ22
のしきい値Vthnを引いた電圧よりも低い電圧源31を接続
している。この電源13の電圧をＥとすれば「Ｅ−Vthn」
（＜VDD−Vthn）の電圧がビット線Ａにプリチャージさ
れることになり、電源電圧VDDをプリチャージ電源とし
て用いた場合よりも動作速度が速くなる。
ャージされた電圧の放電時間に依存しているため、ビッ
ト線へのプリチャージ電圧を低くすれば、動作速度が速
くなることがわかる。第１図はプリチャージ用の電極と
してメモリーの電源電圧VDDから列選択トランジスタ22
のしきい値Vthnを引いた電圧よりも低い電圧源31を接続
している。この電源13の電圧をＥとすれば「Ｅ−Vthn」
（＜VDD−Vthn）の電圧がビット線Ａにプリチャージさ
れることになり、電源電圧VDDをプリチャージ電源とし
て用いた場合よりも動作速度が速くなる。
次に本発明の実施例を第２図に示す。ここではＰチャ
ネルトランジスタ21の代わりとして、電源VDDのCMOSイ
ンバータ１とトランスミッションゲート42を組合わせた
回路を用いている。又、CMOSインバータ43にインバータ
41とトランスミッションゲート42を組合わせた回路を介
して帰還をかけている。従ってトランスミッションゲー
ト42が導通している時は、インバータ43の入力に、これ
を構成するP,N両トランジスタのディメンジョン比に応
じた電圧（＜VDD）が得られ、これをプリチャージ電源3
1に対応するものとして用いている。インバータ43のデ
ィメンジョンによりビット線Ａに「VDD−Vthn−α」
（αはインバータ43のフィードバックループで降下した
分）の電位を与えることができ、かつプロセスによるイ
ンバータ15のしきい値のばらつきはインバータ43のしき
い値のばらつきと相殺することができる。
ネルトランジスタ21の代わりとして、電源VDDのCMOSイ
ンバータ１とトランスミッションゲート42を組合わせた
回路を用いている。又、CMOSインバータ43にインバータ
41とトランスミッションゲート42を組合わせた回路を介
して帰還をかけている。従ってトランスミッションゲー
ト42が導通している時は、インバータ43の入力に、これ
を構成するP,N両トランジスタのディメンジョン比に応
じた電圧（＜VDD）が得られ、これをプリチャージ電源3
1に対応するものとして用いている。インバータ43のデ
ィメンジョンによりビット線Ａに「VDD−Vthn−α」
（αはインバータ43のフィードバックループで降下した
分）の電位を与えることができ、かつプロセスによるイ
ンバータ15のしきい値のばらつきはインバータ43のしき
い値のばらつきと相殺することができる。
本発明の別の実施例を第３図に示す。ここでは第２図
で用いた信号Ｂを制御入力とするトランスミッションゲ
ート42とインバータ43の代わりに信号Ｂを入力とするイ
ンバータ51と、φ，をクロックとするクロックドイン
バータ52を、用いている。クロックドインバータ52には
帰還がかけられており、このクロックドインバータ52が
オンしている時は、CMOSクロックドインバータ52を構成
するP,N両トランジスタのディメンジョンの比に応じた
電圧（＜VDD）が得られ、これを第１図のプリチャージ
電源31として用いている。クロックドインバータ52のデ
ィメンジョンによりビット線に第２図の場合と同様の低
電圧を与えることができる。又、プロセスによるインバ
ータ15のしきい値のばらつきはインバータ52のしきい値
のばらつきと相殺することができる。
で用いた信号Ｂを制御入力とするトランスミッションゲ
ート42とインバータ43の代わりに信号Ｂを入力とするイ
ンバータ51と、φ，をクロックとするクロックドイン
バータ52を、用いている。クロックドインバータ52には
帰還がかけられており、このクロックドインバータ52が
オンしている時は、CMOSクロックドインバータ52を構成
するP,N両トランジスタのディメンジョンの比に応じた
電圧（＜VDD）が得られ、これを第１図のプリチャージ
電源31として用いている。クロックドインバータ52のデ
ィメンジョンによりビット線に第２図の場合と同様の低
電圧を与えることができる。又、プロセスによるインバ
ータ15のしきい値のばらつきはインバータ52のしきい値
のばらつきと相殺することができる。
次に本発明の別の実施例を第４図に示す。この第４図
では電源電圧VDDをプリチャージ電源として用いてい
る。これは、従来用いていた第15図のＰチャネルトラン
ジスタ21のドレイン側にダイオード61を順方向接続し電
圧降下させるものである。もし、Ｎチャネルトランジス
タ22がオンしていれば、電圧「VDD−VF−Vthn」をビッ
ト線Ａに与えることができる。ここで、VFはダイオード
61の順方向電圧降下である。
では電源電圧VDDをプリチャージ電源として用いてい
る。これは、従来用いていた第15図のＰチャネルトラン
ジスタ21のドレイン側にダイオード61を順方向接続し電
圧降下させるものである。もし、Ｎチャネルトランジス
タ22がオンしていれば、電圧「VDD−VF−Vthn」をビッ
ト線Ａに与えることができる。ここで、VFはダイオード
61の順方向電圧降下である。
次に、本発明の別の実施例を第５図に示す。ここでは
第４図で用いたダイオード61の代わりに、Ｎチャネルト
ランジスタ71〜73を直列接続したものであり、これらト
ランジスタのゲートはそれぞれのトランジスタのドレイ
ンと接続されている。この回路により、「VDD−Vthn−V
thn−Vthn」のプリチャージ電源電圧を得ることがで
き、もしＮチャネルトイランジスタ22が導通していれば
ビット線Ａに「VDD−4Vthn」の電圧を与えることができ
る。この場合直列に接続するＮチャネルトランジスタは
３個とは限らない。
第４図で用いたダイオード61の代わりに、Ｎチャネルト
ランジスタ71〜73を直列接続したものであり、これらト
ランジスタのゲートはそれぞれのトランジスタのドレイ
ンと接続されている。この回路により、「VDD−Vthn−V
thn−Vthn」のプリチャージ電源電圧を得ることがで
き、もしＮチャネルトイランジスタ22が導通していれば
ビット線Ａに「VDD−4Vthn」の電圧を与えることができ
る。この場合直列に接続するＮチャネルトランジスタは
３個とは限らない。
次に、本発明の別の実施例を第６図に示す。この回路
ではビット線まで従来使用していた第15図を用いてビッ
ト線Ａ上に「VDD−Vthn」の電圧を与え、ビット線にダ
イオード81を順方向接続している。つまり、ダイオード
81のアノードに「VDD−Vthn」の電圧を印加することに
よって、カソードに「VDD−Vthn−VF」の電圧を得るも
のである。ここで、VFはダイオード81の順方向接続の電
圧降下である。従って、ビット線Ａに「VDD−Vthn−
VF」の電圧を与えることができる。
ではビット線まで従来使用していた第15図を用いてビッ
ト線Ａ上に「VDD−Vthn」の電圧を与え、ビット線にダ
イオード81を順方向接続している。つまり、ダイオード
81のアノードに「VDD−Vthn」の電圧を印加することに
よって、カソードに「VDD−Vthn−VF」の電圧を得るも
のである。ここで、VFはダイオード81の順方向接続の電
圧降下である。従って、ビット線Ａに「VDD−Vthn−
VF」の電圧を与えることができる。
次に、本発明の別の実施例を第７図に示す。ここで
は、第６図で用いたダイオード81の代わりに、Ｎチャネ
ルトランジスタ91,92,93を直列接続している。Ｎチャネ
ルトランジスタ91〜93のゲートはそれぞれのＮチャネル
トランジスタのドレインに接続されている。ここでは、
Ｎチャネルトランジスタ93の入力に、「VDD−Vthn」」
の電圧を与え、ビット線Ａに「VDD−Vthn−3Vthn」の電
圧を与えている。又、この場合、直列接続するＮチャネ
ルトランジスタは３個とは限らない。
は、第６図で用いたダイオード81の代わりに、Ｎチャネ
ルトランジスタ91,92,93を直列接続している。Ｎチャネ
ルトランジスタ91〜93のゲートはそれぞれのＮチャネル
トランジスタのドレインに接続されている。ここでは、
Ｎチャネルトランジスタ93の入力に、「VDD−Vthn」」
の電圧を与え、ビット線Ａに「VDD−Vthn−3Vthn」の電
圧を与えている。又、この場合、直列接続するＮチャネ
ルトランジスタは３個とは限らない。
第８図に別の実施例を示す。ここでは直列トランジス
タ101,102でインバータ103の出力にVDDを与える。CMOS
インバータ103、及びトランスミッションゲート104のフ
ィードバックでインバータ103の入力に「VDD−α」の電
圧を得る。これを、トランジスタ22を介して「VDD−α
−Vthn」とし、この電圧をビット線Ａに与えるものであ
る。
タ101,102でインバータ103の出力にVDDを与える。CMOS
インバータ103、及びトランスミッションゲート104のフ
ィードバックでインバータ103の入力に「VDD−α」の電
圧を得る。これを、トランジスタ22を介して「VDD−α
−Vthn」とし、この電圧をビット線Ａに与えるものであ
る。
第９図は更に別の実施例で、ここではトランジスタ11
1を介してインバータ103の出力にVDDを与える。インバ
ータ104、及びトランスミッションゲート104のフィード
バックループでインバータ103の入力に「VDD−α」の電
圧を得る。これをトランジスタ22を介して「VDD−α−V
thn」とし、これをビット線Ａに与えるものである。
1を介してインバータ103の出力にVDDを与える。インバ
ータ104、及びトランスミッションゲート104のフィード
バックループでインバータ103の入力に「VDD−α」の電
圧を得る。これをトランジスタ22を介して「VDD−α−V
thn」とし、これをビット線Ａに与えるものである。
第10図は更に別の実施例で、ここではトランジスタ12
1を介してインバータ103の入力にVDDを与え、インバー
タ103の入力を該インバータ103、トランスミッションゲ
ート104を介して「VDD−α」とし、トランジスタ22を介
してビット線Ａに「VDD−α−Vthn」を与えるものであ
る。
1を介してインバータ103の入力にVDDを与え、インバー
タ103の入力を該インバータ103、トランスミッションゲ
ート104を介して「VDD−α」とし、トランジスタ22を介
してビット線Ａに「VDD−α−Vthn」を与えるものであ
る。
第11図は本発明の更に別の実施例で、ここでは電源V
DDからＮチャネルトランジスタ131を介して「VDD−Vth
n」を得、これをＮチャネルトランジスタ22を介してビ
ット線Ａに「VDD−2Vthn」を得るものである。
DDからＮチャネルトランジスタ131を介して「VDD−Vth
n」を得、これをＮチャネルトランジスタ22を介してビ
ット線Ａに「VDD−2Vthn」を得るものである。
上記のような各実施例によれば、メモリーのビット線
のプリチャージ状態から論理レベル“0"までの放電時間
を短くすることによって読み出し速度が速くなる。
のプリチャージ状態から論理レベル“0"までの放電時間
を短くすることによって読み出し速度が速くなる。
第12図にビット線の充放電の様子を示す。破線は従来
例、実線は本発明例を示すものである。ビット線を「V
DD−Vthn」の電圧にすると放電時間はτ１となり、本発
明例によりビット線に従来より低い電圧（＜VDD−Vth
n）を与えれば放電時間がτ２となり、高速動作となる
ことがわかる。
例、実線は本発明例を示すものである。ビット線を「V
DD−Vthn」の電圧にすると放電時間はτ１となり、本発
明例によりビット線に従来より低い電圧（＜VDD−Vth
n）を与えれば放電時間がτ２となり、高速動作となる
ことがわかる。
なお本発明は上記実施例のみに限られず種々の応用が
可能である。例えば電位の高低を正方向で考えたが、負
方向で考えてもよい。
可能である。例えば電位の高低を正方向で考えたが、負
方向で考えてもよい。
以上説明した如く本発明によれば、メモリーの読み取
り速度の高速化が図れるものである。
り速度の高速化が図れるものである。
第１図ないし第11図は本発明の各実施例の回路図、第12
図は同実施例と従来例の特性比較図、第13図、第14図は
従来のメモリー回路例、第15図は同一部詳細図である。 11……プリチャージ回路、15……インバータ、16……出
力バッファ、21,22……スイッチングトランジスタ、31
……低電圧電源、41,43,51,103……インバータ、42,104
……トランスミッションゲート、52……クロックドイン
バータ、61,81……ダイオード、71〜73,91〜93……トラ
ンジスタ、111,121,131……スイッチングトランジス
タ、VDD……電源、Ａ……ビット線。
図は同実施例と従来例の特性比較図、第13図、第14図は
従来のメモリー回路例、第15図は同一部詳細図である。 11……プリチャージ回路、15……インバータ、16……出
力バッファ、21,22……スイッチングトランジスタ、31
……低電圧電源、41,43,51,103……インバータ、42,104
……トランスミッションゲート、52……クロックドイン
バータ、61,81……ダイオード、71〜73,91〜93……トラ
ンジスタ、111,121,131……スイッチングトランジス
タ、VDD……電源、Ａ……ビット線。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/06
Claims (6)
- 【請求項１】ビット線と、前記ビット線の電位を検出し
てその論理レベルを判定する出力回路と、前記ビット線
に対し入力端子が接続されたインバータ及びこのインバ
ータの入力端子と出力端子とを短絡して前記ビット線
に、メモリー回路の電源電位から列選択トランジスタの
しきい値を引いた値より低いプリチャージを行うスイッ
チ手段とを具備したことを特徴とする半導体メモリー。 - 【請求項２】ビット線と、前記ビット線の電位を検出し
てその論理レベルを判定する出力回路と、前記ビット線
に入力端子が接続され且つその入力端子と出力端子が短
絡されてなり前記ビット線に、メモリー回路の電源電圧
から列選択トランジスタのしきい値を引いた値より低い
プリチャージを行うクロックドインバータとを具備した
ことを特徴とする半導体メモリー。 - 【請求項３】前記スイッチ手段にはトランスミッション
ゲートを用いたことを特徴とする請求項１記載の半導体
メモリー。 - 【請求項４】ビット線と、前記ビット線の電位を検出し
てその論理レベルを判定する出力回路を設け、前記ビッ
ト線をゲート入力とする第１のＰチャネルトランジスタ
と、前記Ｐチャネルトランジスタの制御信号をゲート入
力とする第２のＰチャネルトランジスタとを、前記ビッ
ト線を入力とするインバータの出力とメモリー回路の電
源との間に直列接続し、前記インバータの出力を、トラ
ンスミッションゲートを介して前記インバータの入力に
帰還をかけたことを特徴とする半導体メモリー。 - 【請求項５】ビット線と、前記ビット線の電位を検出し
てその論理レベルを判定する出力回路と、前記ビット線
をゲート入力とするインバータと、制御信号をゲート入
力としプリチャージ用電源と前記インバータの出力との
間に接続されたＰチャネルトランジスタと、前記インバ
ータの出力をトランスミッションゲートを介して前記イ
ンバータの入力に帰還をかけた回路とを具備することを
特徴とする半導体メモリー。 - 【請求項６】ビット線と、前記ビット線の電位を検出し
てその論理レベルを判定する出力回路と、前記ビット線
を入力とするインバータと、制御信号をゲート入力とし
プリチャージ用電源と前記インバータの入力との間に接
続されたＰチャネルトランジスタと、前記インバータの
出力をトランスミッションゲートを介して前記インバー
タの入力に帰還をかけた回路とを具備することを特徴と
する半導体メモリー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15267990A JP3015410B2 (ja) | 1990-06-13 | 1990-06-13 | 半導体メモリー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15267990A JP3015410B2 (ja) | 1990-06-13 | 1990-06-13 | 半導体メモリー |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0448492A JPH0448492A (ja) | 1992-02-18 |
| JP3015410B2 true JP3015410B2 (ja) | 2000-03-06 |
Family
ID=15545746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15267990A Expired - Lifetime JP3015410B2 (ja) | 1990-06-13 | 1990-06-13 | 半導体メモリー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3015410B2 (ja) |
-
1990
- 1990-06-13 JP JP15267990A patent/JP3015410B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0448492A (ja) | 1992-02-18 |
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