JPH023189A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH023189A JPH023189A JP63148970A JP14897088A JPH023189A JP H023189 A JPH023189 A JP H023189A JP 63148970 A JP63148970 A JP 63148970A JP 14897088 A JP14897088 A JP 14897088A JP H023189 A JPH023189 A JP H023189A
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- Japan
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- transistor
- selector
- memory cell
- transistors
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 4
- 230000003071 parasitic effect Effects 0.000 abstract description 13
- 230000007257 malfunction Effects 0.000 abstract description 2
- 230000000694 effects Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ダイナミック・リード・オンリー・メモリ
（以下ＤＲＯＭと称す）を有する半導体集積回路に関す
る。
（以下ＤＲＯＭと称す）を有する半導体集積回路に関す
る。
本発明は、ＤＲＯＭにおいてメモリ・セル・トランジス
タとそれに続くセレクタ用トランジスタの後にトランジ
スタを設け、ＤＲＯＭ出力の電位を次段のフリップ・フ
ロップ（以下Ｆ・Ｆと称す）にラッチする直前で切り換
える事により、メモリ・セル・トランジスタおよびセレ
クタ用トランジスタのオフリークの影響及び寄生容量の
影響を押さえるようにしたものである。
タとそれに続くセレクタ用トランジスタの後にトランジ
スタを設け、ＤＲＯＭ出力の電位を次段のフリップ・フ
ロップ（以下Ｆ・Ｆと称す）にラッチする直前で切り換
える事により、メモリ・セル・トランジスタおよびセレ
クタ用トランジスタのオフリークの影響及び寄生容量の
影響を押さえるようにしたものである。
従来、ＤＲＯＭとして、一般に第２図に示すように、読
み出し時以外の時プリチャージ人力２によって導通ずる
Ｐチャネル型ＭＩＳＦＥＴｌ−１゜１−２ 、 −−−
−−、 １− ｎと、該ＭＩＳＦＥＴｌ−１゜１−２．
・・−・・−，１−ｎ４出力３を通してつながり、読み
出し時に導遥か非導通かを制御する信号がアドレス人力
１に入る選択的に配置されたＮチャネル型ＭＩＳＦＥＴ
４−１．４−２．・・−・−・、４−１で構成され、読
み出し時に縦積みとなっている該Ｎチャネル型ＭＩＳＦ
ＥＴ４−１．４−２゜４−１の１列の中のいずれかが非
導通で、それがすべて列にわたっていれば出力３はダイ
ナミックな状態となり、寄生容量６により保持してたＶ
ＯＷの電位が出力となり、また該Ｎチャネル型ＭＩＳＦ
ＥＴ４−１．４−２．・・−・・・・、４−１の１列す
べてのトランジスタが導通状態であれば寄生容ｔ６によ
って保持されていたＶＤｌｌの電位がＶＳＳ側に放電さ
れる事により、出力３がＶｔＳの電位となる。
み出し時以外の時プリチャージ人力２によって導通ずる
Ｐチャネル型ＭＩＳＦＥＴｌ−１゜１−２ 、 −−−
−−、 １− ｎと、該ＭＩＳＦＥＴｌ−１゜１−２．
・・−・・−，１−ｎ４出力３を通してつながり、読み
出し時に導遥か非導通かを制御する信号がアドレス人力
１に入る選択的に配置されたＮチャネル型ＭＩＳＦＥＴ
４−１．４−２．・・−・−・、４−１で構成され、読
み出し時に縦積みとなっている該Ｎチャネル型ＭＩＳＦ
ＥＴ４−１．４−２゜４−１の１列の中のいずれかが非
導通で、それがすべて列にわたっていれば出力３はダイ
ナミックな状態となり、寄生容量６により保持してたＶ
ＯＷの電位が出力となり、また該Ｎチャネル型ＭＩＳＦ
ＥＴ４−１．４−２．・・−・・・・、４−１の１列す
べてのトランジスタが導通状態であれば寄生容ｔ６によ
って保持されていたＶＤｌｌの電位がＶＳＳ側に放電さ
れる事により、出力３がＶｔＳの電位となる。
これにより、貫ｉｌ電流を押さえ低消費電流を実現する
事が知られていた。
事が知られていた。
しかし、従来のＤＲＯＭの形式では、低電圧・低速動作
・高温動作では出力３の電位が非導通状態の≦亥Ｎチャ
ネル型ＭＩＳＦＥＴのオフリークにより寄生容量６によ
り保持していたＶＤｌｌの電位が次段のＦ−Ｆに記憶さ
れている以前に寄生容Ｉ６に蓄積された電荷が放電して
しまい、ＶＤＤの電位が出力されないという欠点があっ
た。
・高温動作では出力３の電位が非導通状態の≦亥Ｎチャ
ネル型ＭＩＳＦＥＴのオフリークにより寄生容量６によ
り保持していたＶＤｌｌの電位が次段のＦ−Ｆに記憶さ
れている以前に寄生容Ｉ６に蓄積された電荷が放電して
しまい、ＶＤＤの電位が出力されないという欠点があっ
た。
そこで本発明は、従来のこのような欠点を解決するため
、読み出し時の出力がダイナミック状態になっている時
に、電荷が放電している時間を短くすると共に、ＶＳＳ
側の寄生容量を少なくする事により、正常に次段のＦ・
Ｆに出力３の状態を記憶する事を目的としている。
、読み出し時の出力がダイナミック状態になっている時
に、電荷が放電している時間を短くすると共に、ＶＳＳ
側の寄生容量を少なくする事により、正常に次段のＦ・
Ｆに出力３の状態を記憶する事を目的としている。
上記課題を解決するためにメモリ・セル・トランジスタ
とそれに続くセレクタ用トランジスタの後にトランジス
タを設け、Ｆ−Ｆにデータを記憶する直前まで、該トラ
ンジスタを非導通にしておき、Ｆ・Ｆにデータを記憶す
る直前に導通させるようにした。
とそれに続くセレクタ用トランジスタの後にトランジス
タを設け、Ｆ−Ｆにデータを記憶する直前まで、該トラ
ンジスタを非導通にしておき、Ｆ・Ｆにデータを記憶す
る直前に導通させるようにした。
上記のようにＦ−Ｆにデータを記憶する直前まで入力信
号５によりトランジスタ２−１゜２−ｍを非導通として
おく事により、メモリ・セル及びセレクタ用トランジス
タの寄生容量Ｃ３１、−、ｃ ３−ｐ、 ｃ ４−１
．−−−−−−−、 ｃ ４−１１により寄生容量６
に充電された電荷が放電される事がなくなり、正常に次
段のＦ−Ｆに出力３の状態が記憶される。
号５によりトランジスタ２−１゜２−ｍを非導通として
おく事により、メモリ・セル及びセレクタ用トランジス
タの寄生容量Ｃ３１、−、ｃ ３−ｐ、 ｃ ４−１
．−−−−−−−、 ｃ ４−１１により寄生容量６
に充電された電荷が放電される事がなくなり、正常に次
段のＦ−Ｆに出力３の状態が記憶される。
〔実施例］
以下に、本発明の実施例を図面に基づいて、詳細に説明
する。
する。
第１図が本発明によるＤＲＯＭの回路図である。
本発明では、プリチャージ用トランジスタとセレクタ用
トランジスタの間に直列にトランジスタが接続される。
トランジスタの間に直列にトランジスタが接続される。
該トランジスタの基板電位はＶＳＳとなる。
次に、その動作をタイミング・チャートに基づいて説明
する。
する。
第３図において、２はプリチャージ人力信号であり、タ
イミングＴ１でプリチャージ・トランジスタ１ １．
１−２．−−−、 ｌ−ｎが非導通となる。また、１
．８はアドレス入力信号、セレクタ人力信号であり、タ
イミングＴ２でアドレス人力信号１．８が変更される。
イミングＴ１でプリチャージ・トランジスタ１ １．
１−２．−−−、 ｌ−ｎが非導通となる。また、１
．８はアドレス入力信号、セレクタ人力信号であり、タ
イミングＴ２でアドレス人力信号１．８が変更される。
次にリード入力信号５のタイミングＴ３でメモリ・セル
部のトランジスタがもしエンハンスメント型であれば、
アドレス入力信号１およびセレクタ入力信号８により選
択されたトランジスタは非導通となり出力３はプリチャ
ージされた電位ＶＤＤが出力される。またアドレス入力
信号１およびセレクタ入力信号８により選択されたトラ
ンジスタがデブレッンヨン型であれば、プリチャージさ
れた電荷は、ＶＳＳに放電され、ＶＳＳの電位が出力さ
れる０次にＦ−Ｆクロック入力信号４のタイミングＴ４
で次段のＦ−Ｆに記４２される。
部のトランジスタがもしエンハンスメント型であれば、
アドレス入力信号１およびセレクタ入力信号８により選
択されたトランジスタは非導通となり出力３はプリチャ
ージされた電位ＶＤＤが出力される。またアドレス入力
信号１およびセレクタ入力信号８により選択されたトラ
ンジスタがデブレッンヨン型であれば、プリチャージさ
れた電荷は、ＶＳＳに放電され、ＶＳＳの電位が出力さ
れる０次にＦ−Ｆクロック入力信号４のタイミングＴ４
で次段のＦ−Ｆに記４２される。
従来の回路方式であるとタイミングＴＩからタイミング
Ｔ４の間がすべてダイナミック状態となり、低電圧・低
速・高温動作でのトランジスタのオフリークにより電荷
が放電されるという影響ががあるが、本発明の回路方式
並びにタイミングにする事により、ダイナミック状態と
なる状態がタイミングＴ３からタイミングＴ４の間だけ
となるとともに、メモリ・セル・トランジスタ、セレク
タ用トランジスタの寄生容量の影響を橿力小さくする事
ができる。
Ｔ４の間がすべてダイナミック状態となり、低電圧・低
速・高温動作でのトランジスタのオフリークにより電荷
が放電されるという影響ががあるが、本発明の回路方式
並びにタイミングにする事により、ダイナミック状態と
なる状態がタイミングＴ３からタイミングＴ４の間だけ
となるとともに、メモリ・セル・トランジスタ、セレク
タ用トランジスタの寄生容量の影響を橿力小さくする事
ができる。
本発明は、以上説明したように、ＤＲＯＭを使用する上
で問題となる、電荷の放電およびメモリ・セル・トラン
ジスタおよびセレクタ用トランジスタの寄生容量の影響
を押え、ＤＲＯＭの誤動作を防止する効果がある。
で問題となる、電荷の放電およびメモリ・セル・トラン
ジスタおよびセレクタ用トランジスタの寄生容量の影響
を押え、ＤＲＯＭの誤動作を防止する効果がある。
第１図は本発明にかかる半導体集積回路の回路図、第２
回は従来のＤＲＯＭの回路図、第３図は本発明にかかる
ＤＲＯＭのタイミング・チャートである。 アドレス入力信号 プリチャージ入力信号 ＤＲＯＭ出力信号 Ｆ−Ｆクロック入力信号 リード入力信号 寄生容量 フリップ・フロツグ セレクタ入力信号 プリチャージ部 セレクタ部 メモリ・セル部 リード部 ｑプ゛）＋ｖ−ソ′節
回は従来のＤＲＯＭの回路図、第３図は本発明にかかる
ＤＲＯＭのタイミング・チャートである。 アドレス入力信号 プリチャージ入力信号 ＤＲＯＭ出力信号 Ｆ−Ｆクロック入力信号 リード入力信号 寄生容量 フリップ・フロツグ セレクタ入力信号 プリチャージ部 セレクタ部 メモリ・セル部 リード部 ｑプ゛）＋ｖ−ソ′節
Claims (1)
- ダイナミック・リード・オンリー・メモリにおいて、
メモリ・セル・トランジスタとそれに続くセレクタ用ト
ランジスタの後にトランジスタを設けたことを特徴とす
る半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63148970A JPH023189A (ja) | 1988-06-16 | 1988-06-16 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63148970A JPH023189A (ja) | 1988-06-16 | 1988-06-16 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH023189A true JPH023189A (ja) | 1990-01-08 |
Family
ID=15464744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63148970A Pending JPH023189A (ja) | 1988-06-16 | 1988-06-16 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH023189A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03248397A (ja) * | 1990-02-23 | 1991-11-06 | Nec Ic Microcomput Syst Ltd | センスアンプ回路 |
| JPH0579796U (ja) * | 1992-04-01 | 1993-10-29 | ティアック株式会社 | 固定磁気ディスク装置 |
-
1988
- 1988-06-16 JP JP63148970A patent/JPH023189A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03248397A (ja) * | 1990-02-23 | 1991-11-06 | Nec Ic Microcomput Syst Ltd | センスアンプ回路 |
| JPH0579796U (ja) * | 1992-04-01 | 1993-10-29 | ティアック株式会社 | 固定磁気ディスク装置 |
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