JPS60187998A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS60187998A JPS60187998A JP59046102A JP4610284A JPS60187998A JP S60187998 A JPS60187998 A JP S60187998A JP 59046102 A JP59046102 A JP 59046102A JP 4610284 A JP4610284 A JP 4610284A JP S60187998 A JPS60187998 A JP S60187998A
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- Japan
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- line
- transistor
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体集積回路装置に関し、特にＲｅａｄ
０ｎｌｙ Ｍｅｍｏｒｙ （以下ＲＯＭと記す）にお
いて、アクセス時間を高速化するための改良に関するも
のである。
０ｎｌｙ Ｍｅｍｏｒｙ （以下ＲＯＭと記す）にお
いて、アクセス時間を高速化するための改良に関するも
のである。
（従来技術〕
従来のＲＯＭの回路構成として第１図に示すものがあっ
た。図において、１はアドレス入力端子Ａｏ〜Ａｎから
アドレス入力信号を受けるアドレス人力バッファ、２は
このアドレス人力バッファ１と接続されたＸデコーダ、
３はそのゲートにＸデコーダ２の出力がワードライン７
を介して接続されたメモリトランジスタであり、該メモ
リトランジスタ３は、そのソースが接地され、トレイン
がビットライン８を介してＸデコーダ４に接続されてい
る。Ｘデコーダ４の入力には、アドレス人力バッファ１
の出力が接続され、該Ｘデコーダ４の出力はセンスアン
プ５へ接続されている。センスアンプ５はＹデコーダ４
からの出力を受けてこれを増幅するものであり、その出
力は出力バッファ６に接続されている。出カバソファ６
は、センスアンプ５を介して得られる所定のメモリ内容
（１”か“０″）を、出力端子Ｄｏに出力するものであ
る。なお、９は放電経路を示している。
た。図において、１はアドレス入力端子Ａｏ〜Ａｎから
アドレス入力信号を受けるアドレス人力バッファ、２は
このアドレス人力バッファ１と接続されたＸデコーダ、
３はそのゲートにＸデコーダ２の出力がワードライン７
を介して接続されたメモリトランジスタであり、該メモ
リトランジスタ３は、そのソースが接地され、トレイン
がビットライン８を介してＸデコーダ４に接続されてい
る。Ｘデコーダ４の入力には、アドレス人力バッファ１
の出力が接続され、該Ｘデコーダ４の出力はセンスアン
プ５へ接続されている。センスアンプ５はＹデコーダ４
からの出力を受けてこれを増幅するものであり、その出
力は出力バッファ６に接続されている。出カバソファ６
は、センスアンプ５を介して得られる所定のメモリ内容
（１”か“０″）を、出力端子Ｄｏに出力するものであ
る。なお、９は放電経路を示している。
次に回路動作について説明する。まず、アドレス入力端
子（Ａｏ−Ａｎ）に入力されたアドレス入力信号は、ア
ドレス入カバソファｌによって増幅及び波形整形され、
Ｘデコーダ２及びＹデコーダ４に伝達される。Ｘデコー
ダ２は、このアドレス入力信号を受けて所定のワードラ
イン７を選択する。この選択されたワードライン７によ
って所定のメモリトランジスタ３が選ばれ、該選択され
たメモリトランジスタ３は、それにあらかじめ書込まれ
ているメモリ情報が“１″の場合、ビットライン８とア
ース（ＧＮＤ）間を導通せしめ、“０”の場合は非導通
とする。Ｙデコーダ４は、Ｘデコーダ２がワードライン
７を選択するのとほぼ同時に、メモリトランジスタ３の
メモリ情報、即ちビットライン８とＧＮＤ間の導通（“
１”）。
子（Ａｏ−Ａｎ）に入力されたアドレス入力信号は、ア
ドレス入カバソファｌによって増幅及び波形整形され、
Ｘデコーダ２及びＹデコーダ４に伝達される。Ｘデコー
ダ２は、このアドレス入力信号を受けて所定のワードラ
イン７を選択する。この選択されたワードライン７によ
って所定のメモリトランジスタ３が選ばれ、該選択され
たメモリトランジスタ３は、それにあらかじめ書込まれ
ているメモリ情報が“１″の場合、ビットライン８とア
ース（ＧＮＤ）間を導通せしめ、“０”の場合は非導通
とする。Ｙデコーダ４は、Ｘデコーダ２がワードライン
７を選択するのとほぼ同時に、メモリトランジスタ３の
メモリ情報、即ちビットライン８とＧＮＤ間の導通（“
１”）。
又は非導通（“０″）をセンスアンプ５へ導く。
センスアンプ５は、Ｘデコーダ２とＹデコーダ４とによ
り選択されたメモリトランジスタ３のメモリ情報（１″
あるいはｏ″）を感知して、出カバソファ６へ信号を伝
達する。出カバソファ６は、センスアンプ５から伝達さ
れた信号を、増幅及び波形整形して出力端子Ｄｏへ出力
する。
り選択されたメモリトランジスタ３のメモリ情報（１″
あるいはｏ″）を感知して、出カバソファ６へ信号を伝
達する。出カバソファ６は、センスアンプ５から伝達さ
れた信号を、増幅及び波形整形して出力端子Ｄｏへ出力
する。
次に、上記従来回路の動作を、メモリ構成が２５６Ｋｂ
ｉＬ ＲＯＭである場合を例にとって詳細に説明する。
ｉＬ ＲＯＭである場合を例にとって詳細に説明する。
１メモリトランジスタのチャネル幅Ｗ及びチャネル長し
、即ちＷ／Ｌが５／２．５ ｐｍであれば、ワードライ
ン７は通常ポリシリコンゲートを用いているので、該ワ
ードライン７の負荷、即ち容量Ｃ及び抵抗Ｒを、トラン
ジスタゲート容量−５×１０４ ＰＦ／ ｌ ｐ ｍ２
．ゲート抵抗４ｏΩ／１μｍ２の条件で計算すれば、Ｃ
＝ ０．６ＰＦ、Ｒ＃８０にΩトする。またビットライ
ン８は、通常アルミ配線を用いているので、該ビットラ
イン８の負荷、即ち容量Ｃ及び抵抗Ｒを、へｌ容量−２
，５Ｘ ｌ０ＰＦ／ １μｍ２． へβ抵抗−０，０４
Ω／１μｍ２の条件で計算すれば、Ｃ＝０．０３ＰＦ、
Ｒ＝５０Ωとなる。従って、ワードライン７とビット
ライン８の負荷を比較すると、ワードライン７の負荷の
方が容量値で約２０倍、抵抗値で約１６００倍大きい。
、即ちＷ／Ｌが５／２．５ ｐｍであれば、ワードライ
ン７は通常ポリシリコンゲートを用いているので、該ワ
ードライン７の負荷、即ち容量Ｃ及び抵抗Ｒを、トラン
ジスタゲート容量−５×１０４ ＰＦ／ ｌ ｐ ｍ２
．ゲート抵抗４ｏΩ／１μｍ２の条件で計算すれば、Ｃ
＝ ０．６ＰＦ、Ｒ＃８０にΩトする。またビットライ
ン８は、通常アルミ配線を用いているので、該ビットラ
イン８の負荷、即ち容量Ｃ及び抵抗Ｒを、へｌ容量−２
，５Ｘ ｌ０ＰＦ／ １μｍ２． へβ抵抗−０，０４
Ω／１μｍ２の条件で計算すれば、Ｃ＝０．０３ＰＦ、
Ｒ＝５０Ωとなる。従って、ワードライン７とビット
ライン８の負荷を比較すると、ワードライン７の負荷の
方が容量値で約２０倍、抵抗値で約１６００倍大きい。
このため、アドレス入力信号に対するワードライン７と
、ビットライン８の波形は第２図のようになり、ワード
ライン７はビットライン８に比べて、約４０〜ｌ００ｎ
ｓｅｃ遅れて立ち上がり、波形も大きくなまって立ち
上がる。
、ビットライン８の波形は第２図のようになり、ワード
ライン７はビットライン８に比べて、約４０〜ｌ００ｎ
ｓｅｃ遅れて立ち上がり、波形も大きくなまって立ち
上がる。
そしてこのワードライン７の電位が第３図で示すメモリ
トランジスタ３の闇値（Ｖｔｈ） （通常０．５〜２．
ＯＶ）を越えると、メモリトランジスタ３が導通し始め
、メモリトランジスタ３のメモリ情報が“１”のときは
、第１図中の矢印９の経路で、ビットライン８にたまっ
ていた電荷がＧＮＤへ放電され、ビットライン８の電位
はＧＮＤレベルになる。これによって、メモリ情報“１
″がセンスアンプ５へ送られる。一方メモリトランジス
タ３のメモリ情報が“０”のときは、メモリトランジス
タ３は、ワードライン７の電位に関係なく導通しない。
トランジスタ３の闇値（Ｖｔｈ） （通常０．５〜２．
ＯＶ）を越えると、メモリトランジスタ３が導通し始め
、メモリトランジスタ３のメモリ情報が“１”のときは
、第１図中の矢印９の経路で、ビットライン８にたまっ
ていた電荷がＧＮＤへ放電され、ビットライン８の電位
はＧＮＤレベルになる。これによって、メモリ情報“１
″がセンスアンプ５へ送られる。一方メモリトランジス
タ３のメモリ情報が“０”のときは、メモリトランジス
タ３は、ワードライン７の電位に関係なく導通しない。
従って、メモリ情報“０”は、ピントライン８が選択さ
れるのとほぼ同時にセンスアンプ５に送られる。
れるのとほぼ同時にセンスアンプ５に送られる。
従来の半導体集積回路装置は以上のように構成されてい
るので、読み出し選択時、負荷容量の大きいワードライ
ン７を充電するのに時間がかかり、またメモリ情報が′
ｌ”の場合において、ビットライン８をＧＮＤへ放電す
るのに時間がかかるため、アクセス時間の短縮が困難で
あるという欠点があった。
るので、読み出し選択時、負荷容量の大きいワードライ
ン７を充電するのに時間がかかり、またメモリ情報が′
ｌ”の場合において、ビットライン８をＧＮＤへ放電す
るのに時間がかかるため、アクセス時間の短縮が困難で
あるという欠点があった。
この発明は、上記のような従来のものの欠点を除去する
ためになされたもので、ビットラインと接地間にトラン
ジスタを設け、該トランジスタのゲートにアドレス入力
の切替わりに同期してパルスを印加し、ワードラインが
立ち上がる前に、選択されたビットラインの電荷を上記
トランジスタを介して放電するようにすることにより、
ビ・７トラインが選択されたときの放電時間を速くでき
、アクセス時間を高速化することのできる半導体集積回
路装置を提供することを目的としている。
ためになされたもので、ビットラインと接地間にトラン
ジスタを設け、該トランジスタのゲートにアドレス入力
の切替わりに同期してパルスを印加し、ワードラインが
立ち上がる前に、選択されたビットラインの電荷を上記
トランジスタを介して放電するようにすることにより、
ビ・７トラインが選択されたときの放電時間を速くでき
、アクセス時間を高速化することのできる半導体集積回
路装置を提供することを目的としている。
（発明の実施例〕
以下、この発明の一実施例を図について説明する。
第４図は本発明の一実施例による半導体集積回路装置の
ブロック図であり、図において、第１図と同一符号は同
一部分を示している。１６はアドレス人力バッファ１０
に接続され、アドレス入力の切り替わりに同期して１つ
のパルスを発生ずるアドレスエツジトリガ回路、１７は
メモリトランジスタ３のドレインラインであるビットラ
インとＧＮＤ間に接続されたトランスファゲートトラン
ジスタであり、該トランジスタ１７のゲートは上記アド
レスエツジトリガ回路１６に、上記Ｘデコーダ２とメモ
Ｊ） ）ランジスタ３のゲート間より低インピーダンス
で接続されている。なお、１Ｂはビットライン８にたま
った電荷の放電経路である。
ブロック図であり、図において、第１図と同一符号は同
一部分を示している。１６はアドレス人力バッファ１０
に接続され、アドレス入力の切り替わりに同期して１つ
のパルスを発生ずるアドレスエツジトリガ回路、１７は
メモリトランジスタ３のドレインラインであるビットラ
インとＧＮＤ間に接続されたトランスファゲートトラン
ジスタであり、該トランジスタ１７のゲートは上記アド
レスエツジトリガ回路１６に、上記Ｘデコーダ２とメモ
Ｊ） ）ランジスタ３のゲート間より低インピーダンス
で接続されている。なお、１Ｂはビットライン８にたま
った電荷の放電経路である。
次に動作について説明する。
アドレス入力信号が、０”から“１″、又は“１”から
Ｏ”へ変化すると、これに同期してアドレスエツジトリ
ガ回路１６から第５図（ｄｉに示すようなワンショント
パルス信号が出力される。
Ｏ”へ変化すると、これに同期してアドレスエツジトリ
ガ回路１６から第５図（ｄｉに示すようなワンショント
パルス信号が出力される。
このパルスによってトランジスタ１７は、一定時間導通
する。この動作とほぼ同時に、Ｙデコーダ４によってビ
ットライン８が選択され、この時、上記パルスを受けた
トランジスタ１７が導通しているので、該選択されたビ
ットライン８の電荷は第４図中の経路１８でＧＮＤに放
電される。そして一定時間後再びトランジスタ１７は非
導通となり、その後Ｘデコーダ２によってワードライン
７が立ち上がり、メモリトランジスタ３が駆動される。
する。この動作とほぼ同時に、Ｙデコーダ４によってビ
ットライン８が選択され、この時、上記パルスを受けた
トランジスタ１７が導通しているので、該選択されたビ
ットライン８の電荷は第４図中の経路１８でＧＮＤに放
電される。そして一定時間後再びトランジスタ１７は非
導通となり、その後Ｘデコーダ２によってワードライン
７が立ち上がり、メモリトランジスタ３が駆動される。
このような本実施例装置では、ピントライン８は、ワー
ドライン７が立ち上がる前に、トランジスタ１７により
ＧＮＤレベルにされているので、ワードライン７が選択
されてメモリトランジスタＣが駆動される時、メモリ情
報“１”の放電が従来に比べて速やかに行なえ、装置全
体としてのアクセス時間を著しく高速にすることができ
る。
ドライン７が立ち上がる前に、トランジスタ１７により
ＧＮＤレベルにされているので、ワードライン７が選択
されてメモリトランジスタＣが駆動される時、メモリ情
報“１”の放電が従来に比べて速やかに行なえ、装置全
体としてのアクセス時間を著しく高速にすることができ
る。
なお、上記実施例ではメモリトランジスタとして第６図
＋ａ）に示すようなＩゲート・トランジスタを用いた場
合について説明したが、本発明は第６図（ｂｌに示すよ
うにＥＰＲＯＭ１又は同図（０）に示すようにＥＥＰＲ
ＯＭのような１トランジスタ１メモリで、ワードライン
によってメモリを選択し、ビットラインからメモリ情報
を読み出す回路構成のものであれば何にでも適用でき、
上記実施例と同様の効果を奏する。
＋ａ）に示すようなＩゲート・トランジスタを用いた場
合について説明したが、本発明は第６図（ｂｌに示すよ
うにＥＰＲＯＭ１又は同図（０）に示すようにＥＥＰＲ
ＯＭのような１トランジスタ１メモリで、ワードライン
によってメモリを選択し、ビットラインからメモリ情報
を読み出す回路構成のものであれば何にでも適用でき、
上記実施例と同様の効果を奏する。
以上のように、この発明によれば、アドレス入力に同期
してオンとなるトランジスタをビットラインとアース間
に接続し、ビットラインにたまった電荷を、該トランジ
スタによってワードラインが立ち上がる前に放電するよ
うにしたので、従来に比しメモリ情報″１”のメモリセ
ルの放電が速やかに行なわれ、装置全体のアクセス時間
を高速にできる効果がある。
してオンとなるトランジスタをビットラインとアース間
に接続し、ビットラインにたまった電荷を、該トランジ
スタによってワードラインが立ち上がる前に放電するよ
うにしたので、従来に比しメモリ情報″１”のメモリセ
ルの放電が速やかに行なわれ、装置全体のアクセス時間
を高速にできる効果がある。
第１図は従来の半導体集積回路装置のブロック図、第２
図は第１図の回路のタイミング波形図、第３図はメモリ
トランジスタのトランジスタ特性を示す図、第４図はこ
の発明の一実施例による半導体集積回路装置のブロック
図、第５図は該装置のタイミング波形図、第６図はこの
発明の他の実施例に適用されるメモリトランジスタを示
す図である。 １・・・アドレス人力バッファ、２・・・Ｘデコーダ、
３・・・メモリトランジスタ、４・・・Ｙデコーダ、５
・・・センスアンプ、１６・・・アドレスエツジトリガ
回路、１７・・・トランスファゲートトランジスタ。 なお図中同一符号は同−又は相当部分を示す。 代理人 大岩増雄 第２図 第３図 ゲート電圧ＶＧ − ０Ｐ−、ッ４、口 ＜＜＜ 第５図 第６図 （ＣＩ） （ｂ） （Ｃ） 手続補正書（自発） １．事件の表示 特願昭５９−４６１０２号３、補正を
する者 代表者片由仁へ部 ５、補正の対象 明細書の発明の詳細な説明の欄、及び図面（第２図、第
５図、第６図） ６、補正の内容 ＋１１ 明細書第４頁第１７行のｒ１０４ ＰＦ／ １
ｐｍ２」をｒｌｏ−４ＰＦ／ １ ＃ ｍ ２ Ｊに
訂正する。 （２）同第１８行のｒｃ＝ ０．６ＰＦ、 ＲζＢ０に
Ω」をｒＣ＝ ３．２ＰＦ、 Ｒ＃３３にΩ」に訂正す
る。 （３） 同第５頁第１行の「１旧をｒｌｏ−５Ｊに訂正
する。 （４）同第３行のｒ Ｃ＃ ０．０３ＰＦ、 Ｒ＃ ５
０Ω」を「Ｃ＃ ０．６ＰＦ、 Ｒ＝４０Ω」に訂正す
る。 （５）同第５行の「約２０」を「約５」に訂正する。 （６）同第６行のｒｌＢ００倍」を「８３０倍」に訂正
する。 （７）第２図、第５図、及び第６図を別紙の通り訂正す
る。 以 上 第２図 ”Ｈ゛ 第５図 第６図 （Ｑ） （ｂ） （Ｃ）
図は第１図の回路のタイミング波形図、第３図はメモリ
トランジスタのトランジスタ特性を示す図、第４図はこ
の発明の一実施例による半導体集積回路装置のブロック
図、第５図は該装置のタイミング波形図、第６図はこの
発明の他の実施例に適用されるメモリトランジスタを示
す図である。 １・・・アドレス人力バッファ、２・・・Ｘデコーダ、
３・・・メモリトランジスタ、４・・・Ｙデコーダ、５
・・・センスアンプ、１６・・・アドレスエツジトリガ
回路、１７・・・トランスファゲートトランジスタ。 なお図中同一符号は同−又は相当部分を示す。 代理人 大岩増雄 第２図 第３図 ゲート電圧ＶＧ − ０Ｐ−、ッ４、口 ＜＜＜ 第５図 第６図 （ＣＩ） （ｂ） （Ｃ） 手続補正書（自発） １．事件の表示 特願昭５９−４６１０２号３、補正を
する者 代表者片由仁へ部 ５、補正の対象 明細書の発明の詳細な説明の欄、及び図面（第２図、第
５図、第６図） ６、補正の内容 ＋１１ 明細書第４頁第１７行のｒ１０４ ＰＦ／ １
ｐｍ２」をｒｌｏ−４ＰＦ／ １ ＃ ｍ ２ Ｊに
訂正する。 （２）同第１８行のｒｃ＝ ０．６ＰＦ、 ＲζＢ０に
Ω」をｒＣ＝ ３．２ＰＦ、 Ｒ＃３３にΩ」に訂正す
る。 （３） 同第５頁第１行の「１旧をｒｌｏ−５Ｊに訂正
する。 （４）同第３行のｒ Ｃ＃ ０．０３ＰＦ、 Ｒ＃ ５
０Ω」を「Ｃ＃ ０．６ＰＦ、 Ｒ＝４０Ω」に訂正す
る。 （５）同第５行の「約２０」を「約５」に訂正する。 （６）同第６行のｒｌＢ００倍」を「８３０倍」に訂正
する。 （７）第２図、第５図、及び第６図を別紙の通り訂正す
る。 以 上 第２図 ”Ｈ゛ 第５図 第６図 （Ｑ） （ｂ） （Ｃ）
Claims (1)
- 【特許請求の範囲】 ｆｌｌｌｌ−ランジスタからなるメモリセルがマトリク
ス状に配置されてなるメモリトランジスタ群と、アドレ
ス入力をデコードするＸ及びＸデコーダと、該両デコー
ダにより選択されたメモリトランジスタの出力を増幅す
るセンスアンプ回路とを備えた半導体集積回路装置にお
いて、少くとも１つのアドレス入力の切り替わりに同期
して１つのパルスを発生ずるアドレスエッヂトリガ回路
と、上記メモリトランジスタ群の共通ドレインラインと
定電圧端子間に接続されゲートが上記アドレスエッヂト
リガ回路に上記Ｘデコーダとメモリトランジスタのゲー
ト間より低インピーダンスで接続されたトランスファゲ
ートトランジスタとを備えたことを特徴とする半導体集
積回路装置。 （２）上記定電圧端子の電位がアース電位であることを
特徴とする特許請求の範囲第１項記載の半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59046102A JPS60187998A (ja) | 1984-03-07 | 1984-03-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59046102A JPS60187998A (ja) | 1984-03-07 | 1984-03-07 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60187998A true JPS60187998A (ja) | 1985-09-25 |
Family
ID=12737628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59046102A Pending JPS60187998A (ja) | 1984-03-07 | 1984-03-07 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60187998A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56137591A (en) * | 1980-03-31 | 1981-10-27 | Toshiba Corp | Semiconductor memory device |
| JPS56163587A (en) * | 1980-05-19 | 1981-12-16 | Toshiba Corp | Semiconductor memory |
| JPS593792A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 半導体記憶装置 |
-
1984
- 1984-03-07 JP JP59046102A patent/JPS60187998A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56137591A (en) * | 1980-03-31 | 1981-10-27 | Toshiba Corp | Semiconductor memory device |
| JPS56163587A (en) * | 1980-05-19 | 1981-12-16 | Toshiba Corp | Semiconductor memory |
| JPS593792A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 半導体記憶装置 |
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