JPH0428098A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0428098A JPH0428098A JP2133032A JP13303290A JPH0428098A JP H0428098 A JPH0428098 A JP H0428098A JP 2133032 A JP2133032 A JP 2133032A JP 13303290 A JP13303290 A JP 13303290A JP H0428098 A JPH0428098 A JP H0428098A
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- memory
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- 239000004065 semiconductor Substances 0.000 title claims description 8
- 230000015654 memory Effects 0.000 claims abstract description 68
- 230000007547 defect Effects 0.000 claims abstract description 16
- 239000011159 matrix material Substances 0.000 claims 1
- 230000002950 deficient Effects 0.000 description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 13
- 229920005591 polysilicon Polymers 0.000 description 13
- 238000007664 blowing Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は製造工程中に情報を書込むマスクプログラマ
ブルＲＯＭ （以下マスクＲＯＭと記す）に係り、特に
正規メモリアレイに欠陥が生じた場合あらかｌ；め備え
であるプログラマブルメモリアレイに正しい情報を書込
み置換してやることＫより、良品として救済する冗長回
路を備えた半導体メモリ装置に関する本のである。
ブルＲＯＭ （以下マスクＲＯＭと記す）に係り、特に
正規メモリアレイに欠陥が生じた場合あらかｌ；め備え
であるプログラマブルメモリアレイに正しい情報を書込
み置換してやることＫより、良品として救済する冗長回
路を備えた半導体メモリ装置に関する本のである。
［従来の技術〕
従来のマスクＩ？ＯＭの冗長回路としては第３図第４図
に示すようなポリシリコンフユーズをプログラマグルメ
モリセルとして使用したものがあった。第５図は従来の
冗長回路を備えたマスクＲＯＶのブロック図を示すっ 第５図において、（１）は正規のメモリアレイ、２）は
ポリシリコンフユーズからなる予備行のメモリセルアレ
イ、（３）は正規メモリアレイ（１）用のＸデコーダ、
（４）は予備行のデコーダ、（５）は不良アドレス記憶
回路、（６）はアドレスバッファ、（７）はＹゲート、
（８）はセンスアンプ、（９）は出力バッファ、（１０
）はＹデコーダ、（１１）は制御回路である。
に示すようなポリシリコンフユーズをプログラマグルメ
モリセルとして使用したものがあった。第５図は従来の
冗長回路を備えたマスクＲＯＶのブロック図を示すっ 第５図において、（１）は正規のメモリアレイ、２）は
ポリシリコンフユーズからなる予備行のメモリセルアレ
イ、（３）は正規メモリアレイ（１）用のＸデコーダ、
（４）は予備行のデコーダ、（５）は不良アドレス記憶
回路、（６）はアドレスバッファ、（７）はＹゲート、
（８）はセンスアンプ、（９）は出力バッファ、（１０
）はＹデコーダ、（１１）は制御回路である。
第３図は予備のメモリセルの具体的な構成を示す平面図
で、第４図は第３図の回路図である。図において、 （
２１）、（２２）はビットフィンを示し、本実施例では
Ａ１で配線される。（２３）、（２４）は正規のワード
ライン、（２５）は予備のワードライン、（２６）、（
２７）はプログラマブル素子であるポリシリコンフユー
ズである。
で、第４図は第３図の回路図である。図において、 （
２１）、（２２）はビットフィンを示し、本実施例では
Ａ１で配線される。（２３）、（２４）は正規のワード
ライン、（２５）は予備のワードライン、（２６）、（
２７）はプログラマブル素子であるポリシリコンフユー
ズである。
次に動作について説明する。ウェハプロセスが完了した
時点で、ウェハ上の各チップの電気的特性をチエツクす
る。４Ｍビットから８Ｍ、１６Ｍビットと記憶容量が大
きくなるにつれて総てのメモリセルを欠陥なく作抄込む
ことはほとんふ不可能であるので、メモリテスタでの全
ピットチエツク後に、不良ピットのあるアドレスを検出
して、その不良ビット数が、予備行メモリ（２）で救済
可能か判断する。救済可能な場合には、まず不良アドレ
スを不良アドレヌ紀憶回路のプログラマブル素子に書込
む。このプログラマブル素子は予備行メモリのプログラ
マブル素子と同様のポリシリコンフユーズで作られてお
り、レーザー光でブローして書込む。
時点で、ウェハ上の各チップの電気的特性をチエツクす
る。４Ｍビットから８Ｍ、１６Ｍビットと記憶容量が大
きくなるにつれて総てのメモリセルを欠陥なく作抄込む
ことはほとんふ不可能であるので、メモリテスタでの全
ピットチエツク後に、不良ピットのあるアドレスを検出
して、その不良ビット数が、予備行メモリ（２）で救済
可能か判断する。救済可能な場合には、まず不良アドレ
スを不良アドレヌ紀憶回路のプログラマブル素子に書込
む。このプログラマブル素子は予備行メモリのプログラ
マブル素子と同様のポリシリコンフユーズで作られてお
り、レーザー光でブローして書込む。
次に不良となったメモリセルを含む正規メモリアレイの
あるワードライン上のデータを、予備行メモリ（２）に
、ポリシリコンフユーズをレーザ光でブローすることに
よね順次書込む。
あるワードライン上のデータを、予備行メモリ（２）に
、ポリシリコンフユーズをレーザ光でブローすることに
よね順次書込む。
データの書込みは、例えばデータ１１＃はブローしない
状態、データ１０′はブローした状態に対応する。
状態、データ１０′はブローした状態に対応する。
データの読み出しは、アドレス入力端子より入力された
アドレス信号をアドレスバッファ（６）で波形整形・増
幅し、Ｘデコーダ（３）Ｙデコーダ（１０）により、正
規メモリアレイ（１）の指定されたメモリセルのデータ
を、Ｙゲート（７）を介してセンスアンプ（８）で検出
し、出力バッファ（９）で増幅して出力端子から出力す
る。
アドレス信号をアドレスバッファ（６）で波形整形・増
幅し、Ｘデコーダ（３）Ｙデコーダ（１０）により、正
規メモリアレイ（１）の指定されたメモリセルのデータ
を、Ｙゲート（７）を介してセンスアンプ（８）で検出
し、出力バッファ（９）で増幅して出力端子から出力す
る。
置換されたデータの読み出し場合、入力されたアドレス
が不良アドレスと一致すると、不良アドレス記憶回路（
５）は予備行のデコーダ（４）を活性化しＸデコーダ（
３）を非活性化し、予備行のメモリ（２）の指定された
メモリセルのデータが上記同様に出力される。
が不良アドレスと一致すると、不良アドレス記憶回路（
５）は予備行のデコーダ（４）を活性化しＸデコーダ（
３）を非活性化し、予備行のメモリ（２）の指定された
メモリセルのデータが上記同様に出力される。
以上の結果、正規メモリアレイで不良セルラ含むライン
が予備行メモリに置換され、良品チップとなり歩留向上
に大きく寄与する。
が予備行メモリに置換され、良品チップとなり歩留向上
に大きく寄与する。
従来の半導体メモリ装置は以上のように構成されていた
ので、予備行メモリへのレーザー光による書込みビット
数は（正規メモリアレイが１０２４行Ｘ １０２４列の
１Ｍビットの場合）、１本のワードラインを置換するた
めに１０２４個のデータを書込む必要がある。
ので、予備行メモリへのレーザー光による書込みビット
数は（正規メモリアレイが１０２４行Ｘ １０２４列の
１Ｍビットの場合）、１本のワードラインを置換するた
めに１０２４個のデータを書込む必要がある。
さらに４Ｍ、８Ｍ、１６Ｍと大容量化するにつれその欠
陥数も増え、書込みデータ数も数に〜数１０にと増大し
て来る。
陥数も増え、書込みデータ数も数に〜数１０にと増大し
て来る。
このような数に〜数１０にのデータをレーザ光によるポ
リシリコンフユーズのブローで実施した場合、ブローミ
スによる救済不能チップが生ずる。
リシリコンフユーズのブローで実施した場合、ブローミ
スによる救済不能チップが生ずる。
７’ローミスの確率が０．０５ ＊とすると、１チツプ
で２０００個のフユーズをブロー場合、１個のブローミ
スが必ず生じ、結果としてこのような欠陥救済方法は無
意味となるという問題点を有する。
で２０００個のフユーズをブロー場合、１個のブローミ
スが必ず生じ、結果としてこのような欠陥救済方法は無
意味となるという問題点を有する。
また、上記はプログラマブル素子にレーザーブロ一方式
のポリシリコンフユーズを使用した場合であるが、電気
的にブローする方式のポリシリコンフユーズにしてもブ
ローミスは生じ、大容量になる程救済不可能になるとい
う問題点があった。
のポリシリコンフユーズを使用した場合であるが、電気
的にブローする方式のポリシリコンフユーズにしてもブ
ローミスは生じ、大容量になる程救済不可能になるとい
う問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、大容量でも欠陥救済を可能にした半導体メモ
リ装置、特にマスクＲＯＭを得ることを目的とする。
たもので、大容量でも欠陥救済を可能にした半導体メモ
リ装置、特にマスクＲＯＭを得ることを目的とする。
〔課題を解決するための手段および作用〕この発明に係
る半導体メモリ装置は、予備メモリアレイに誤り訂正を
可能にするために、パリテイビット用メモリアレイを付
加し、誤り訂正回路でブローミスによる１ビツト誤抄を
訂正可能とし、結果として予備メモリアレイを正常に動
作させ、本来の冗長回路として正規メモリプレイの欠陥
を救済可能としたものである。
る半導体メモリ装置は、予備メモリアレイに誤り訂正を
可能にするために、パリテイビット用メモリアレイを付
加し、誤り訂正回路でブローミスによる１ビツト誤抄を
訂正可能とし、結果として予備メモリアレイを正常に動
作させ、本来の冗長回路として正規メモリプレイの欠陥
を救済可能としたものである。
［実施例］
以下、この発明の一実施例を図について説明する。
第１図において、（１）は正規メモリプレイ、（２１）
は予備行メモリ、（２２）は予備行パリティメモリ、（
３）はＸデコーダ、（４）は予備行のデコーダ、（５）
は不良アドレス記憶回路、（６）はアドレスバッファ、
（７１）は正規メモリアレイ（１）用及び予備行メモ！
Ｊ （２１）用１７）Ｙゲー） （７２）は予備行パリ
ティメモリ用Ｙゲート、（８１）、（８２）Ｆｉそれ−
れ正規メモリ用センスアンプとパリティ用センスアンプ
、（９）は出力バッファ（１０）Ｙデコーダ、（１１）
は制御回路、（１２） Ｆｉ誤り訂正回路である。
は予備行メモリ、（２２）は予備行パリティメモリ、（
３）はＸデコーダ、（４）は予備行のデコーダ、（５）
は不良アドレス記憶回路、（６）はアドレスバッファ、
（７１）は正規メモリアレイ（１）用及び予備行メモ！
Ｊ （２１）用１７）Ｙゲー） （７２）は予備行パリ
ティメモリ用Ｙゲート、（８１）、（８２）Ｆｉそれ−
れ正規メモリ用センスアンプとパリティ用センスアンプ
、（９）は出力バッファ（１０）Ｙデコーダ、（１１）
は制御回路、（１２） Ｆｉ誤り訂正回路である。
フユーズについては従来例と同様なので省略する。
次に動作について説明する。
前記従来のものと同様ウェハプロセス完了時点で、電気
的特性をメモリテヌタでチエツクする。
的特性をメモリテヌタでチエツクする。
不良ビットのあるアドレスを検出して、その不良ビット
数が予備行メモリで救済可能か判断する。
数が予備行メモリで救済可能か判断する。
救済可能な場合には、まず不良アドレスを不良アドレス
記憶回路のプログラム素子（ポリシリコンフユーズ）に
書込む。
記憶回路のプログラム素子（ポリシリコンフユーズ）に
書込む。
次に不良となったメモリセルを含む正規メモリアレイの
あるワードフィン上のデータを、予備行メモリ（２１）
に、ポリシリコンフユーズをレーザ光でブローすること
により順次書込む。
あるワードフィン上のデータを、予備行メモリ（２１）
に、ポリシリコンフユーズをレーザ光でブローすること
により順次書込む。
さらに、上記データに対応する誤り訂正用パリティデー
タを、予備行パリティメモリ（２２）に同様に書込む。
タを、予備行パリティメモリ（２２）に同様に書込む。
データ１１１はブローしない状態、データ′０＃はブロ
ーした状態に対応するとする。
ーした状態に対応するとする。
データの読み出しは、アドレス入力端子より入力された
アドレス信号を、アドレスバッファ（６）で波形整形増
幅し、Ｘデコーダ（３）、Ｙデコーダ（１０）により、
正規メモリアレイ（１）の指定されたメモリセルのデー
タをＹゲート（７１）を介して、センスアンプ（８１）
で検出して、出力バッファ（９）で増幅して出力端子か
ら出力する。
アドレス信号を、アドレスバッファ（６）で波形整形増
幅し、Ｘデコーダ（３）、Ｙデコーダ（１０）により、
正規メモリアレイ（１）の指定されたメモリセルのデー
タをＹゲート（７１）を介して、センスアンプ（８１）
で検出して、出力バッファ（９）で増幅して出力端子か
ら出力する。
置換されたデータの読み出しの場合、入力されたアドレ
スが不良アドレスと一致すると、不良アドレス記憶回路
（５）は予備行のデコーダ（４）を活性化し、Ｘデコー
ダ（３）を非活性化し、予備行のメモリ（２１）及び（
２２）の指定されたメモリセルのデータをＹゲー） （
７１）及び（７２）を介して、センスアンプ（８１）及
び（８２）で検出する。センスアンプ（８１）と８２）
より出力されたデータ信号とパリティ信号は−り訂正回
路（１２）に入力され、１ビット誤りは訂正され出力さ
れる。この信号を出力バッファ（９）で増幅して出力す
る。
スが不良アドレスと一致すると、不良アドレス記憶回路
（５）は予備行のデコーダ（４）を活性化し、Ｘデコー
ダ（３）を非活性化し、予備行のメモリ（２１）及び（
２２）の指定されたメモリセルのデータをＹゲー） （
７１）及び（７２）を介して、センスアンプ（８１）及
び（８２）で検出する。センスアンプ（８１）と８２）
より出力されたデータ信号とパリティ信号は−り訂正回
路（１２）に入力され、１ビット誤りは訂正され出力さ
れる。この信号を出力バッファ（９）で増幅して出力す
る。
以上の結果、予備行メモ’） （２１）と予備行パリテ
ィメモリ（２２）のポリシリコンフユーズのブローミス
によるビット不良は誤り訂正回路で訂正され、正しいデ
ータが出力される。
ィメモリ（２２）のポリシリコンフユーズのブローミス
によるビット不良は誤り訂正回路で訂正され、正しいデ
ータが出力される。
これによりマスクＲＯＭの冗長回路が有効に働き、欠陥
の救済が可能となり、歩留りの向上が期待できる。
の救済が可能となり、歩留りの向上が期待できる。
なお、上記説明ではポリシリコンフユーズをレーザー光
でブローする方式を示したが、電気的にブローする方式
でも可能である。さらにポリシリコンフユーズ以外のプ
ログラマブル素子トシて、ＥＰ１’？ＯＭ＋Ｅ２ＰＲＯ
Ｍ Ｃ）１モｕ素子と同様の不揮発性メモリ素子を使用
することも可能である。
でブローする方式を示したが、電気的にブローする方式
でも可能である。さらにポリシリコンフユーズ以外のプ
ログラマブル素子トシて、ＥＰ１’？ＯＭ＋Ｅ２ＰＲＯ
Ｍ Ｃ）１モｕ素子と同様の不揮発性メモリ素子を使用
することも可能である。
さらに、上記実施例では予備行メモリにのみパリティメ
モリを付加した場合を示したが、正規メモリアレイにも
正規メモリ用のパリティメモリを正規メモリと同じ構造
のセルで付加したものも、さらに救済効率が高くな抄有
効である。
モリを付加した場合を示したが、正規メモリアレイにも
正規メモリ用のパリティメモリを正規メモリと同じ構造
のセルで付加したものも、さらに救済効率が高くな抄有
効である。
［発明の効果］
以上のようにこの発明によれば、冗長回路が有効に働い
て欠陥の救済が可能となり、大きな歩留向上の効果があ
る。
て欠陥の救済が可能となり、大きな歩留向上の効果があ
る。
第１図はこの発明の一爽施例である冗長回路を備えたマ
スクＲＯＭのブロック図、第２図はこの発明の他の実施
例を示す正規メモリアレイにもパリティメモリを備えた
半導体メモリ装置のブロック図、第３図は従来の予備の
メモリセルの具体的な構成を示した平面図、第４図は第
３図の回路図、第５図は従来の冗長回路を備えたマスク
ＲＯＭのブロック図である。 図において、（１）は正規メモリアレイ、（２１）は予
備行メモリ、（２２）は予備行バリティメ篭り、（３）
はＸデコーダ、（４）は予備行デコーダ、（５）は不良
アドレス記憶回路、（６）はアドレス、バッファ、（ｎ
） （７２）はＹゲート、（８１） （８２）はセンス
アンプ、（９）は出力バッファ、（１ｏ）はＹデコーダ
、（１１）は制御回路、（１２）は誤９訂正回路を示す
。 なお、 図中、 同一符号は同一、 または相当部分 を示す。 代 理 人 大 岩 増 雄 第１図 データエ２７匈［シ ネ良アトし人５乙すえ回心ト 第２図 データ、ｌｌ、力創め手 第３図
スクＲＯＭのブロック図、第２図はこの発明の他の実施
例を示す正規メモリアレイにもパリティメモリを備えた
半導体メモリ装置のブロック図、第３図は従来の予備の
メモリセルの具体的な構成を示した平面図、第４図は第
３図の回路図、第５図は従来の冗長回路を備えたマスク
ＲＯＭのブロック図である。 図において、（１）は正規メモリアレイ、（２１）は予
備行メモリ、（２２）は予備行バリティメ篭り、（３）
はＸデコーダ、（４）は予備行デコーダ、（５）は不良
アドレス記憶回路、（６）はアドレス、バッファ、（ｎ
） （７２）はＹゲート、（８１） （８２）はセンス
アンプ、（９）は出力バッファ、（１ｏ）はＹデコーダ
、（１１）は制御回路、（１２）は誤９訂正回路を示す
。 なお、 図中、 同一符号は同一、 または相当部分 を示す。 代 理 人 大 岩 増 雄 第１図 データエ２７匈［シ ネ良アトし人５乙すえ回心ト 第２図 データ、ｌｌ、力創め手 第３図
Claims (1)
- マトリックス状に配列された正規のマスクＲＯＭメモ
リアレイと、このマスクＲＯＭメモリアレイに欠陥が生
じた場合には、これと置換するためのプログラマブルメ
モリアレイを備えた半導体メモリ装置において、前記プ
ログラマブルメモリアレイに欠陥が生じた場合には、こ
れを内部で誤り訂正を行うためのパリテイビット用プロ
グラマブルメモリアレイと誤り訂正回路を備えたことを
特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2133032A JPH0428098A (ja) | 1990-05-23 | 1990-05-23 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2133032A JPH0428098A (ja) | 1990-05-23 | 1990-05-23 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0428098A true JPH0428098A (ja) | 1992-01-30 |
Family
ID=15095217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2133032A Pending JPH0428098A (ja) | 1990-05-23 | 1990-05-23 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0428098A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0676596A (ja) * | 1992-08-28 | 1994-03-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61264599A (ja) * | 1985-05-16 | 1986-11-22 | Fujitsu Ltd | 半導体記憶装置 |
| JPS623499A (ja) * | 1985-06-28 | 1987-01-09 | Mitsubishi Electric Corp | 半導体メモリ装置 |
-
1990
- 1990-05-23 JP JP2133032A patent/JPH0428098A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61264599A (ja) * | 1985-05-16 | 1986-11-22 | Fujitsu Ltd | 半導体記憶装置 |
| JPS623499A (ja) * | 1985-06-28 | 1987-01-09 | Mitsubishi Electric Corp | 半導体メモリ装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0676596A (ja) * | 1992-08-28 | 1994-03-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
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