JPS623499A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、大規模集積化された半導体メモリ装置に関し
、特にリダンダンシー機能とＥ　ＣＣ８！能とを備えた
半導体メモリ装置に関する。

〔従来の技術〕

従来、半導体メモリ内に発生した固定欠陥セルを救済す
る方法として、予備セルを設けて上記欠陥セルを予備セ
ルと置換する方法（以下リダンダンシーと称す）があっ
た。また半導体メモリ内に発生した固定欠陥セルや、メ
モリセルへのα線等の入射により生じるビット誤り（以
下ソフトエラーと称す）を訂正する方法として、半導体
メモリ内で該誤りを検出、訂正する機能（Ｅｒｒｏｒ　
Ｃｈｅｃｋａｎｄ　Ｃｏｒｒｅｃｔｉｏｎ　；以下ＥＣ
Ｃと称す）を設ける方法があった。

第２図は従来の半導体メモリ装置のりダンダンシーの概
要を示す図である。図に示すように、メモリセル部ＭＣ
Ａの他に予備セル部ＳＣＡを設け、メモリセル部ＭＣＡ
に固定欠陥が含まれる場合には予備セル置換回路ＲＥＤ
により欠陥を含むメモリセル部ＭＣＡの一部を予備セル
部ＳＣＡの一部で置き換えるようにしている。なおＯＣ
Ｔは出力回路である。

この予備セル置換回路としては、例えば１９８３年度国
際固体回路会１（ｙｓｓｃｃ　　８３）のダイジェスト
・オン・テクニカル・ペーパーズｐ、ａｔｏに示される
回路があり、これを第３図に示す。図において、ＢＬ、
、ＢＬ、ｌ、ＢＬ、ｌヤ、、ＢＬ、、Ｉ　はメモリセル
が接続されているビット線、５ＢＬＩ。

Ｓ　Ｂ　Ｌ＋　、　　Ｓ　Ｂ　Ｌｚ　、　　Ｓ　Ｂ　Ｌ
ｚは予備セルが接続されているビット線、Ｑ、、１〜Ｑ
１１．７及びＱ、　、　　Ｑ、、、。

Ｑｏはノーマル列デコーダＮＣＤを構成する絶縁ゲート
電界効果トランジスタ（以下ＦＥＴと称す）であり、Ｆ
ＥＴ　　Ｑｎ、−Ｑｎフのゲートには列アドレス信号Ｃ
Ａ、−ｃＡｔが接続されている。

Ｑ　＊　ｌ””　Ｑ　＊　Ｉａ及びＱ、、Ｑ、、、Ｑ、
ｂはスペア列デコーダＳＣＤを構成するＦＥＴであり、
ＦＥＴＱ、、−”Ｑ、、及びＣ１５ｇ〜Ｑ３１４のゲー
トには列アドレス信号ＣＡ、〜ＣＡ　？及びＣＡ、〜Ｃ
Ａ？がそれぞれ接続されている。またＱ、、、Ｑ、、、
Ｑ、ｃ。

ＱＺｍ　、・・・、Ｃ８ｅ及びＣ８〜Ｃ８は入出力回路
を構成するＦＥＴ及びコンデンサ、Ｑ、、Ｑ、、Ｃ２゜
−、Ｑ、はビット線ＢＬｎ、ＢＬ、、　　・・・、ＳＢ
Ｌ、。

ＳＢＬ、、　　・・・と入出力線Ｉ１０゜、　Ｔ７■７
．ｒ１０□、−「７１］−とを接続するＦＥＴ、Ｌ＋　
〜Ｌ８及びり、１〜Ｌ３，４はレーザー光により切断可
能なヒユーズである。

次に第３図の回路の動作を、ビット線ＢＬ、に接続され
たメモリセルの固定欠陥を救済する場合を例にとって説
明する。図において、ビット線ＢＬ、が選択される際に
は、まず信号ＣＡＳがハイになりノードＮ、をハイに充
電する。次に信号でτ丁がロウになった後、列アドレス
信号が印加される。このときノーマル列デコーダＮＣＤ
に接続される列アドレスＣＡ、−ＣＡ、が全てロウであ
ると、ノードＮ１の電位は放電されず、ハイに保たれる
。次に信号ＣＹＯまたはＣＹｌのいずれか、ココテハＣ
Ｙｏ　カハイニナ’）　Ｆ　Ｅ　Ｔ　　Ｑ＋　、　　Ｑ
＋　。

Ｃ３，Ｃ４がオンするとビット線ＢＬ、が入出力線Ｉ　
／　Ｏｏ及びＩ１０□と接続される。

従って、ピント線ＢＬ、に接続されたメモリセルに固定
欠陥がある場合には列アドレス信号ＣＡｌ〜ＣＡ、が全
てロウのときにノーマル列デコーダＮＣＤが選択されな
いようにし、同時にスペア列デコーダＳＣＤが選択され
るようにすればよい。

このためには、スペア列デコーダＳＣＤ内のヒユーズＬ
ｓｉ〜ＬＩＳ＋４をレーザー光により切断し、さらに入
出力回路内のヒユーズＬ　、〜Ｌ４をレーザー光で切断
すればよい。

ここでヒユーズＬｓ＋＋〜Ｌ　３１４を切断することに
よってスペア列デコーダＳＣＤはノーマル列デコーダＮ
ＣＤと同一の構成となり、またヒユーズＬ＋〜Ｌ４を切
断することにより、列アドレス信号ＣＡ、〜ＣＡ、が全
てロウでノーマル列デコーダＮＣＤとスペア列デコーダ
ＳＣＤの両方が選択された場合において信号ＣＹ０及び
ＣＹ、がハイになるときにＦＥＴ　　ＱＳ　、Ｑｓ　、
　　・　、Ｃ８、Ｑｖはオンするが、ＦＥＴＱ、、Ｑｖ
、・・・、Ｃ４，百。

はオンしないために、ビア）線ＢＬ、、に接続された固
定欠陥を含むメモリセルは選択されず、該セルをピント
線ＳＢＬ、に接続された予備セルに置き換えることがで
きる。

次に従来の半導体メモリ装置のＥＣＣ回路の概略図とし
ては電子通信学会技術報告ＥＣ８２−７０ｐ、２１〜３
０に示すものがあり、これを第４図に示す。

図に示すように、メモリセル部ＭＣＡに加えて水平パリ
ティセル部ＨＣＡ及び垂直パリティセル部ＭＣＡを設け
、水平パリティチェック及び垂直パリティチェックを行
なうことにより上記メモリセル部ＭＣＡにエラーが含ま
れる場合であっても・情報を修正して出力することがで
きるものである。

上記ＥＣＣ回路の詳しい構成例は特開昭５７−１５２５
９７号公報に示されており、これを第５図及び第６図に
示す。第５図は原理説明図であり、４×４のマトリクス
上に配置した１６個のデータビットに対する水平パリテ
イビ・ノドを同図（δ）に示し、垂直パリティビットを
同図０）ｌに示す。なお、パリティチェックは偶数パリ
ティチェック方式をとるものとしている。ここで、デー
タピントａ及びパリティチェックｂを第５図（８）の破
線で示す如く移動させると、同２次元マトリクスは第５
図ｆｂｌのような１次元マトリクスに変換することがで
きる。従って、第５図（ｂ）の１次元マトリクスにおけ
る２４ビツトのうち上位１６ビツト中の任意の１ビツト
の誤りは、同図中の実線で示すグループ毎に下位８ビツ
トのパリティビットと比較することにより、誤りビット
位置を検出することができる。このため、上位１６ビツ
ト中の任意の１ビツトに固定欠陥あるいはソフトエラー
が生じても、その欠陥ビットあるいはエラービット位置
を検出することができ、当該ビット位置の情報を反転す
ることにより誤り訂正を行なうことができる。

第６図は第５図の原理を用いた従来の半導体メモリ装置
の構成を示す。この図はデータビット幅が１ビツトの場
合の自己訂正メモリの例を示し、図中、ＭＣＡはメモリ
セルＣで構成されるメモリセル部、ＨＣＡは水平パリテ
ィセルＤ、で構成される水平パリティセル部、ＶＣＡは
垂直パリティセルＤｖで構成される垂直パリティセル部
、ＳＬ。

”−５ＬＩＩｌ、ＳＬＡ　、ＳＬｓ　、ＳＬｃ　、Ｓｌ
、Ｉ、はセレクタ、ＰＣゎは水平パリティチェック回路
、ＰＣｖは垂直パリティチェック回路、Ｅ　Ｘ＋　−Ｅ
　Ｘ−は排他的論理和ゲート、ＡＤ、は２人力ＡＮＤゲ
ート、ＧＲ，は読出時のある時刻にイネーブルとなるゲ
ート、ＧＷ、〜ＧＷ３は書込み時のある時刻にイネーブ
ルとなるゲートである。また、ＷＬはワード線を示して
おり、−木のワード線にはｋｘｍ個のメモリセルが接続
され、さｈにに個のメモリセルで構成される水平群グル
ープｍ個と、ｍ個のメモリセルで構成される垂直群グル
ープに個に対する水平及び垂直パリティセル（ｋ＋ｍ）
個がそれぞれのワード線に接続されている。即ち、それ
ぞれのワード線のメモリセル配置は第５図（ｂｌに示す
配置に対応しているものである。

次に第６図の回路の動作を説明する。まず、全てのメモ
リセル及びパリティセルを“０”にクリアする（ここで
は偶数パリティを考える）。書込み時には入力情報を所
望のアドレスに書込むと同時に、そのアドレスの書込み
前の検査済みの情報と入力情報との排他的論理和をとり
、書込みアドレスが関係する水平及び垂直パリティセル
の情報を更新する。即ち、書込み時、該当ワード線を駆
動して、書込みメモリセルが関係するに個の水平ピント
線グループをセレクタＳＬＡで、同ｍ個の垂直ピッ＋−
ｂｉグループをセレクタＳＬ、−３Ｌ、。

で・水平パリティセルの情報をセレクタＳＬ、で、垂直
パリティセルの情報をセレクタＳ　Ｌ　ｎでそれぞれ選
択し、水平パリティチェック回路ＰＣｂと垂直バリティ
チェック回路ＰＣＶで水平及び垂直パリティチェックを
行なう。このとき、書込みメモリセルの情報が誤ってい
るとＡＮＤゲートＡＤ宜の出力が“ｌ”となる。書込み
メモリセルの情報はセレクタＳＬＢで選択され、ＡＮＤ
ゲートＡＤｌの出力とともに排他的論理和ゲー１−　Ｅ
　Ｘ　、の入力となる。従って、書込みメモリセルの情
報が誤っている場合、排他的論理和ゲー）ＥＸ、におい
て正しい値に訂正されて出力される。

書込み入力情報はゲートｃｗ、、　　セレクタＳＬｉ。

ＳＬＡの経路で該当メモリセルに書込まれる。同時に、
書込み入力情報と排他的論理和ゲートＥＸ。

の出力情報との排他的論理和が排他的論理和ゲートＥＸ
、でとられる。この排他的論理和ゲー１−ＥＸ２の出力
情報とセレクタＳＬｃの出力との排他的論理和が排他的
論理和ゲー）ＥＸ３でとられ、その結果がゲートＧＷ２
．　　セレクタＳＬｃの経路で水平パリティ部ＨＣＡに
戻され、書込みアドレスが関係する水平パリティセルの
情報が更新される。同様に排他的論理和ゲートＥＸ、の
出力情報とセレクタＳＬＤの出力との排他的論理和が排
他的論理和ゲートＥＸ４でとられ、ゲートＣＷ、。

セレクタＳ　Ｌ　ｃの経路により、書込みアドレスが関
係する垂直パリティセルの情報が更新される。

一方、読出し時には、読出しメモリセルが接続されてい
る一部のワード線を活性化することにより、そのワード
線に接続されている全てのメモリセル情報及び全てのパ
リティセル情報が（ｋＸｍ）本のメモリセル用ビット線
及び（ｋ　＋ｍ）本のパリティセル用ビット線上にそれ
ぞれ現われる。その中で読出しメモリセルが関係する水
平ビット線グループ（ｋ個のメモリセルで構成）と垂直
ビット線グループ（ｍ個のメモリセルで構成）がセレク
タＳ　Ｌ　Ａ及びＳＬ、〜ＳＬ、Ｂで選択されると同時
に、その２つのグループのパリティ情報を記憶している
水平及び垂直パリティセルがセレクタＳＬｃ及びＳＬ、
で選択され、それ′らの情報が水平及び垂直パリティチ
ェック回路ＰＣ，及びＰＣｖに入力される。そして、書
込み時と同様に上記２つのグループのパリティが検査さ
れ、共に誤りが検出された場合にのみ、ＡＮＤゲートλ
Ｄ、の出力が“１”となり、セレクタｓＬＢで選択され
た読出しメモリセルの情報が排他的論理和ゲートＥＸ１
において訂正されて出力されるとともに、訂正後の情報
がゲー）ＧＲ，、セレクタＳＬ、、ｓＬＡの経路により
該当メモリセルに再記憶される。

〔発明が解決しようとする問題点〕

従来の半導体メモリ装置は以上のように構成されており
、上記のようにメモリセルの他に予備セルを有する半導
体メモリ装置においては、メモリセルに固定欠陥が含ま
れる場合には、そのメモリセルを予備セルと置換して半
導体メモリ装置を良品ならしめることにより歩留りを向
上させることができるが、メモリセルで発生したソフト
エラーに対しては訂正機能を持たないため、ソフトエラ
ーに対する信頼性にかける欠点があった。

また、ＥＣＣ回路内蔵の半導体メモリ装置においては、
上記のようにメモリセルが固定欠陥を含む場合及びメモ
リセルにソフトエラーが発生した場合の両方に対してエ
ラー検出、訂正機能を有する。しかるに上記ＥＣＣ回路
内蔵のメモリでは、同一のエラー検出、訂正範囲内に多
ビットの誤りがあると、Ｍｌ　ｌｈりの検出及び訂正が
不可能であり、メモリセルが固定欠陥を含む場合には、
ＦＣＣ機能が固定欠陥の検出、訂正のみに使用されてし
まい、固定欠陥を有するメモリセルと同一のエラー検出
、訂正範囲内で発生したソフトエラーを検出。

訂正することができず、結局ＦＣＣ回路本来の目的であ
るメモリチップ全体のソフトエラーに対する信頼性向上
が充分に行なわれない欠点があった。

また、同一のエラー検出、訂正範囲内で多ビットのエラ
ー検出、訂正を行なうためには、メモリセルに加えて設
ける回路が莫大になってしまうという欠点があった。

本発明は上記のような問題点に鑑みてなされたもので、
高歩留りでかつソフトエラーに対する信頼性の高い半導
体メモリ装置を提供することを目的としている。

〔問題点を解決するための手段〕

本発明に係る半導体メモリ装置は、メモリセルと置換可
能な予備セルと、メモリセルの少なくとも一部を予備セ
ルの少なくとも一部と電気的に置換するための置換手段
と、メモリセルまたは置換された予備セルで発生したエ
ラーを検出、訂正するためのチェック情報記憶用セルと
、このチェック情報を用いてエラーを検出、訂正するエ
ラー検出訂正手段とを設けたものである。

〔作用〕 本発明においては、固定欠陥を含むメモリセルが予備セ
ルによって置換されるとともに、メモリセル及び上記置
換した予備セルで発生したソフトエラーがチェック情報
記憶用セルに記憶された誤り検出、訂正用のチェック情
報を用いて検出、訂正される。

〔実施例〕

以下、本発明の一実施例を図について説明する。

第１図は本発明の一実施例による半導体メモリ装置を示
し、図において、ＭＣＡはメモリセルによって構成され
るメモリセル部、ＳＣＡは予備セルによって構成される
予備セル部、ＨＣＡ、ＶＣＡは水平、垂直パリティセル
で構成される水平１垂直パリティセル部（チェック情報
記憶用セル）、ＶＣＡは垂直パリテ・イセルで構成され
る垂直パリティセル部、ＭＰＸはマルチプレクサ、ＳＬ
ｃ及びＳＬ、は各々水平群及び垂直群セレクタ、ＰＣｈ
及びＰＣｖは各々水平及び垂直パリティチェック回路、
ＡＤはＡＮＤゲート、ＥＸは排他的論理和ゲート、ＲＥ
Ｄは予備セル置換回路（置換手段）である。

次に第１図の半導体メモリ装置の動作について説明する
。まず、メモリセル部ＭＣＡ内のメモリセルに固定欠陥
があると、予備セル置換回路ＲＥＤにより固定欠陥を含
むメモリセルが予備セル部ＳＣＡ内の予備セルと電気的
に置換される。メモリセルまたは上記置換した予備セル
がアクセスされると、水平群及び垂直群セレクタＳＬ、
及びＳＬＤによって上記アクセスされたメモリセルに対
応する水平及び垂直パリティセルが選択され、水平及び
垂直パリティチェック回路ＰＣ，，及びＰＣｖにおいて
パリティチェックが行なわれる。水平及び垂直パリティ
チェック回路ＰＣｂ及びＰＣｖの出力が共に“１”の場
合にＡＮＤゲー）ＡＤの出力は“１”となり、マルチプ
レクサＭＰＸの出力が排他的論理和ゲートＥＸで訂正さ
れて出力される。

この第１図では動作の概略を示すために、情報の読出し
時の経路のみを示しているが、書込み時の経路も含めて
詳しく説明したものが第７図である。同図はデータビッ
ト幅が１ビツトの場合の自己訂正メモリの構成例を示し
、図中、ＭＣＡはメモリセルＣで構成されるメモリセル
部、ＳＣＡは予備セルＤで構成される予備セル部、Ｈ，
ＣＡは水平パリティセルＤｈで構成される水平パリティ
セル部、ＶＣＡは垂直パリティセルＤｖで構成される垂
直パリティセル部、ＳＬ、−３Ｌ、。、、ＳＬＡ。

ＳＬｃ　、ＳＬｃ　、ＳＬＤはセレクタ、ｐｃ、は水平
パリティチェック回路、ＰＣｖは垂直パリティチェック
回路、ＥＸ、〜ＥＸ、は排他的論理和ゲート、ＡＤ、は
２人力ＡＮＤゲート、ＧＲＩ　は読出時のある時刻にイ
ネーブルとなるゲート、ＧＷ。

〜ＧＷ３は書込み時のある時刻に、イネーブルとなるゲ
ートである。

また、ＷＬはワード線を示しており、−木のワード線に
はｋＸｍ個のメモリセルとに個の予備セルが接続され、
さらにに個のメモリセルで構成される水平群グループｍ
＋１個と、ｍ＋１個のメモリセルで構成される垂直群グ
ループに個に対する水平及び垂直パリティセルに＋ｍ＋
１個がそれぞれのワード線に接続されている。即ち、こ
こでは、１本のワード線当りに個の予備セルを設けた場
合を示している。

次に第７図の回路の動作を説明する。メモリセル部ＭＣ
Ａに固定欠陥が含まれている場合には固定欠陥を含む部
分を予備セル置換回路により上記従来例と同様の方法で
予備セル部ＳＣＡと置き換える。このとき同時に水平パ
リティセル部ＨＣＡ内の上記固定欠陥を含む部分に対応
する部分とセレクタとをディセイブルにする。以上の動
作により、メモリセル部ＭＣＡ及び水平パリティセル部
ＨＣＡは外部からは従来例の如く予備セル部を持たない
場合と同様に扱うことが可能となる・次に・全てのメモ
リセル及び置換した予備セル及びパリティセルを“Ｏ”
にクリアする（ここでは偶数パリティを考える）、　書
込み時には、入力情報を所望のアドレスに書込むと同時
に、そのアドレスの書込み前の検査済みの情報と入力情
報との排他的論理和をとり、書込みアドレスが関係する
水平及び垂直パリティセルの情報を更新する。

即ち、書込み時、該当ワード線を駆動して、書込みメモ
リセルが関係するに個の水平ピッ）６ｍグループをセレ
クタＳＬＡで、同ｍ個の垂直ビット線グループをセレク
タＳＬ、〜ＳＬ−＋で、水平パリティセルの情報をセレ
クタＳＬｃで、垂直パリティセルの情報をセレクタＳＬ
Ｄでそれぞれ選択し、水平パリティチェック回路ＰＣ，
，と垂直パリティチェック回路ＰＣｖで水平及び垂直パ
リティチェックを行なう。その結果、書込みメモリセル
の情報が誤っているとＡＮＤゲー１−　Ａ　Ｄ　、の出
力が“１”となる。書込みメモリセルの情報はセレフタ
ＳＬＲで選択され、ＡＮＤゲートＡＤ、の出力とともに
排他的論理和ゲートＥＸ、の入力となる。従って、書込
みメモリセルの情報が誤っている場合、排他的論理和ゲ
ー）ＥＸ、において正しい値に訂正されて出力される。

書込み入力情報はゲー）ＧＷ、、　　セレクタＳＬｓ。

ＳＬＡの経路で該当メモリセルに書込まれる。同時に占
込み入力情報と排他的論理和ゲートＥＸＩの出力情報と
の排他的論理和が排他的論理和ゲートＥＸ２でとられる
。この排他的論理和ゲートＥＸ２の出力情報とセレクタ
ＳＬｃの出力との排他的論理和が排他的論理和ゲートＥ
Ｘｆｆでとられ、その結果がゲートＧＷｔ、　　セレク
タＳＬ、の経路で水平パリティ部ＨＣＡに戻され、書込
みアドレスが関係する水平パリティセルの情報を更新す
る。

同様に、排他的論理和ゲー）　Ｅ　Ｘ　２の出力情報と
セレクタＳＬＤの出力との排他的論理和か排他的論理和
ゲートＥＸ４でとられ、ゲートＧ　Ｗ　３　、　セレク
タＳＬＣの経路により、書込みアドレスが関係する垂直
パリティセルの情報を更新する。

一方、読出し時には、読出しメモリセルが接続されてい
る一本のワード線を活性化することにより・そのワード
線に接続されている全メモリセル情報及び全パリティセ
ル情報がｋＸｍ本のメモリセル用ビット線及びに＋ｍ本
のパリティセル用ビット線上にそれぞれ現われる。その
中で読出しメモリセルが関係する水平ビット線グループ
（ｋ個のメモリセルで構成）及び垂直ビット線グループ
（ｍ個のメモリセルで構成）がセレクタＳＬＡ及びＳＬ
、〜ＳＬ、、、で選択されると同時に、その２つのグル
ープのパリティ情報を記憶している水平及び垂直パリテ
ィセルがセレクタＳＬＣ及びＳＬ、で選択され、それら
の情報が水平及び垂直パリティチェック回路ＰＣｈ及び
ＰＣｖに入力される。そして、書込み時と同様に上記２
つのグループのパリティが検査され、ともに誤りが検出
された場合にのみ、ＡＮＤゲートＡＤｌの出力が“１″
となり、セレクタＳＬａで選択された読出しメモリセル
の情報が排他的論理和ゲートＥＸｌにおいて訂正されて
出力されると同時に、訂正後の情報がゲートＧＲ，，セ
レクタＳＬＩ、ＳＬＡの経路により該当メモリセルに再
記憶される。

なお、上記実施例では、予備セル置換回路がレーザーで
ヒユーズを切断することにより置換を行なうものの場合
について説明したが・電気でヒユーズを切断する形式や
メモリに欠陥セルのアドレスを記憶することによって置
換する形式など他の方法により置換する形式のものであ
ってもよい。

また、上記実施例では１本のワード線当たりに個の予備
セルを設けた場合について説明したが、予備セルは構成
を適宜選択することにより他の構成で設けるようにして
もよい。

また、上記実施例では固定欠陥を含むメモリセルを予備
セルで置換した後、水平パリティセル部の上記固定欠陥
を含むメモリセルに対応する部分をディセイブルにする
場合について説明したが、垂直パリティセル部の対応部
分または水平、垂直画パリティセル部の対応部分をディ
セイプルにするような構成をとってもよい。

また、上記実施例ではメモリのビット幅が１ビツトの場
合について説明したが、ビ・ノド幅が多ビットの場合で
あってもよい。

また、上記実施例ではパリティセル部分のビット誤りは
訂正できない場合について説明したが、これが訂正でき
る場合であっても同様の効果が得られる。

また、上記実施例では、ＥＣＣの構成法として水平、垂
直パリティチェック法を用いて説明したが、第８図に概
略を示すハミング符号チェック法や他の方法を採用した
場合でも同様の効果が得られる。なお第８図中、ＭＰＸ
、ＭＰＸ、はマルチプレクサ、ＡＤ、　〜ＡＤ、はＡＮ
Ｄゲート、ＰＣＡはパリティセル部及びパリティチェッ
ク回路であり、本実施例ではパリティセル部に記憶され
たハミング符号に基き、パリティチェック回路がチェッ
ク信号を発生し、これがＡＮＤゲートＡＤ、〜ＡＤ、、
マルチプレクサＭ　Ｐ　Ｘ　ｚにより訂正用信号となり
、これが排他的論理和ゲー）ＥＸに入力されてメモリセ
ルまたは置換された予備セルで発生したソフトエラーの
訂正がなされるものである。

また、上記実施例では回路の一部が絶縁ゲート電界効果
トランジスタで構成されている場合について説明したが
、これはＮチャンネル、Ｐチャンネル、　　ＣＭ　Ｉ　
Ｓ　（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｉｎ
ｓｕｌａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒ　）のいず
れであってもよく、また、バイポーラトランジスタであ
ってもよい。

また、半導体メモリ装置はダイナミックＲＡＭ。

スタティックＲＡＭ等の他ＲＯＭであってもよく、上記
実施例と同様の効果を奏する。

〔発明の効果〕

以上のように、本発明によれば、半導体メモリ装置にメ
モリセルの他に予備セルを設けて、メモリセルの一部を
予備セルによって置き換えるようにし、さらにチェック
情報記ｔａ用セルを設けてメモリセルと置換した予備セ
ルで発生したエラーを検出、訂正できるようにしたので
、高歩留でソフトエラーに対する信頼性の高い半導体メ
モリ装置が得られる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例による半導体メモリ装置を示
す概略図、第２図は従来の半導体メモリ装置の概略図、
第３図は従来のメモリセル、予備セル置換回路の回路図
、第４図は他の従来の半導体メモリ装置の概略図、第５
図は従来の半導体メモリ装置のエラー検出、訂正の原理
を示す図、第６図は第４図の半導体メモリ装置の構成を
示す図、第７図は第１図の半導体メモリ装置の構成を示
す図、第８図は本発明の他の実施例の概略を示す図であ
る。 図中、ＭＣＡはメモリセル部、ＳＣＡは予備セル部、Ｈ
ＣＡは水平パリティセル部、ＶＣＡは垂直パリティセル
部、Ｃはメモリセル、Ｄは予備セル、Ｄｂ、Ｄｖは水平
、垂直パリティセル（チェック情報記憶用セル）、ＲＥ
Ｄは予備セル置換回路（１換手段）、ＡＤはＡＮＤゲー
ト、ＥＸは排他的論理和ゲートである。 なお図中同一符号は同−又は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 （１）メモリセルに含まれる固定欠陥を救済するための
   予備セルと、 上記メモリセルの少なくとも一部を上記予備セルの少な
   くとも一部と電気的に置換するための置換手段と、 上記メモリセルまたは置換された上記予備セルで発生し
   たエラーを検出、訂正するためのチェック情報を記憶す
   るチェック情報記憶用セルと、上記チェック情報を用い
   て上記エラーを検出、訂正するエラー検出訂正手段とを
   備えたことを特徴とする半導体メモリ装置。 （２）上記エラー検出訂正手段は、上記チェック情報と
   して水平、垂直パリテイチェック情報を上記チェック情
   報記憶用セルに記憶させるものであることを特徴とする
   特許請求の範囲第１項記載の半導体メモリ装置。 （３）上記エラー検出訂正手段は、上記チェック情報と
   してハミング符号を上記チェック情報記憶用セルに記憶
   させるものであることを特徴とする特許請求の範囲第１
   項記載の半導体メモリ装置。（４）上記置換は、レーザ
   ー光によりヒューズを切断することによりなされるもの
   であることを特徴とする特許請求の範囲第１項ないし第
   ３項のいずれかに記載の半導体メモリ装置。 （５）上記置換は、電気によりヒューズを切断すること
   によりなされるものであることを特徴とする特許請求の
   範囲第１項ないし第３項のいずれかに記載の半導体メモ
   リ装置。