JPH09245472A - メモリカード - Google Patents
メモリカードInfo
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- JPH09245472A JPH09245472A JP8051526A JP5152696A JPH09245472A JP H09245472 A JPH09245472 A JP H09245472A JP 8051526 A JP8051526 A JP 8051526A JP 5152696 A JP5152696 A JP 5152696A JP H09245472 A JPH09245472 A JP H09245472A
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G—PHYSICS
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- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
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- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Power Sources (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 主メモリのメモリ容量に対するＥＣＣ用メモ
リのメモリ容量の比率を減少させる効率のよい、低消費
電力の、ＳＲＡＭのメモリカードを得る。 【解決手段】 ＰＣＭＣＩＡの規格に準拠するＰＣカー
ドであると共に、ＥＣＣを使用して信頼性を向上させ
た、ＡＴＡ規格に準拠するメモリカードにおいて、ＳＲ
ＡＭを使用したメモリ部と、メモリ部に対するデータア
クセスの頻度を検出すると共に、検出した頻度が所定値
以下であるときに所定の検出信号を出力する検出部と、
検出部から所定の検出信号が出力されると、外部の情報
処理機器から供給される電源電圧値を変換してメモリ部
へ電源として供給する電源電圧変換部とを備え、電源電
圧変換部は、検出部から所定の検出信号が出力される
と、メモリ部へ供給する電源電圧値を低下させる。
リのメモリ容量の比率を減少させる効率のよい、低消費
電力の、ＳＲＡＭのメモリカードを得る。 【解決手段】 ＰＣＭＣＩＡの規格に準拠するＰＣカー
ドであると共に、ＥＣＣを使用して信頼性を向上させ
た、ＡＴＡ規格に準拠するメモリカードにおいて、ＳＲ
ＡＭを使用したメモリ部と、メモリ部に対するデータア
クセスの頻度を検出すると共に、検出した頻度が所定値
以下であるときに所定の検出信号を出力する検出部と、
検出部から所定の検出信号が出力されると、外部の情報
処理機器から供給される電源電圧値を変換してメモリ部
へ電源として供給する電源電圧変換部とを備え、電源電
圧変換部は、検出部から所定の検出信号が出力される
と、メモリ部へ供給する電源電圧値を低下させる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＣＭＣＩＡの規
格に準拠したＰＣカードであると共に、ＡＴＡ規格に準
拠するメモリカードにおいて、より高信頼度が要求され
るメモリカードを構築する際に必要となるＥＣＣ（誤り
訂正符号）の手法を使用した、低消費電力の、ＳＲＡＭ
を使用したメモリカードに関するものである。
格に準拠したＰＣカードであると共に、ＡＴＡ規格に準
拠するメモリカードにおいて、より高信頼度が要求され
るメモリカードを構築する際に必要となるＥＣＣ（誤り
訂正符号）の手法を使用した、低消費電力の、ＳＲＡＭ
を使用したメモリカードに関するものである。
【０００２】
【従来の技術】図４は、ＰＣＭＣＩＡの規格に準拠した
ＰＣカードにおける、ＳＲＡＭを使用した従来のメモリ
カードの例を示した概略のブロック図である。図４にお
いて、ＳＲＡＭを用いた従来のメモリカード５０は、Ｐ
ＣＭＣＩＡの規格に準拠し、パーソナルコンピュータ等
の情報処理機器７０に接続するためのインタフェース用
のコネクタ５１と、入力バッファ回路５２と、入出力バ
ッファ回路５３と、メモリ部５４と、ＥＣＣ回路５５を
備えている。該メモリ部５４は、主データを記憶するた
めの主メモリ５６と該主データに対するＥＣＣを記憶す
るためのＥＣＣ用メモリ５７とからなり、それぞれＳＲ
ＡＭを使用したＩＣメモリで構成されている。なお、図
４においては、上記メモリ部５４に記憶されたデータを
保持するためのバックアップ用のバッテリ回路が必要で
あるが、説明を簡単にするために省略している。
ＰＣカードにおける、ＳＲＡＭを使用した従来のメモリ
カードの例を示した概略のブロック図である。図４にお
いて、ＳＲＡＭを用いた従来のメモリカード５０は、Ｐ
ＣＭＣＩＡの規格に準拠し、パーソナルコンピュータ等
の情報処理機器７０に接続するためのインタフェース用
のコネクタ５１と、入力バッファ回路５２と、入出力バ
ッファ回路５３と、メモリ部５４と、ＥＣＣ回路５５を
備えている。該メモリ部５４は、主データを記憶するた
めの主メモリ５６と該主データに対するＥＣＣを記憶す
るためのＥＣＣ用メモリ５７とからなり、それぞれＳＲ
ＡＭを使用したＩＣメモリで構成されている。なお、図
４においては、上記メモリ部５４に記憶されたデータを
保持するためのバックアップ用のバッテリ回路が必要で
あるが、説明を簡単にするために省略している。
【０００３】外部の情報処理機器７０から入力されるア
ドレス信号及びライトイネーブル信号等の制御信号は、
上記コネクタ５１を介して入力バッファ回路５２に入力
され、更に該入力バッファ回路５２を介して上記メモリ
部５４に入力される。また、外部の情報処理機器７０か
ら入力される主データのデータ信号は、上記コネクタ５
１を介して入出力バッファ回路５３に入力され、更に該
入出力バッファ回路５３を介して上記ＥＣＣ回路５５に
入力される。該ＥＣＣ回路５５は、入力された主データ
にＥＣＣを付加するためのものであり、入力された主デ
ータを上記主メモリ５６に出力し、該主データに対する
ＥＣＣを上記ＥＣＣ用メモリ５７に出力する。このよう
にして、上記主データは、主メモリ５６を構成するＩＣ
メモリに記憶され、上記ＥＣＣは、ＥＣＣ用メモリ５７
を構成するＩＣメモリに記憶される。
ドレス信号及びライトイネーブル信号等の制御信号は、
上記コネクタ５１を介して入力バッファ回路５２に入力
され、更に該入力バッファ回路５２を介して上記メモリ
部５４に入力される。また、外部の情報処理機器７０か
ら入力される主データのデータ信号は、上記コネクタ５
１を介して入出力バッファ回路５３に入力され、更に該
入出力バッファ回路５３を介して上記ＥＣＣ回路５５に
入力される。該ＥＣＣ回路５５は、入力された主データ
にＥＣＣを付加するためのものであり、入力された主デ
ータを上記主メモリ５６に出力し、該主データに対する
ＥＣＣを上記ＥＣＣ用メモリ５７に出力する。このよう
にして、上記主データは、主メモリ５６を構成するＩＣ
メモリに記憶され、上記ＥＣＣは、ＥＣＣ用メモリ５７
を構成するＩＣメモリに記憶される。
【０００４】ここで、上記のような主メモリ５６及びＥ
ＣＣ用メモリ５７を構成するＳＲＡＭを用いたＩＣメモ
リにおいて、記憶容量が４Ｍbitの中容量のものや１６
Ｍbitの大容量のものにおける不良の大部分がランダム
な位置に発生する１ビットのエラーであり、データロス
等のランダムに発生する１ビットのエラーを訂正する際
に、ＥＣＣを用いた公知の手法が行われる。該手法は、
主データに冗長データであるＥＣＣを付加するものであ
り、例えば、誤りの検出を２ビット行い、同時に誤りの
訂正を１ビット行う場合、下記（１）式を満足するよう
にＥＣＣのビット数が決まる。 ２(k-1)−１≧ｍ＋ｋ ……………………（１） なお、上記（１）式において、ｋはＥＣＣのビット数で
あり、ｍは主データのビット数である。
ＣＣ用メモリ５７を構成するＳＲＡＭを用いたＩＣメモ
リにおいて、記憶容量が４Ｍbitの中容量のものや１６
Ｍbitの大容量のものにおける不良の大部分がランダム
な位置に発生する１ビットのエラーであり、データロス
等のランダムに発生する１ビットのエラーを訂正する際
に、ＥＣＣを用いた公知の手法が行われる。該手法は、
主データに冗長データであるＥＣＣを付加するものであ
り、例えば、誤りの検出を２ビット行い、同時に誤りの
訂正を１ビット行う場合、下記（１）式を満足するよう
にＥＣＣのビット数が決まる。 ２(k-1)−１≧ｍ＋ｋ ……………………（１） なお、上記（１）式において、ｋはＥＣＣのビット数で
あり、ｍは主データのビット数である。
【０００５】上記（１）式において、主データのビット
数ｍが８ビットの場合、ＥＣＣのビット数ｋは５ビット
となり、主データの８ビットにＥＣＣの５ビットを付加
して１３ビットを１単位として書き込み及び読み出しを
行う必要がある。しかし、１つのアドレスに５ビットの
データが記憶される構成（以下、×５ビット構成と呼
ぶ）のＩＣメモリは一般的にはなく、１つのアドレスに
８ビットのデータが記憶される構成（以下、×８ビット
構成と呼ぶ）のＩＣメモリが一般的であることから、例
えば主データを記憶させるための主メモリ５６として、
４Ｍbit（５１２ＫＢ×８ビット）のＩＣメモリが必要
だとすると、ＥＣＣのデータを記憶させるためのＥＣＣ
用メモリ５７としても、上記主メモリ５６と同じ４Ｍbi
tのＩＣメモリが必要となる。
数ｍが８ビットの場合、ＥＣＣのビット数ｋは５ビット
となり、主データの８ビットにＥＣＣの５ビットを付加
して１３ビットを１単位として書き込み及び読み出しを
行う必要がある。しかし、１つのアドレスに５ビットの
データが記憶される構成（以下、×５ビット構成と呼
ぶ）のＩＣメモリは一般的にはなく、１つのアドレスに
８ビットのデータが記憶される構成（以下、×８ビット
構成と呼ぶ）のＩＣメモリが一般的であることから、例
えば主データを記憶させるための主メモリ５６として、
４Ｍbit（５１２ＫＢ×８ビット）のＩＣメモリが必要
だとすると、ＥＣＣのデータを記憶させるためのＥＣＣ
用メモリ５７としても、上記主メモリ５６と同じ４Ｍbi
tのＩＣメモリが必要となる。
【０００６】
【発明が解決しようとする課題】このため、ＰＣＭＣＩ
Ａの規格に準拠したＰＣカードにおける従来のメモリカ
ード５０において、ＥＣＣを使用して信頼性の向上を図
る場合、主メモリ５６を構成するＩＣメモリと同じだけ
のＩＣメモリを、ＥＣＣ用メモリ５７として必要とな
り、ＥＣＣを使用して信頼性の向上を図るためには、Ｅ
ＣＣ用メモリ５７にかなりのコストアップが生じ、高価
なものになるという問題があった。
Ａの規格に準拠したＰＣカードにおける従来のメモリカ
ード５０において、ＥＣＣを使用して信頼性の向上を図
る場合、主メモリ５６を構成するＩＣメモリと同じだけ
のＩＣメモリを、ＥＣＣ用メモリ５７として必要とな
り、ＥＣＣを使用して信頼性の向上を図るためには、Ｅ
ＣＣ用メモリ５７にかなりのコストアップが生じ、高価
なものになるという問題があった。
【０００７】また、ＳＲＡＭを用いたＩＣメモリにおい
ては、例えば電源電圧がＤＣ５Ｖ（ＴＹＰ値）で動作す
る場合、ＤＣ３Ｖ弱の電源電圧で記憶されたデータの保
持を行うことができ、このときの消費電流は、データア
クセス時に比べて非常に小さい。しかし、従来のメモリ
カード５０においては、接続される情報処理機器７０か
ら電源が供給されており、メモリカード５０に内蔵され
た各ＩＣメモリの電源も上記情報処理機器７０から供給
されている。このことから、情報処理機器７０から電源
が供給されている状態で、メモリカード５０に対するデ
ータアクセスが休止状態にある場合、メモリカード５０
内の各ＩＣメモリは、ＤＣ５Ｖの電源電圧値でデータを
保持しているため、消費電流が大きかった。そのため、
内蔵したバッテリで動作する情報処理機器７０において
は、データアクセスを行っていないメモリカード５０に
バッテリが消費され、バッテリの寿命が短くなるという
問題があった。
ては、例えば電源電圧がＤＣ５Ｖ（ＴＹＰ値）で動作す
る場合、ＤＣ３Ｖ弱の電源電圧で記憶されたデータの保
持を行うことができ、このときの消費電流は、データア
クセス時に比べて非常に小さい。しかし、従来のメモリ
カード５０においては、接続される情報処理機器７０か
ら電源が供給されており、メモリカード５０に内蔵され
た各ＩＣメモリの電源も上記情報処理機器７０から供給
されている。このことから、情報処理機器７０から電源
が供給されている状態で、メモリカード５０に対するデ
ータアクセスが休止状態にある場合、メモリカード５０
内の各ＩＣメモリは、ＤＣ５Ｖの電源電圧値でデータを
保持しているため、消費電流が大きかった。そのため、
内蔵したバッテリで動作する情報処理機器７０において
は、データアクセスを行っていないメモリカード５０に
バッテリが消費され、バッテリの寿命が短くなるという
問題があった。
【０００８】本発明は、上記のような問題を解決するた
めになされたものであり、上記主メモリとして必要なメ
モリ容量に対する、上記ＥＣＣ用メモリとして必要なメ
モリ容量の比率を減少させることができる効率のよい、
低消費電力の、ＳＲＡＭを用いたメモリカードを得るこ
とを目的とする。
めになされたものであり、上記主メモリとして必要なメ
モリ容量に対する、上記ＥＣＣ用メモリとして必要なメ
モリ容量の比率を減少させることができる効率のよい、
低消費電力の、ＳＲＡＭを用いたメモリカードを得るこ
とを目的とする。
【０００９】
【課題を解決するための手段】本発明は、ＰＣＭＣＩＡ
の規格に準拠するＰＣカードであると共に、ＥＣＣを使
用して信頼性を向上させた、ＡＴＡ規格に準拠するメモ
リカードにおいて、ＳＲＡＭを使用したメモリ部と、該
メモリ部に対するデータアクセスの頻度を検出すると共
に、該検出した頻度が所定値以下であるときに所定の検
出信号を出力する検出部と、該検出部から上記所定の検
出信号が出力されると、外部の情報処理機器から供給さ
れる電源電圧値を変換して上記メモリ部へ電源として供
給する電源電圧変換部とを備え、上記電源電圧変換部
は、上記検出部から上記所定の検出信号が出力される
と、メモリ部へ供給する電源電圧値を低下させることを
特徴とするメモリカードを提供するものであり、上記メ
モリ部は、主データを記憶するための主メモリ部と、該
主データに付加されたＥＣＣを記憶するためのＥＣＣ用
メモリ部とからなる。
の規格に準拠するＰＣカードであると共に、ＥＣＣを使
用して信頼性を向上させた、ＡＴＡ規格に準拠するメモ
リカードにおいて、ＳＲＡＭを使用したメモリ部と、該
メモリ部に対するデータアクセスの頻度を検出すると共
に、該検出した頻度が所定値以下であるときに所定の検
出信号を出力する検出部と、該検出部から上記所定の検
出信号が出力されると、外部の情報処理機器から供給さ
れる電源電圧値を変換して上記メモリ部へ電源として供
給する電源電圧変換部とを備え、上記電源電圧変換部
は、上記検出部から上記所定の検出信号が出力される
と、メモリ部へ供給する電源電圧値を低下させることを
特徴とするメモリカードを提供するものであり、上記メ
モリ部は、主データを記憶するための主メモリ部と、該
主データに付加されたＥＣＣを記憶するためのＥＣＣ用
メモリ部とからなる。
【００１０】具体的には、上記電源電圧変換部は、上記
検出部から所定の検出信号が出力されると、メモリ部に
供給する電源電圧値を、外部の情報処理機器から供給さ
れる電源電圧値であり、メモリ部のＳＲＡＭがデータの
書き込み及び読み出しが可能となる能動状態時に必要な
電源電圧値Ｖａから、メモリ部のＳＲＡＭが記憶したデ
ータを保持するために最低限必要な電源電圧値Ｖｂに低
下させる。また、上記検出部から上記所定の検出信号が
出力されないときには、上記電源電圧変換部は、外部の
情報処理機器から供給される電源電圧値Ｖａを上記メモ
リ部の電源として供給する。
検出部から所定の検出信号が出力されると、メモリ部に
供給する電源電圧値を、外部の情報処理機器から供給さ
れる電源電圧値であり、メモリ部のＳＲＡＭがデータの
書き込み及び読み出しが可能となる能動状態時に必要な
電源電圧値Ｖａから、メモリ部のＳＲＡＭが記憶したデ
ータを保持するために最低限必要な電源電圧値Ｖｂに低
下させる。また、上記検出部から上記所定の検出信号が
出力されないときには、上記電源電圧変換部は、外部の
情報処理機器から供給される電源電圧値Ｖａを上記メモ
リ部の電源として供給する。
【００１１】
【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。 実施の形態１．図１は、本発明の実施の形態１における
メモリカードを示した概略のブロック図である。図１に
おいて、メモリカード１は、ＰＣＭＣＩＡの規格に準拠
し、パーソナルコンピュータ等の情報処理機器３０に接
続するためのインタフェース用のコネクタ２と、ＰＣＭ
ＣＩＡの規格に準拠したインタフェース用のＩＣ回路部
３と、マイクロコンピュータ、ファームウェア等からな
るコントローラ部４と、該コントローラ部４で編集され
たデータを一時的に保存するバッファメモリ回路部５
と、ＳＲＡＭを用いたＩＣメモリで構成されたメモリ部
６と、外部の情報処理機器３０から供給される電源を基
にして上記メモリ部６に電源電圧を供給する電源制御部
７とを備えている。
づいて、本発明を詳細に説明する。 実施の形態１．図１は、本発明の実施の形態１における
メモリカードを示した概略のブロック図である。図１に
おいて、メモリカード１は、ＰＣＭＣＩＡの規格に準拠
し、パーソナルコンピュータ等の情報処理機器３０に接
続するためのインタフェース用のコネクタ２と、ＰＣＭ
ＣＩＡの規格に準拠したインタフェース用のＩＣ回路部
３と、マイクロコンピュータ、ファームウェア等からな
るコントローラ部４と、該コントローラ部４で編集され
たデータを一時的に保存するバッファメモリ回路部５
と、ＳＲＡＭを用いたＩＣメモリで構成されたメモリ部
６と、外部の情報処理機器３０から供給される電源を基
にして上記メモリ部６に電源電圧を供給する電源制御部
７とを備えている。
【００１２】また、上記メモリ部６は、主データを記憶
するための主メモリ８と該主データに対するＥＣＣを記
憶するためのＥＣＣ用メモリ９とからなり、それぞれＳ
ＲＡＭを使用したＩＣメモリで構成されている。上記電
源制御部７は、外部の情報処理機器３０から供給される
電源を基にして上記メモリ部６へ電源電圧を供給する。
なお、図１においては、説明を分かりやすくするため
に、上記メモリ部６に記憶されたデータを保持するため
のバックアップ用のバッテリ回路を省略すると共に、外
部の情報処理機器３０との間で入出力される主データの
流れと、メモリ部６への電源の供給路と、該電源電圧値
の制御に関係する信号の流れのみを示している。
するための主メモリ８と該主データに対するＥＣＣを記
憶するためのＥＣＣ用メモリ９とからなり、それぞれＳ
ＲＡＭを使用したＩＣメモリで構成されている。上記電
源制御部７は、外部の情報処理機器３０から供給される
電源を基にして上記メモリ部６へ電源電圧を供給する。
なお、図１においては、説明を分かりやすくするため
に、上記メモリ部６に記憶されたデータを保持するため
のバックアップ用のバッテリ回路を省略すると共に、外
部の情報処理機器３０との間で入出力される主データの
流れと、メモリ部６への電源の供給路と、該電源電圧値
の制御に関係する信号の流れのみを示している。
【００１３】外部の情報処理機器３０からの主データを
上記メモリ部６に記憶させる場合、外部の情報処理機器
３０からアドレスデータ、ライトイネーブル信号等と共
に入力された主データは、上記コネクタ２を介してＩＣ
回路部３に入力され、該ＩＣ回路部３を介してコントロ
ーラ部４に入力される。ここで、メモリカード１は、Ａ
ＴＡ規格に準拠する構成であることから、外部の情報処
理機器３０と５１２バイト単位でデータの入出力を行う
必要がある。このため、上記コントローラ部４に入力さ
れた主データは５１２バイト単位であり、コントローラ
部４は、入力された５１２バイト単位の主データに対し
てＥＣＣを付加する。
上記メモリ部６に記憶させる場合、外部の情報処理機器
３０からアドレスデータ、ライトイネーブル信号等と共
に入力された主データは、上記コネクタ２を介してＩＣ
回路部３に入力され、該ＩＣ回路部３を介してコントロ
ーラ部４に入力される。ここで、メモリカード１は、Ａ
ＴＡ規格に準拠する構成であることから、外部の情報処
理機器３０と５１２バイト単位でデータの入出力を行う
必要がある。このため、上記コントローラ部４に入力さ
れた主データは５１２バイト単位であり、コントローラ
部４は、入力された５１２バイト単位の主データに対し
てＥＣＣを付加する。
【００１４】また、上記メモリ部６が×８ビット構成の
ＩＣメモリで構成されているとすると、メモリ部６はデ
ータを８ビット単位でしか書き込み又は読み出しができ
ないため、コントローラ部４は、上記ＥＣＣを付加した
主データを上記バッファメモリ回路部５に蓄積した後、
該蓄積した主データを８ビット単位で上記主メモリ８に
出力して記憶させ、該主データに対するＥＣＣを８ビッ
ト単位で上記ＥＣＣ用メモリ９に出力して記憶させる。
なお、上記バッファメモリ回路部５の記憶容量は、外部
の情報処理機器３０からの各データの書き込み及び読み
出し速度と、上記メモリ部６の書き込み及び読み出し速
度との関係からその大きさが決まる。
ＩＣメモリで構成されているとすると、メモリ部６はデ
ータを８ビット単位でしか書き込み又は読み出しができ
ないため、コントローラ部４は、上記ＥＣＣを付加した
主データを上記バッファメモリ回路部５に蓄積した後、
該蓄積した主データを８ビット単位で上記主メモリ８に
出力して記憶させ、該主データに対するＥＣＣを８ビッ
ト単位で上記ＥＣＣ用メモリ９に出力して記憶させる。
なお、上記バッファメモリ回路部５の記憶容量は、外部
の情報処理機器３０からの各データの書き込み及び読み
出し速度と、上記メモリ部６の書き込み及び読み出し速
度との関係からその大きさが決まる。
【００１５】次に、上記メモリ部６に記憶した主データ
を外部の情報処理機器３０に出力するときは、外部の情
報処理機器３０からアドレスデータ、ライトイネーブル
信号等が、上記コネクタ２を介してＩＣ回路部３に入力
され、該ＩＣ回路部３を介してコントローラ部４に入力
される。コントローラ部４は、情報処理機器３０から指
定された主データを上記主メモリ８から上記バッファメ
モリ回路部５へ蓄積させた後、該主データに対応するＥ
ＣＣを上記ＥＣＣ用メモリ９から上記バッファメモリ回
路部５へ蓄積させる。更に、コントローラ部４は、バッ
ファメモリ回路部５に蓄積された主データとＥＣＣか
ら、主データの誤り検出及び誤り訂正を行った後、該主
データをＩＣ回路部３、更にコネクタ２を介して情報処
理機器３０に出力する。
を外部の情報処理機器３０に出力するときは、外部の情
報処理機器３０からアドレスデータ、ライトイネーブル
信号等が、上記コネクタ２を介してＩＣ回路部３に入力
され、該ＩＣ回路部３を介してコントローラ部４に入力
される。コントローラ部４は、情報処理機器３０から指
定された主データを上記主メモリ８から上記バッファメ
モリ回路部５へ蓄積させた後、該主データに対応するＥ
ＣＣを上記ＥＣＣ用メモリ９から上記バッファメモリ回
路部５へ蓄積させる。更に、コントローラ部４は、バッ
ファメモリ回路部５に蓄積された主データとＥＣＣか
ら、主データの誤り検出及び誤り訂正を行った後、該主
データをＩＣ回路部３、更にコネクタ２を介して情報処
理機器３０に出力する。
【００１６】ここで、上記コントローラ部４は、外部の
情報処理機器３０との間で入出力される信号を常時監視
し、上記メモリ部６に対するデータアクセスの頻度が所
定値以下となり、データアクセスが休止状態であると判
断すると、上記電源制御部７に該休止状態を検出したこ
とを示す検出信号を出力する。このように、上記コント
ローラ部４は、ＰＣＭＣＩＡの規格に準拠すると共に、
ＡＴＡ規格に準拠したフラッシュメモリを使用したメモ
リカードにおける、コントローラ部のファームウェアを
一部変更して、ＳＲＡＭを使用したＩＣメモリをアクセ
スできるようにしたものである。
情報処理機器３０との間で入出力される信号を常時監視
し、上記メモリ部６に対するデータアクセスの頻度が所
定値以下となり、データアクセスが休止状態であると判
断すると、上記電源制御部７に該休止状態を検出したこ
とを示す検出信号を出力する。このように、上記コント
ローラ部４は、ＰＣＭＣＩＡの規格に準拠すると共に、
ＡＴＡ規格に準拠したフラッシュメモリを使用したメモ
リカードにおける、コントローラ部のファームウェアを
一部変更して、ＳＲＡＭを使用したＩＣメモリをアクセ
スできるようにしたものである。
【００１７】上記電源制御部７には、外部の情報処理機
器３０から、メモリ部６のＳＲＡＭがデータの書き込み
及び読み出しが可能となる能動状態時に必要な直流電圧
値Ｖａの電源が供給されており、上記電源制御部７は、
上記検出信号が入力されると、外部の情報処理機器３０
から供給された電源の電圧値Ｖａを、該Ｖａよりも低い
電圧値であり、上記メモリ部６が記憶したデータを保持
するために最低限必要な直流電源電圧値であるＶｂに変
換し、該Ｖｂを上記メモリ部６の電源として出力する。
器３０から、メモリ部６のＳＲＡＭがデータの書き込み
及び読み出しが可能となる能動状態時に必要な直流電圧
値Ｖａの電源が供給されており、上記電源制御部７は、
上記検出信号が入力されると、外部の情報処理機器３０
から供給された電源の電圧値Ｖａを、該Ｖａよりも低い
電圧値であり、上記メモリ部６が記憶したデータを保持
するために最低限必要な直流電源電圧値であるＶｂに変
換し、該Ｖｂを上記メモリ部６の電源として出力する。
【００１８】また、上記コントローラ部４は、上記メモ
リ部６に対するデータアクセスの頻度が上記所定値を超
えると、上記電源制御部７に対してデータアクセスが休
止状態であることを示した上記検出信号の出力を停止
し、上記電源制御部７は、外部の情報処理機器３０から
供給される電源の電圧値Ｖａを、上記メモリ部６の電源
として出力する。例えばＳＲＡＭを用いたＩＣメモリに
おいては、上記ＶａをＤＣ５Ｖ（ＴＹＰ値）とすると、
上記Ｖｂは約ＤＣ３Ｖとなる。なお、コントロール部４
は上記検出部をなし、電源制御部７は上記電源電圧変換
部をなし、主メモリ８が上記主メモリ部をなし、ＥＣＣ
用メモリ９が上記ＥＣＣ用メモリ部をなす。
リ部６に対するデータアクセスの頻度が上記所定値を超
えると、上記電源制御部７に対してデータアクセスが休
止状態であることを示した上記検出信号の出力を停止
し、上記電源制御部７は、外部の情報処理機器３０から
供給される電源の電圧値Ｖａを、上記メモリ部６の電源
として出力する。例えばＳＲＡＭを用いたＩＣメモリに
おいては、上記ＶａをＤＣ５Ｖ（ＴＹＰ値）とすると、
上記Ｖｂは約ＤＣ３Ｖとなる。なお、コントロール部４
は上記検出部をなし、電源制御部７は上記電源電圧変換
部をなし、主メモリ８が上記主メモリ部をなし、ＥＣＣ
用メモリ９が上記ＥＣＣ用メモリ部をなす。
【００１９】次に、図２は、上記電源制御部７の構成例
を示した概略のブロック図である。図２において、電源
制御部７は、制御回路１５、ＤＣ−ＤＣコンバータ１６
及び２つのＮＭＯＳ形ＦＥＴ１７，１８で構成されてい
る。上記制御回路１５の入力が制御信号入力端子Ｃinを
なして上記コントロール部４に接続され、制御回路１５
の非反転出力Ｑが上記ＮＭＯＳ形ＦＥＴ１７のゲートに
接続され、制御回路１５の反転出力／Ｑが上記ＮＭＯＳ
形ＦＥＴ１８のゲートに接続される。また、上記ＮＭＯ
Ｓ形ＦＥＴ１７及び１８の各ドレインが接続されて電源
入力端子Ｖinをなし、上記ＮＭＯＳ形ＦＥＴ１７のソー
スはＤＣ−ＤＣコンバータ１６の入力に接続される。上
記ＮＭＯＳ形ＦＥＴ１８のソースとＤＣ−ＤＣコンバー
タ１６の出力が接続されて電源制御部７の電源出力端子
Ｖoutをなす。
を示した概略のブロック図である。図２において、電源
制御部７は、制御回路１５、ＤＣ−ＤＣコンバータ１６
及び２つのＮＭＯＳ形ＦＥＴ１７，１８で構成されてい
る。上記制御回路１５の入力が制御信号入力端子Ｃinを
なして上記コントロール部４に接続され、制御回路１５
の非反転出力Ｑが上記ＮＭＯＳ形ＦＥＴ１７のゲートに
接続され、制御回路１５の反転出力／Ｑが上記ＮＭＯＳ
形ＦＥＴ１８のゲートに接続される。また、上記ＮＭＯ
Ｓ形ＦＥＴ１７及び１８の各ドレインが接続されて電源
入力端子Ｖinをなし、上記ＮＭＯＳ形ＦＥＴ１７のソー
スはＤＣ−ＤＣコンバータ１６の入力に接続される。上
記ＮＭＯＳ形ＦＥＴ１８のソースとＤＣ−ＤＣコンバー
タ１６の出力が接続されて電源制御部７の電源出力端子
Ｖoutをなす。
【００２０】上記電源入力端子Ｖinには、外部の情報処
理機器３０から電圧値Ｖａの電源電圧が入力され、上記
制御信号入力端子Ｃinは、上記コントロール部４に接続
されて上記検出信号が入力される。上記電源出力端子Ｖ
outは上記メモリ部６に接続され、該メモリ部６に電源
を供給する。上記ＤＣ−ＤＣコンバータ１６は、電圧値
Ｖａが入力されると該電圧値Ｖａを上記電圧値Ｖｂに変
換して出力するものである。
理機器３０から電圧値Ｖａの電源電圧が入力され、上記
制御信号入力端子Ｃinは、上記コントロール部４に接続
されて上記検出信号が入力される。上記電源出力端子Ｖ
outは上記メモリ部６に接続され、該メモリ部６に電源
を供給する。上記ＤＣ−ＤＣコンバータ１６は、電圧値
Ｖａが入力されると該電圧値Ｖａを上記電圧値Ｖｂに変
換して出力するものである。
【００２１】このような構成において、コントロール部
４から上記制御信号入力端子Ｃinに、メモリ部６に対す
るデータアクセスの頻度が所定値以下となったことを検
出した検出信号が入力されていると、制御回路１５は、
非反転出力Ｑから「Ｈ」の信号を出力して上記ＮＭＯＳ
形ＦＥＴ１７をオンさせると同時に、反転出力／Ｑから
「Ｌ」の信号を出力して上記ＮＭＯＳ形ＦＥＴ１８をオ
フさせる。このことから、上記ＤＣ−ＤＣコンバータ１
６の入力にはＮＭＯＳ形ＦＥＴ１７を介して電源入力端
子Ｖinから電圧値Ｖａが入力され、ＤＣ−ＤＣコンバー
タ１６で電圧値Ｖｂに変換されて出力され、該電圧値Ｖ
ｂは電源出力端子Ｖoutから上記メモリ部６に出力され
る。
４から上記制御信号入力端子Ｃinに、メモリ部６に対す
るデータアクセスの頻度が所定値以下となったことを検
出した検出信号が入力されていると、制御回路１５は、
非反転出力Ｑから「Ｈ」の信号を出力して上記ＮＭＯＳ
形ＦＥＴ１７をオンさせると同時に、反転出力／Ｑから
「Ｌ」の信号を出力して上記ＮＭＯＳ形ＦＥＴ１８をオ
フさせる。このことから、上記ＤＣ−ＤＣコンバータ１
６の入力にはＮＭＯＳ形ＦＥＴ１７を介して電源入力端
子Ｖinから電圧値Ｖａが入力され、ＤＣ−ＤＣコンバー
タ１６で電圧値Ｖｂに変換されて出力され、該電圧値Ｖ
ｂは電源出力端子Ｖoutから上記メモリ部６に出力され
る。
【００２２】また、コントロール部４から上記制御信号
入力端子Ｃinに、メモリ部６に対するデータアクセスの
頻度が所定値以下となったことを検出した検出信号が入
力されなくなると、制御回路１５は、非反転出力Ｑから
「Ｌ」の信号を出力して上記ＮＭＯＳ形ＦＥＴ１７をオ
フさせると同時に、反転出力／Ｑから「Ｈ」の信号を出
力して上記ＮＭＯＳ形ＦＥＴ１８をオンさせる。このこ
とから、ＮＭＯＳ形ＦＥＴ１８を介して電源出力端子Ｖ
outから電圧値Ｖａが上記メモリ部６に出力される。な
お、上記ＮＭＯＳ形ＦＥＴ１７及び１８は同時にオン又
は同時にオフすることはない。
入力端子Ｃinに、メモリ部６に対するデータアクセスの
頻度が所定値以下となったことを検出した検出信号が入
力されなくなると、制御回路１５は、非反転出力Ｑから
「Ｌ」の信号を出力して上記ＮＭＯＳ形ＦＥＴ１７をオ
フさせると同時に、反転出力／Ｑから「Ｈ」の信号を出
力して上記ＮＭＯＳ形ＦＥＴ１８をオンさせる。このこ
とから、ＮＭＯＳ形ＦＥＴ１８を介して電源出力端子Ｖ
outから電圧値Ｖａが上記メモリ部６に出力される。な
お、上記ＮＭＯＳ形ＦＥＴ１７及び１８は同時にオン又
は同時にオフすることはない。
【００２３】図３は、上記コントロール部４から上記電
源制御部７に出力される検出信号が２値の信号である場
合における、上記制御回路１５の例を示した回路図であ
る。図３において、上記制御回路１５は、１つのバッフ
ァ回路２１と１つのインバータ回路２２で構成されてい
る。ここで、上記コントロール部４がメモリ部６に対す
るデータアクセスの頻度が所定値以下であることを検出
している間は「Ｈ」の検出信号を出力し、それ以外は上
記制御信号入力端子Ｃinは「Ｌ」になるとすると、上記
バッファ回路２１の出力が上記非反転出力Ｑをなして上
記ＮＭＯＳ形ＦＥＴ１７のゲートに接続され、上記イン
バータ回路２２の出力が上記反転出力／Ｑをなして上記
ＮＭＯＳ形ＦＥＴ１８のゲートに接続される。また、バ
ッファ回路２１及びインバータ回路２２の入力はそれぞ
れ接続されて上記制御信号入力端子Ｃinをなしている。
源制御部７に出力される検出信号が２値の信号である場
合における、上記制御回路１５の例を示した回路図であ
る。図３において、上記制御回路１５は、１つのバッフ
ァ回路２１と１つのインバータ回路２２で構成されてい
る。ここで、上記コントロール部４がメモリ部６に対す
るデータアクセスの頻度が所定値以下であることを検出
している間は「Ｈ」の検出信号を出力し、それ以外は上
記制御信号入力端子Ｃinは「Ｌ」になるとすると、上記
バッファ回路２１の出力が上記非反転出力Ｑをなして上
記ＮＭＯＳ形ＦＥＴ１７のゲートに接続され、上記イン
バータ回路２２の出力が上記反転出力／Ｑをなして上記
ＮＭＯＳ形ＦＥＴ１８のゲートに接続される。また、バ
ッファ回路２１及びインバータ回路２２の入力はそれぞ
れ接続されて上記制御信号入力端子Ｃinをなしている。
【００２４】なお、上記実施の形態１においては、上記
メモリ部６は、主メモリ８とＥＣＣ用メモリ９とから構
成され、主メモリ８に主データを記憶し、ＥＣＣ用メモ
リ９にＥＣＣを記憶するようにしたが、メモリ部６を主
メモリ８とＥＣＣ用メモリ９とに分けることなく、メモ
リ部６を構成するＳＲＡＭのＩＣメモリに、主データを
記憶した後に該主データに対応するＥＣＣを記憶してい
くようにしてもよい。
メモリ部６は、主メモリ８とＥＣＣ用メモリ９とから構
成され、主メモリ８に主データを記憶し、ＥＣＣ用メモ
リ９にＥＣＣを記憶するようにしたが、メモリ部６を主
メモリ８とＥＣＣ用メモリ９とに分けることなく、メモ
リ部６を構成するＳＲＡＭのＩＣメモリに、主データを
記憶した後に該主データに対応するＥＣＣを記憶してい
くようにしてもよい。
【００２５】上記のように、本発明の実施の形態１にお
けるメモリカードによると、ＰＣＭＣＩＡの規格に準拠
したＳＲＡＭを使用したメモリカード１を、ＡＴＡ規格
に準拠させる構成にしたため、上記外部の情報処理機器
３０からの主データは５１２バイト単位となる。このこ
とから、上記（１）式から、上記主メモリ８のメモリ容
量に対するＥＣＣ用メモリ９に必要なメモリ容量の割合
を大幅に減少させることができる。
けるメモリカードによると、ＰＣＭＣＩＡの規格に準拠
したＳＲＡＭを使用したメモリカード１を、ＡＴＡ規格
に準拠させる構成にしたため、上記外部の情報処理機器
３０からの主データは５１２バイト単位となる。このこ
とから、上記（１）式から、上記主メモリ８のメモリ容
量に対するＥＣＣ用メモリ９に必要なメモリ容量の割合
を大幅に減少させることができる。
【００２６】ここで、上記コントロール部４は、上記メ
モリ部６へのデータアクセスの頻度が所定値以下である
ことを検出した場合、所定の検出信号を上記電源制御部
７に出力する。該所定の検出信号を入力した上記電源制
御部７は、上記情報処理機器３０から供給された、メモ
リ部６を構成する各ＩＣメモリが能動状態時に必要な電
源電圧値Ｖａを、該電圧値Ｖａよりも低い電圧値であ
り、上記メモリ部６を構成する各ＩＣメモリが記憶した
データを保持するために最低限必要である電源電圧値Ｖ
ｂに変換して上記メモリ部６に供給する。更に、上記デ
ータアクセスの頻度が上記所定値を超えて、コントロー
ル部４から上記所定の検出信号が入力されなくなると上
記電源制御部７は、上記情報処理機器３０から供給され
た電源電圧値Ｖａを上記メモリ部６に供給する。
モリ部６へのデータアクセスの頻度が所定値以下である
ことを検出した場合、所定の検出信号を上記電源制御部
７に出力する。該所定の検出信号を入力した上記電源制
御部７は、上記情報処理機器３０から供給された、メモ
リ部６を構成する各ＩＣメモリが能動状態時に必要な電
源電圧値Ｖａを、該電圧値Ｖａよりも低い電圧値であ
り、上記メモリ部６を構成する各ＩＣメモリが記憶した
データを保持するために最低限必要である電源電圧値Ｖ
ｂに変換して上記メモリ部６に供給する。更に、上記デ
ータアクセスの頻度が上記所定値を超えて、コントロー
ル部４から上記所定の検出信号が入力されなくなると上
記電源制御部７は、上記情報処理機器３０から供給され
た電源電圧値Ｖａを上記メモリ部６に供給する。
【００２７】このことにより、情報処理機器３０から電
源が供給されている状態で、上記メモリ部６が、データ
アクセスの頻度が所定値以下となる休止状態にある場
合、上記電源制御部７は、上記メモリ部６へ供給する電
源の電圧を、上記メモリ部６がデータを保持するために
最低限必要な電圧値Ｖｂまで下げるため、メモリ部６で
消費される電流を大幅に減少させることができ、内蔵し
たバッテリで動作する情報処理機器３０に対して、デー
タアクセスを行っていないメモリカード１によるバッテ
リの消費を減少させ、バッテリの寿命を延ばすことがで
きる。
源が供給されている状態で、上記メモリ部６が、データ
アクセスの頻度が所定値以下となる休止状態にある場
合、上記電源制御部７は、上記メモリ部６へ供給する電
源の電圧を、上記メモリ部６がデータを保持するために
最低限必要な電圧値Ｖｂまで下げるため、メモリ部６で
消費される電流を大幅に減少させることができ、内蔵し
たバッテリで動作する情報処理機器３０に対して、デー
タアクセスを行っていないメモリカード１によるバッテ
リの消費を減少させ、バッテリの寿命を延ばすことがで
きる。
【００２８】
【発明の効果】上記の説明から明らかなように、本発明
のメモリカードによれば、ＰＣＭＣＩＡの規格に準拠し
たＳＲＡＭを使用したメモリカードを、ＡＴＡ規格に準
拠させる構成にしたため、上記外部の情報処理機器から
の主データが５１２バイト単位となる。このことから、
上記（１）式における主データのビット数ｍは（５１２
×８）ビットとなり、上記（１）式より、このときのＥ
ＣＣのビット数ｋは１４ビットとなり、主メモリ部及び
ＥＣＣ用メモリ部を構成するＩＣメモリが×８ビット構
成である場合、主メモリ部の５１２バイトに対してＥＣ
Ｃ用メモリ部は２バイトのメモリ容量を必要とする割合
となり、上記主メモリ部の記憶容量に対して必要なＥＣ
Ｃ用メモリ部の記憶容量は約０.４％となり、従来の１
００％に対して大幅に減少させることができる。
のメモリカードによれば、ＰＣＭＣＩＡの規格に準拠し
たＳＲＡＭを使用したメモリカードを、ＡＴＡ規格に準
拠させる構成にしたため、上記外部の情報処理機器から
の主データが５１２バイト単位となる。このことから、
上記（１）式における主データのビット数ｍは（５１２
×８）ビットとなり、上記（１）式より、このときのＥ
ＣＣのビット数ｋは１４ビットとなり、主メモリ部及び
ＥＣＣ用メモリ部を構成するＩＣメモリが×８ビット構
成である場合、主メモリ部の５１２バイトに対してＥＣ
Ｃ用メモリ部は２バイトのメモリ容量を必要とする割合
となり、上記主メモリ部の記憶容量に対して必要なＥＣ
Ｃ用メモリ部の記憶容量は約０.４％となり、従来の１
００％に対して大幅に減少させることができる。
【００２９】また、上記メモリ部は、上記電源電圧変換
部を介して外部の情報処理機器から電源が供給されてお
り、情報処理機器から供給される電源の電圧は、メモリ
部のＳＲＡＭがデータの書き込み及び読み出しが可能と
なる能動状態時に必要な電源電圧値Ｖａである。ここ
で、上記検出部は、上記メモリ部へのデータアクセスの
頻度が所定値以下であることを検出した場合、所定の検
出信号を上記電源電圧変換部に出力し、該所定の検出信
号を入力した上記電源電圧変換部は、上記情報処理機器
から供給された電源電圧値Ｖａを、該電圧値Ｖａよりも
低い電圧値であり、上記メモリ部のＳＲＡＭが記憶した
データを保持するために最低限必要である電源電圧値Ｖ
ｂに変換して上記メモリ部に供給する。更に、上記デー
タアクセスの頻度が上記所定値を超えて、検出部から上
記所定の検出信号が入力されなくなると上記電源電圧変
換部は、上記情報処理機器から供給された電源電圧値Ｖ
ａを上記メモリ部に供給する。
部を介して外部の情報処理機器から電源が供給されてお
り、情報処理機器から供給される電源の電圧は、メモリ
部のＳＲＡＭがデータの書き込み及び読み出しが可能と
なる能動状態時に必要な電源電圧値Ｖａである。ここ
で、上記検出部は、上記メモリ部へのデータアクセスの
頻度が所定値以下であることを検出した場合、所定の検
出信号を上記電源電圧変換部に出力し、該所定の検出信
号を入力した上記電源電圧変換部は、上記情報処理機器
から供給された電源電圧値Ｖａを、該電圧値Ｖａよりも
低い電圧値であり、上記メモリ部のＳＲＡＭが記憶した
データを保持するために最低限必要である電源電圧値Ｖ
ｂに変換して上記メモリ部に供給する。更に、上記デー
タアクセスの頻度が上記所定値を超えて、検出部から上
記所定の検出信号が入力されなくなると上記電源電圧変
換部は、上記情報処理機器から供給された電源電圧値Ｖ
ａを上記メモリ部に供給する。
【００３０】このことにより、情報処理機器から電源が
供給されている状態で、上記メモリ部が、データアクセ
スの頻度が所定値以下となる休止状態にある場合、上記
電源電圧変換部は、上記メモリ部へ供給する電源の電圧
を、上記メモリ部がデータを保持するために最低限必要
な電圧値Ｖｂまで下げるため、メモリ部で消費される電
流を大幅に減少させることができ、内蔵したバッテリで
動作する情報処理機器に対して、データアクセスを行っ
ていないメモリカードによるバッテリの消費を減少さ
せ、バッテリの寿命を延ばすことができる。
供給されている状態で、上記メモリ部が、データアクセ
スの頻度が所定値以下となる休止状態にある場合、上記
電源電圧変換部は、上記メモリ部へ供給する電源の電圧
を、上記メモリ部がデータを保持するために最低限必要
な電圧値Ｖｂまで下げるため、メモリ部で消費される電
流を大幅に減少させることができ、内蔵したバッテリで
動作する情報処理機器に対して、データアクセスを行っ
ていないメモリカードによるバッテリの消費を減少さ
せ、バッテリの寿命を延ばすことができる。
【図１】 本発明の実施の形態１におけるメモリカード
を示した概略のブロック図である。
を示した概略のブロック図である。
【図２】 図１で示した電源制御部７の構成例を示す概
略のブロック図である。
略のブロック図である。
【図３】 図２で示した制御回路１５の例を示す回路図
である。
である。
【図４】 ＳＲＡＭを使用した従来のメモリカードの例
を示した概略のブロック図である。
を示した概略のブロック図である。
１ メモリカード、 ２ コネクタ、 ３ ＩＣ回路
部、 ４ コントロール部、 ５ バッファメモリ回路
部、 ６ メモリ部、 ７ 電源制御部、 ８主メモ
リ、 ９ ＥＣＣ用メモリ
部、 ４ コントロール部、 ５ バッファメモリ回路
部、 ６ メモリ部、 ７ 電源制御部、 ８主メモ
リ、 ９ ＥＣＣ用メモリ
Claims (4)
- 【請求項１】 ＰＣＭＣＩＡの規格に準拠するＰＣカー
ドであると共に、ＥＣＣを使用して信頼性を向上させ
た、ＡＴＡ規格に準拠するメモリカードにおいて、 ＳＲＡＭを使用したメモリ部と、 該メモリ部に対するデータアクセスの頻度を検出すると
共に、該検出した頻度が所定値以下であるときに所定の
検出信号を出力する検出部と、 該検出部から上記所定の検出信号が出力されると、外部
の情報処理機器から供給される電源電圧値を変換して上
記メモリ部へ電源として供給する電源電圧変換部とを備
え、 上記電源電圧変換部は、上記検出部から上記所定の検出
信号が出力されると、上記メモリ部へ供給する電源電圧
値を低下させることを特徴とするメモリカード。 - 【請求項２】 請求項１に記載のメモリカードにして、
上記メモリ部は、主データを記憶するための主メモリ部
と、該主データに付加されたＥＣＣを記憶するためのＥ
ＣＣ用メモリ部とからなることを特徴とするメモリカー
ド。 - 【請求項３】 請求項１及び請求項２のいずれかに記載
のメモリカードにして、上記電源電圧変換部は、上記検
出部から上記所定の検出信号が出力されると、メモリ部
に供給する電源電圧値を、上記外部の情報処理機器から
供給される電源電圧値であり、上記メモリ部のＳＲＡＭ
がデータの書き込み及び読み出しが可能となる能動状態
時に必要な電源電圧値Ｖａから、上記メモリ部のＳＲＡ
Ｍが記憶したデータを保持するために最低限必要な電源
電圧値Ｖｂに低下させることを特徴とするメモリカー
ド。 - 【請求項４】 請求項３に記載のメモリカードにして、
上記電源電圧変換部は、上記検出部から上記所定の検出
信号が出力されないときには、外部の情報処理機器から
供給される電源電圧値Ｖａを上記メモリ部の電源として
供給することを特徴とするメモリカード。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8051526A JPH09245472A (ja) | 1996-03-08 | 1996-03-08 | メモリカード |
| US08/713,645 US5745773A (en) | 1996-03-08 | 1996-09-13 | Memory cards with SRAM usable for a PC card in conformity with PCMCIA standard |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8051526A JPH09245472A (ja) | 1996-03-08 | 1996-03-08 | メモリカード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09245472A true JPH09245472A (ja) | 1997-09-19 |
Family
ID=12889465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8051526A Pending JPH09245472A (ja) | 1996-03-08 | 1996-03-08 | メモリカード |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5745773A (ja) |
| JP (1) | JPH09245472A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012080375A (ja) * | 2010-10-01 | 2012-04-19 | Fujitsu Ltd | Ｓｉｍカードのサスペンド制御装置、サスペンド制御方法および情報処理装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5923682A (en) * | 1997-01-29 | 1999-07-13 | Micron Technology, Inc. | Error correction chip for memory applications |
| US6928559B1 (en) * | 1997-06-27 | 2005-08-09 | Broadcom Corporation | Battery powered device with dynamic power and performance management |
| US6370614B1 (en) | 1999-01-26 | 2002-04-09 | Motive Power, Inc. | I/O cache with user configurable preload |
| US6463509B1 (en) | 1999-01-26 | 2002-10-08 | Motive Power, Inc. | Preloading data in a cache memory according to user-specified preload criteria |
| US7013406B2 (en) * | 2002-10-14 | 2006-03-14 | Intel Corporation | Method and apparatus to dynamically change an operating frequency and operating voltage of an electronic device |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03204745A (ja) * | 1990-01-08 | 1991-09-06 | Nec Corp | メモリカード装置 |
| US5134616A (en) * | 1990-02-13 | 1992-07-28 | International Business Machines Corporation | Dynamic ram with on-chip ecc and optimized bit and word redundancy |
| JP3178912B2 (ja) * | 1992-10-14 | 2001-06-25 | 株式会社東芝 | 半導体メモリチップ |
| JPH0721791A (ja) * | 1993-03-16 | 1995-01-24 | Toshiba Corp | 半導体メモリ及びメモリカード及びｅｅｐｒｏｍの電源駆動方式 |
| US5546590A (en) * | 1994-09-19 | 1996-08-13 | Intel Corporation | Power down state machine for PCMCIA PC card applications |
| US5606704A (en) * | 1994-10-26 | 1997-02-25 | Intel Corporation | Active power down for PC card I/O applications |
| US5590342A (en) * | 1994-11-29 | 1996-12-31 | Intel Corporation | Method and apparatus for reducing power consumption in a computer system using virtual device drivers |
-
1996
- 1996-03-08 JP JP8051526A patent/JPH09245472A/ja active Pending
- 1996-09-13 US US08/713,645 patent/US5745773A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012080375A (ja) * | 2010-10-01 | 2012-04-19 | Fujitsu Ltd | Ｓｉｍカードのサスペンド制御装置、サスペンド制御方法および情報処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5745773A (en) | 1998-04-28 |
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