JPS6013400A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6013400A JPS6013400A JP58118344A JP11834483A JPS6013400A JP S6013400 A JPS6013400 A JP S6013400A JP 58118344 A JP58118344 A JP 58118344A JP 11834483 A JP11834483 A JP 11834483A JP S6013400 A JPS6013400 A JP S6013400A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- fuse means
- signal
- fuse
- output signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/44—Indication or identification of errors, e.g. for repair
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体記憶装置に関するもので、例えば５
ＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ
）回路を内蔵した半導体記憶装置に有効な技術に関す
るものである。
ＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ
）回路を内蔵した半導体記憶装置に有効な技術に関す
るものである。
本願出願人においては、先に誤り訂正コード（ＥＣＣ）
回路を内蔵した半導体記憶装置を開発した。このＥＣＣ
回路を内蔵することによって、記憶情報に誤りがあって
もそれを訂正するとこができるので、極めて高信頼性の
半導体記憶装置を得ることができる。しかし、その読み
出しり１作において、上記ＥＣＣ回路の動作分だけ読み
出しに要する時間が長くなってしまう。
回路を内蔵した半導体記憶装置を開発した。このＥＣＣ
回路を内蔵することによって、記憶情報に誤りがあって
もそれを訂正するとこができるので、極めて高信頼性の
半導体記憶装置を得ることができる。しかし、その読み
出しり１作において、上記ＥＣＣ回路の動作分だけ読み
出しに要する時間が長くなってしまう。
本願発明者は、上記ＥＣＣ回路がメモリアレイ内に不良
ビットがある場合にしかその意参を有さないことに着目
して、その高速化及び低消費電力化を図ることを考えた
。
ビットがある場合にしかその意参を有さないことに着目
して、その高速化及び低消費電力化を図ることを考えた
。
この発明の目的は、欠陥ビットの有無と用途に応じて合
理的な動作を行うことのできる半導体記憶装置を提供す
ることにある。
理的な動作を行うことのできる半導体記憶装置を提供す
ることにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、ＥＣＣ回路を内蔵した半導体記憶装置に、Ｅ
ＣＣ回路を通した信号と、メモリアレイからの信号とを
選択的に出力させるゲート回路と、このゲート回路を切
り換えるヒユーズ手段とを設けることによって、必要に
応じて上記ＥＣＣ回路を使用するようにするものである
。
ＣＣ回路を通した信号と、メモリアレイからの信号とを
選択的に出力させるゲート回路と、このゲート回路を切
り換えるヒユーズ手段とを設けることによって、必要に
応じて上記ＥＣＣ回路を使用するようにするものである
。
〔実施例〕
第１図は、この発明をマスク型ＲＯＭ （リード・オン
リー・メモリ）に適用した場合の一実施例のブロック図
が示されている。
リー・メモリ）に適用した場合の一実施例のブロック図
が示されている。
同図では、特に制限されないが、約１Ｍビットのメモリ
セルをそれぞれ５１２列（ロウ）×６０８行（カラム）
＝３１１２９６ビツトの記憶容量を持つ４つのメモリア
レイ （Ｍ−ＡＲＹＩないしＭ−ＡＲＹ４）に分けて配
置したマスク型ＲＯＭの回路構成図を示している。この
図における主要なブロックは、実際の幾何学的な配置に
合わせて描かれている。また、各ブロックは、それぞれ
公知の半導体集積回路の製造技術によって半導体基板上
に形成されたＭＯＳＦＥＴ （絶縁ゲート形電界効果ト
ランジスタ）により構成される。以下の説明を簡単にす
るため、特に指定しないかぎり、ＭＯＳＦＥＴは、エン
ハンスメント型のＭＯＳＦＥＴである。
セルをそれぞれ５１２列（ロウ）×６０８行（カラム）
＝３１１２９６ビツトの記憶容量を持つ４つのメモリア
レイ （Ｍ−ＡＲＹＩないしＭ−ＡＲＹ４）に分けて配
置したマスク型ＲＯＭの回路構成図を示している。この
図における主要なブロックは、実際の幾何学的な配置に
合わせて描かれている。また、各ブロックは、それぞれ
公知の半導体集積回路の製造技術によって半導体基板上
に形成されたＭＯＳＦＥＴ （絶縁ゲート形電界効果ト
ランジスタ）により構成される。以下の説明を簡単にす
るため、特に指定しないかぎり、ＭＯＳＦＥＴは、エン
ハンスメント型のＭＯＳＦＥＴである。
各メモリアレイＭ−ＡＲＹＩないしＭ−ＡＲＹ４０ロウ
系アドレス選択線（ワード線）には、ロウアドレス信号
ＡＯないしＡ９に基づいて得られる１０２４通りのアド
レスデコーダ出力信号が、各アドレスデコーダ（兼ワー
ド線ドライバー）Ｘ−ＤＣＲＩ、Ｘ−ＤＣＲ２により供
給される。
系アドレス選択線（ワード線）には、ロウアドレス信号
ＡＯないしＡ９に基づいて得られる１０２４通りのアド
レスデコーダ出力信号が、各アドレスデコーダ（兼ワー
ド線ドライバー）Ｘ−ＤＣＲＩ、Ｘ−ＤＣＲ２により供
給される。
このうち、アドレスデコーダＸ−ＤＣＲＩで形成された
５１２通りのアドレスデコーダ出力信号は、左側のメモ
リアレイＭ−ＡＲＹ１．Ｍ−ＡＲＹ２に共通に供給され
る。一方、アドレスデコーダＸ−ＤＣＲ２で形成された
５１２通りのアドレスデコーダ出力信号は、右側のメモ
リアレイＭ−ＡＲＹ３．Ｍ−ＡＲＹ４に共通に供給され
る。
５１２通りのアドレスデコーダ出力信号は、左側のメモ
リアレイＭ−ＡＲＹ１．Ｍ−ＡＲＹ２に共通に供給され
る。一方、アドレスデコーダＸ−ＤＣＲ２で形成された
５１２通りのアドレスデコーダ出力信号は、右側のメモ
リアレイＭ−ＡＲＹ３．Ｍ−ＡＲＹ４に共通に供給され
る。
アドレスデコーダＹ−ＤＣＲＩは、カラムアドレス信号
ＡＩＯないしＡ１４を受けて３２通りのアドレスデコー
ダ出力信号を形成する。上述のように各メモリアレイＭ
−ＡＲＹＩないしＭ−ＡＲＹ４は、それぞれ６０８行あ
ることより、１つのアドレスデコーダ出力信号によって
、同時に１９の行が選択されるようにカラムスイッチと
してのマルチプレクサＭＰＸＩが構成されている。
ＡＩＯないしＡ１４を受けて３２通りのアドレスデコー
ダ出力信号を形成する。上述のように各メモリアレイＭ
−ＡＲＹＩないしＭ−ＡＲＹ４は、それぞれ６０８行あ
ることより、１つのアドレスデコーダ出力信号によって
、同時に１９の行が選択されるようにカラムスイッチと
してのマルチプレクサＭＰＸＩが構成されている。
したがって、１つのＸアドレスデコーダ出力信号と１つ
のＹアドレスデコーダ出力信号とにより３８個のメモリ
セルが選択される。
のＹアドレスデコーダ出力信号とにより３８個のメモリ
セルが選択される。
この実施例では、上記選択されたメモリセルの情報を読
み出すセンスアンプＳＡは、差動回路により構成され、
左側のメモリアレイＭ−ＡＲＹＩ。
み出すセンスアンプＳＡは、差動回路により構成され、
左側のメモリアレイＭ−ＡＲＹＩ。
Ｍ−ＡＲＹ２のメモリセルを選択したときには、その基
準電圧を形成する右側に設けられたダミーセルマトリッ
クスを選択する。一方、右側のメモリアレイＭ−ＡＲＹ
３．Ｍ−ＡＲＹ４のメモリセルを選択したときには、左
側に設けられた上記同様なダミーセルマトリックスを選
択するようにしている。
準電圧を形成する右側に設けられたダミーセルマトリッ
クスを選択する。一方、右側のメモリアレイＭ−ＡＲＹ
３．Ｍ−ＡＲＹ４のメモリセルを選択したときには、左
側に設けられた上記同様なダミーセルマトリックスを選
択するようにしている。
したがって、アドレスデコーダＹ−ＤＣＲＩの出力信号
は、対応する左右の行選択を同時に行うとともに、Ｘア
ドレス信号の最上位ビット信号Ａ９によって左右いずれ
かのダミーセルマトリックスが択一的に選択される。
は、対応する左右の行選択を同時に行うとともに、Ｘア
ドレス信号の最上位ビット信号Ａ９によって左右いずれ
かのダミーセルマトリックスが択一的に選択される。
上記１つのＸアドレスデコーダ出力信号とＹアドレスデ
コーダ出力信号とにより指定された３８個のメモリセル
からの読み出し情報は、センスアンプＳＡを通して同時
にＥＣＣ回路に供給され、誤り訂正が行われる。これら
の読み出し情報のうち、３２ビツトが情報信号とされ、
残り６ビツトが冗長（パリティ）信号とされる。
コーダ出力信号とにより指定された３８個のメモリセル
からの読み出し情報は、センスアンプＳＡを通して同時
にＥＣＣ回路に供給され、誤り訂正が行われる。これら
の読み出し情報のうち、３２ビツトが情報信号とされ、
残り６ビツトが冗長（パリティ）信号とされる。
上記のＲＯＭは、特に制限されないが、１文字が３２ド
ツト×３２ドツトで構成される漢字パターン発生回路を
構成する。したがって、上記ＲＯＭには、１０２４文字
を記憶させることができる。
ツト×３２ドツトで構成される漢字パターン発生回路を
構成する。したがって、上記ＲＯＭには、１０２４文字
を記憶させることができる。
上記ＥＣＣ回路によって誤り訂正された３２ビツトの情
報信号（出力データ）は、その外部端子数の減らすため
に、マルチプレクサＭＰＸ２によって８ビツトずつ４回
に分けて出力バッファ回路に伝えられる。このような時
分割出力動作のために、アドレス信号Ａ１５．Ａ１６が
用いられる。
報信号（出力データ）は、その外部端子数の減らすため
に、マルチプレクサＭＰＸ２によって８ビツトずつ４回
に分けて出力バッファ回路に伝えられる。このような時
分割出力動作のために、アドレス信号Ａ１５．Ａ１６が
用いられる。
すなわち、上記アドレス信号Ａ１５．Ａ１６を受けるア
ドレスデコーダＹ−ＤＣＲ２によって、マルチプレクサ
ＭＰＸ２を制御することにより上記時分割出°力動作が
行われる。
ドレスデコーダＹ−ＤＣＲ２によって、マルチプレクサ
ＭＰＸ２を制御することにより上記時分割出°力動作が
行われる。
この実施例では、メモリアレイに欠陥ビットが無い場合
には、上記ＥＣＣ回路による誤り訂正を行う必要がない
ことより、上記センスアンプＳＡの出力信号を直接マル
チプレクサＭＰＸ２に伝える切り換えゲート回路Ｇが設
けられる。すなわち、センスアンプＳＡの出力信号は、
このゲート回路Ｇによって選択的に上記ＥＣＣ回路又は
マルチプレクサＭＰＸ２に供給される。
には、上記ＥＣＣ回路による誤り訂正を行う必要がない
ことより、上記センスアンプＳＡの出力信号を直接マル
チプレクサＭＰＸ２に伝える切り換えゲート回路Ｇが設
けられる。すなわち、センスアンプＳＡの出力信号は、
このゲート回路Ｇによって選択的に上記ＥＣＣ回路又は
マルチプレクサＭＰＸ２に供給される。
このゲート回１＠Ｇの切り換え制御信号は、特に制限さ
れないが、ヒユーズ手段Ｆの有無によって形成される。
れないが、ヒユーズ手段Ｆの有無によって形成される。
また、上記ゲー・ト回路ＧによってセンスアンプＳＡの
出力信号を直接マルチプレクサＭＰＸ２に供給するとき
には、上記ＥＣＣ回路の動作が不用になるので、上記ヒ
ユーズ手ｐＦ”？！影形成れた信号によってその電源供
給が停止させられる。
出力信号を直接マルチプレクサＭＰＸ２に供給するとき
には、上記ＥＣＣ回路の動作が不用になるので、上記ヒ
ユーズ手ｐＦ”？！影形成れた信号によってその電源供
給が停止させられる。
第２図には、上記切り換えゲート回路Ｇ、ヒユーズ手段
Ｆ及びＥＣＣＩＦＪ！８への電源供給回路の一実施例の
具体的回路図が示されている。
Ｆ及びＥＣＣＩＦＪ！８への電源供給回路の一実施例の
具体的回路図が示されている。
切り換えゲート回路Ｇは、センスアンプＳＡからの出力
信号を受けるアンドゲート回路Ｇ１とＥＣＣ回路の出力
信号とを受けるアンドゲート回路Ｇ２とこれらのゲート
回路Ｇ１．Ｇ２の出力信号を受けるオアゲート回路Ｇ３
とにより１組のゲート回路が構成される。他の信号に対
しても上記類似のゲート回路０４〜Ｇ６の組み合わせに
より構成される。これら２組の切り換えゲート回路が代
表として示され、残り３０ビツトの情報信号に対しても
上記類似の切り換えゲート回路によって構成される。
信号を受けるアンドゲート回路Ｇ１とＥＣＣ回路の出力
信号とを受けるアンドゲート回路Ｇ２とこれらのゲート
回路Ｇ１．Ｇ２の出力信号を受けるオアゲート回路Ｇ３
とにより１組のゲート回路が構成される。他の信号に対
しても上記類似のゲート回路０４〜Ｇ６の組み合わせに
より構成される。これら２組の切り換えゲート回路が代
表として示され、残り３０ビツトの情報信号に対しても
上記類似の切り換えゲート回路によって構成される。
また、電源電圧Ｖｃｃと回路の接地電位点との間には、
ヒユーズ手段Ｆと抵抗Ｒが直列形態に接続される。上記
ヒユーズ手段Ｆの両端には、その溶断を行うためのポン
ディングパッドのようなバッドＰＩ、Ｐ２が設けられる
。上記ヒユーズ手段Ｆと抵抗Ｒとの接続点の電圧は、イ
ンバータＩＶＩに入力される。このインバータＩＶＩの
出力信号は、上記ＥＣＣ回路からの信号を受けるアンド
ゲート回路Ｇ２．Ｇ５の制御信号として用いられる。
ヒユーズ手段Ｆと抵抗Ｒが直列形態に接続される。上記
ヒユーズ手段Ｆの両端には、その溶断を行うためのポン
ディングパッドのようなバッドＰＩ、Ｐ２が設けられる
。上記ヒユーズ手段Ｆと抵抗Ｒとの接続点の電圧は、イ
ンバータＩＶＩに入力される。このインバータＩＶＩの
出力信号は、上記ＥＣＣ回路からの信号を受けるアンド
ゲート回路Ｇ２．Ｇ５の制御信号として用いられる。
また、上記インバータｒＶ１の出力信号を受けるインバ
ータＩＶ２の出力信号は、上記センスアンプ３Ａからの
信号を受けるアンドゲート回路Ｇｌ。
ータＩＶ２の出力信号は、上記センスアンプ３Ａからの
信号を受けるアンドゲート回路Ｇｌ。
Ｇ４の制御信号として用いられる。
特に制限されないが、この実施例では、上記インバータ
ＩＶ２の出力信号は、ＥＣＣ回路の電源供給の制御信号
としても用いられる。すなわち、インバータＩＶ２の出
力信号は、ＥＣＣ回路の電源電圧端子に電源電圧線Ｖｃ
ｃを供給するｐチャンネルＭＯＳ Ｆ ＥＴＱ １のゲ
ートと、上記電源電圧端子に回路の接地電位を供給する
ｎチャンネルＭＯ３ＦＥＴＱ２のゲートとに供給される
。このようなｎチャンネルＭＯ３ＦＥＴＱ２を付加した
のは、インバータＩＶ２の出力信号がハイレベルとなっ
て、ｐチャンネルＭＯ８ＦＥＴＱＩがオフ状態となって
ＥＣＣ回路の動作を停止させるとき、ｎチャンネルＭＯ
３ＦＥＴＱ２がオン状態となってその電源電圧線がフロ
ーティング状態になるのを防止するためのものである。
ＩＶ２の出力信号は、ＥＣＣ回路の電源供給の制御信号
としても用いられる。すなわち、インバータＩＶ２の出
力信号は、ＥＣＣ回路の電源電圧端子に電源電圧線Ｖｃ
ｃを供給するｐチャンネルＭＯＳ Ｆ ＥＴＱ １のゲ
ートと、上記電源電圧端子に回路の接地電位を供給する
ｎチャンネルＭＯ３ＦＥＴＱ２のゲートとに供給される
。このようなｎチャンネルＭＯ３ＦＥＴＱ２を付加した
のは、インバータＩＶ２の出力信号がハイレベルとなっ
て、ｐチャンネルＭＯ８ＦＥＴＱＩがオフ状態となって
ＥＣＣ回路の動作を停止させるとき、ｎチャンネルＭＯ
３ＦＥＴＱ２がオン状態となってその電源電圧線がフロ
ーティング状態になるのを防止するためのものである。
この実施例では、特に制限されないが、上記ヒユーズ手
段Ｆは、アルミニュウム層によって形成される。すなわ
ち、アルミニュウム層で形成されたパッドＰｉ、Ｐ２と
の間をその間を極細い線で接続してヒユーズの役割を果
たさせるものである。
段Ｆは、アルミニュウム層によって形成される。すなわ
ち、アルミニュウム層で形成されたパッドＰｉ、Ｐ２と
の間をその間を極細い線で接続してヒユーズの役割を果
たさせるものである。
この実施例の半導体記憶装置は、それが半導体ウェハ上
に完成されたときのウェハブロービング工程においてそ
の良否を判定試験が行われる。この判定結果が良品であ
って、高速化及び／又は低消費電力化を必要とするもの
では、上記ヒューズ手段Ｆをそのままとして溶断させな
い。これにより、インバータＩＶＩの入力には、ヒユー
ズ手段Ｆを通した電源電圧が供給されるから、その出力
信号がロウレベル（論理“０”）となってゲートＧ２．
Ｇ５のようにＥＣＣ回路の信号を受けるアントゲ−１・
が閉じられる。また、上記インバータＩＶＩのロウレベ
ルを受けるインバータＩＶ２の出力信号がハイレベル（
論理“１”）となって、アンドゲート回路Ｇ１．Ｇ４の
ように上記センスアンプＳＡからの出力信号を直接受け
るアンドゲートを開くので、ＥＣＣ回路を通さないメモ
リアレイの読み出し信号を出力端子から送出することに
よって、その分読み出し動作の高速化を図るものである
。また、上記インバータＩＶ２の出力信号のハイレベル
によって、ｐチャンネルＭＯ３ＦＥＴＱ１がオフ状態と
なり、ｎチャンネルＭＯ３ＦＥＴＱ２がオン状態となっ
てＥＣＣｕ路には、電源電圧Ｖｃｃの供給が禁止され、
その背低消費電力化を図るものである。
に完成されたときのウェハブロービング工程においてそ
の良否を判定試験が行われる。この判定結果が良品であ
って、高速化及び／又は低消費電力化を必要とするもの
では、上記ヒューズ手段Ｆをそのままとして溶断させな
い。これにより、インバータＩＶＩの入力には、ヒユー
ズ手段Ｆを通した電源電圧が供給されるから、その出力
信号がロウレベル（論理“０”）となってゲートＧ２．
Ｇ５のようにＥＣＣ回路の信号を受けるアントゲ−１・
が閉じられる。また、上記インバータＩＶＩのロウレベ
ルを受けるインバータＩＶ２の出力信号がハイレベル（
論理“１”）となって、アンドゲート回路Ｇ１．Ｇ４の
ように上記センスアンプＳＡからの出力信号を直接受け
るアンドゲートを開くので、ＥＣＣ回路を通さないメモ
リアレイの読み出し信号を出力端子から送出することに
よって、その分読み出し動作の高速化を図るものである
。また、上記インバータＩＶ２の出力信号のハイレベル
によって、ｐチャンネルＭＯ３ＦＥＴＱ１がオフ状態と
なり、ｎチャンネルＭＯ３ＦＥＴＱ２がオン状態となっ
てＥＣＣｕ路には、電源電圧Ｖｃｃの供給が禁止され、
その背低消費電力化を図るものである。
また、それ程高速性が要求されなく、かつ高信頼性が要
求されるものでは、上記メモリアレイに欠陥ビットが無
くとも、上記ヒユーズ手段Ｆ＠溶断する。すなわち、上
記ブロービング工程において、針当てにより上記ヒユー
ズ手段Ｆの溶断電流を供給することによって、パッドＰ
Ｌ、Ｐ２間を切断する。これにより、インバータ■■１
の入力には、抵抗Ｒにより形成されたロウレベルが供給
される。したがって、このインバータＩＶＩの出力信号
がハイレベルとなってアンドゲートＧ２゜Ｇ５のように
ＥＣＣ回路の出力信号を受けるアンドゲートが開く。一
方、インバータＩＶ２の出力信号はロウレベルになるの
で、ｐチャンネルＭＯ３ＦＥＴＱＩがオン状態となり、
ｎチャンネルＭＯ３ＦＥＴＱ２がオフ状態になるので、
ＥＣＣ回路には電源電圧Ｖｃｃが供給されので、所定の
誤り訂正動作を行う。また、上記インバータＩＶ２の出
力信号のロウレベルによってゲート回路Ｇｌ。
求されるものでは、上記メモリアレイに欠陥ビットが無
くとも、上記ヒユーズ手段Ｆ＠溶断する。すなわち、上
記ブロービング工程において、針当てにより上記ヒユー
ズ手段Ｆの溶断電流を供給することによって、パッドＰ
Ｌ、Ｐ２間を切断する。これにより、インバータ■■１
の入力には、抵抗Ｒにより形成されたロウレベルが供給
される。したがって、このインバータＩＶＩの出力信号
がハイレベルとなってアンドゲートＧ２゜Ｇ５のように
ＥＣＣ回路の出力信号を受けるアンドゲートが開く。一
方、インバータＩＶ２の出力信号はロウレベルになるの
で、ｐチャンネルＭＯ３ＦＥＴＱＩがオン状態となり、
ｎチャンネルＭＯ３ＦＥＴＱ２がオフ状態になるので、
ＥＣＣ回路には電源電圧Ｖｃｃが供給されので、所定の
誤り訂正動作を行う。また、上記インバータＩＶ２の出
力信号のロウレベルによってゲート回路Ｇｌ。
Ｇ４のようにセンスアンプＳＡの出力信号を受けるアン
ドゲート回路は閉じられる。したがって、この場合には
、ＥＣＣ回路の通した信号が出力端１ 子から送出される。
ドゲート回路は閉じられる。したがって、この場合には
、ＥＣＣ回路の通した信号が出力端１ 子から送出される。
このように、メモリアレイに欠陥ビットがな（とも、Ｅ
ＣＣ回路を通した信号を出力させることよって、メモリ
アレイの読み出し信号にノイズ等がのってセンスアンプ
ＳＡが誤動作してもＥＣＣ回路によって誤り訂正が行わ
れるから高信頼性の読み出し出力を得ることができる。
ＣＣ回路を通した信号を出力させることよって、メモリ
アレイの読み出し信号にノイズ等がのってセンスアンプ
ＳＡが誤動作してもＥＣＣ回路によって誤り訂正が行わ
れるから高信頼性の読み出し出力を得ることができる。
さらに、上記ブロービング工程において、メモリアレイ
に欠陥ビットがある場合には、上記同様にヒユーズ手段
Ｆの溶断が行われる。この場合には、上記同様にＥＣＣ
回路によって誤り訂正された信号が出力されるので、上
記欠陥ビットの救済を行うことができる。
に欠陥ビットがある場合には、上記同様にヒユーズ手段
Ｆの溶断が行われる。この場合には、上記同様にＥＣＣ
回路によって誤り訂正された信号が出力されるので、上
記欠陥ビットの救済を行うことができる。
＋１１メモリアレイ内の欠陥ビットの有無と、その用途
に応じて、良品にあっては高速動作と低消費電力化を優
先させるもの及び高信頼性を優先させるものと、不良品
にあっては欠陥ビットを救済するものとの３通りの動作
モードの選択が可能となる。
に応じて、良品にあっては高速動作と低消費電力化を優
先させるもの及び高信頼性を優先させるものと、不良品
にあっては欠陥ビットを救済するものとの３通りの動作
モードの選択が可能となる。
したがって、その性能と用途に応じた合理的な使２
用形態を採ることができるという効果が得られる。
（２）ヒユーズ手段Ｆとして、アルミニュウム層を利用
することによって、ポリシリコン層で構成されたヒユー
ズ手段を用いる場合のような特別な工程（ＰＳＧ膜の窓
開け）を増加させる必要がないという効果が得られる。
することによって、ポリシリコン層で構成されたヒユー
ズ手段を用いる場合のような特別な工程（ＰＳＧ膜の窓
開け）を増加させる必要がないという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記切り換え
ゲート回路は、マルチプレクサによって構成するもので
あってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記切り換え
ゲート回路は、マルチプレクサによって構成するもので
あってもよい。
また、ヒユーズ手段Ｆは、ポリシリコン層を利用するも
の、又はダイオード或いはＭ ＯＳ Ｆ Ｅ Ｔを破壊
することによっても実現することができる。
の、又はダイオード或いはＭ ＯＳ Ｆ Ｅ Ｔを破壊
することによっても実現することができる。
さらに、メモリアレイの構成及び読み出しピッＩ−数は
、種々の実施形態を採ることができる。
、種々の実施形態を採ることができる。
以上の説明では主として本願発明者によってなされた発
明をその背景となった利用分野であるマスフ型ＲＯＭに
適用した場合について説明したが、これに限定されるも
のではなく、ＥＰＲＯＭのような書き換え可能なプログ
ラマブルＲＯＭ、あるいは、大記憶容量のダイナミック
型ＲＡＭ （ランダム・アクセス・メモリ）にも同様に
適用するうことができる。ダイナミック型ＲＡＭにおい
ては、欠陥ビットの救済方式として予備メモリアレイを
設けて、不良アドレスのアクセスを検出して予備メモリ
アレイに切り換えるものが考えられるが、この場合には
、多数のヒユーズ手段が必要となるが、この実施例のよ
うにＥＣＣ回路を用いる場合には、１つのヒユーズ手段
の溶断の有無によって欠陥ビットの救済を行うことがで
きるという効果が得られる。
明をその背景となった利用分野であるマスフ型ＲＯＭに
適用した場合について説明したが、これに限定されるも
のではなく、ＥＰＲＯＭのような書き換え可能なプログ
ラマブルＲＯＭ、あるいは、大記憶容量のダイナミック
型ＲＡＭ （ランダム・アクセス・メモリ）にも同様に
適用するうことができる。ダイナミック型ＲＡＭにおい
ては、欠陥ビットの救済方式として予備メモリアレイを
設けて、不良アドレスのアクセスを検出して予備メモリ
アレイに切り換えるものが考えられるが、この場合には
、多数のヒユーズ手段が必要となるが、この実施例のよ
うにＥＣＣ回路を用いる場合には、１つのヒユーズ手段
の溶断の有無によって欠陥ビットの救済を行うことがで
きるという効果が得られる。
第１図は、この発明をマスク型ＲＯＭに適用した場合の
一実施例を示すブロック図、 第２図は、その切り換えゲート回路とヒユーズ回路の具
体的一実施例を示す回路図である。 Ｍ−ＡＲＹＩ〜Ｍ−ＡＲＹ４・・メモリアレイ５ Ｘ−ＤＣＲＩ、Ｘ−ＤＣＲ２−・Ｘ７ドｌ／スデコーダ
、、Ｙ−ＤＣＲｌ、Ｙ−ＤＣＲ２・・Ｙ７ドレスデコー
ダ、ＡＤＢ・・アドレスバッファ、ＭＰＸＩ、ＭＰＸ２
・・マルチプレクサ、ｓＡ・・センスアンプ、Ｇ・・切
り換えゲート回路、Ｆ・・ヒユーズ手段、Ｐｌ、Ｐ２・
・パッド Ｇ
一実施例を示すブロック図、 第２図は、その切り換えゲート回路とヒユーズ回路の具
体的一実施例を示す回路図である。 Ｍ−ＡＲＹＩ〜Ｍ−ＡＲＹ４・・メモリアレイ５ Ｘ−ＤＣＲＩ、Ｘ−ＤＣＲ２−・Ｘ７ドｌ／スデコーダ
、、Ｙ−ＤＣＲｌ、Ｙ−ＤＣＲ２・・Ｙ７ドレスデコー
ダ、ＡＤＢ・・アドレスバッファ、ＭＰＸＩ、ＭＰＸ２
・・マルチプレクサ、ｓＡ・・センスアンプ、Ｇ・・切
り換えゲート回路、Ｆ・・ヒユーズ手段、Ｐｌ、Ｐ２・
・パッド Ｇ
Claims (1)
- 【特許請求の範囲】 １、半導体チップにＥＣＣ回路を内蔵した半導体記憶装
置において、上記ＥＣＣ回路を通した信号と、メモリア
レイの信号を選択的に出力させる切り換えゲート回路と
ヒユーズ手段とを設けて、上記ヒユーズ手段の溶断の有
無によって、上記切り換えゲート回路を制御するように
したことを特徴とする半導体記憶装置。 ２、上記ヒユーズ手段の溶断の有無に従ってメモリアレ
イからの信号を出力させるとき、上記ＥＣＣ回路への電
源供給を禁止するものであることを特徴とする特許請求
の範囲第１項記載の半導体記憶装置。 ３、上記ヒユーズ手段は、アルミニュウム層で形成され
、一対のバッド間を接続する細線で構成されるものであ
ることを特徴とする特許請求の範囲第１又は第２項記載
の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58118344A JPS6013400A (ja) | 1983-07-01 | 1983-07-01 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58118344A JPS6013400A (ja) | 1983-07-01 | 1983-07-01 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6013400A true JPS6013400A (ja) | 1985-01-23 |
Family
ID=14734360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58118344A Pending JPS6013400A (ja) | 1983-07-01 | 1983-07-01 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6013400A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04206100A (ja) * | 1990-11-30 | 1992-07-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0689595A (ja) * | 1990-02-13 | 1994-03-29 | Internatl Business Mach Corp <Ibm> | オンチップｅｃｃと最適化したビット及びワードの冗長構成とを備えたダイナミック・ランダム・アクセス・メモリ |
-
1983
- 1983-07-01 JP JP58118344A patent/JPS6013400A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0689595A (ja) * | 1990-02-13 | 1994-03-29 | Internatl Business Mach Corp <Ibm> | オンチップｅｃｃと最適化したビット及びワードの冗長構成とを備えたダイナミック・ランダム・アクセス・メモリ |
| JPH04206100A (ja) * | 1990-11-30 | 1992-07-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
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