JP2539950B2 - オンチップｅｃｃと最適化したビット及びワ―ドの冗長構成とを備えたダイナミック・ランダム・アクセス・メモリ - Google Patents
オンチップｅｃｃと最適化したビット及びワ―ドの冗長構成とを備えたダイナミック・ランダム・アクセス・メモリInfo
- Publication number
- JP2539950B2 JP2539950B2 JP3002316A JP231691A JP2539950B2 JP 2539950 B2 JP2539950 B2 JP 2539950B2 JP 3002316 A JP3002316 A JP 3002316A JP 231691 A JP231691 A JP 231691A JP 2539950 B2 JP2539950 B2 JP 2539950B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- lines
- data line
- bit
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、広くはダイナミック・
ランダム・アクセス・メモリ（ＤＲＡＭ）設計の分野に
関するものであり、より詳しくは、オンチップ誤り訂正
符号（ＥＣＣ）回路とビット線冗長構成とワード線冗長
構成との組合せを最適化することによって種々のタイプ
の誤りを訂正するＤＲＡＭの誤り訂正能力を最適化し
た、ＤＲＡＭのアーキテクチャに関するものである。
ランダム・アクセス・メモリ（ＤＲＡＭ）設計の分野に
関するものであり、より詳しくは、オンチップ誤り訂正
符号（ＥＣＣ）回路とビット線冗長構成とワード線冗長
構成との組合せを最適化することによって種々のタイプ
の誤りを訂正するＤＲＡＭの誤り訂正能力を最適化し
た、ＤＲＡＭのアーキテクチャに関するものである。
【０００２】
【従来の技術】１９７０年代におけるＤＲＡＭの開発の
極めて初期の段階から、設計者達は既に、何らかの種類
のオンチップ誤り回復回路が必要であることを認識して
いた。即ち、メモリ・チップを製作するためには非常に
多くの処理ステップが必要であり、また、トランジスタ
−キャパシタ形の個々のメモリ・セルを非常に多数形成
するため、実際的な観点からすれば、それらメモリ・セ
ルのうちの幾つかが適正に機能しないものとなってしま
うことは避けられないのである。
極めて初期の段階から、設計者達は既に、何らかの種類
のオンチップ誤り回復回路が必要であることを認識して
いた。即ち、メモリ・チップを製作するためには非常に
多くの処理ステップが必要であり、また、トランジスタ
−キャパシタ形の個々のメモリ・セルを非常に多数形成
するため、実際的な観点からすれば、それらメモリ・セ
ルのうちの幾つかが適正に機能しないものとなってしま
うことは避けられないのである。
【０００３】工業的に採用された最も初期の幾つかの誤
り回復技法のうちの１つに、冗長構成という基本的アイ
デアがあった。冗長構成とするには、チップに、メモリ
・セルの１本ないし複数本の予備（スペア）の線（ライ
ン）を付加する。それら予備線は、予備ワード線（即
ち、夫々のメモリ・セルのＦＥＴのゲート電極どうしが
相互接続されているメモリ・セルの列）としても良く、
また、予備ビット線（即ち、選択されたメモリ・セルの
状態を検出するセンスアンプに結合されている１本の共
通線上において、夫々のメモリ・セルのＦＥＴのドレイ
ン電極どうしが相互接続されているメモリ・セルの列）
としても良い。通常は、冗長線の１本毎に、標準的なＮ
ＯＲアドレス・デコーダが１つづつ備えられている。メ
モリ・チップを製造したならば、そのメモリ・チップを
試験して、故障しているメモリ・セルのアドレスを同定
する。この同定したアドレスを、冗長線のアドレス・デ
コーダにプログラムする。このプログラムは複数のフュ
ーズを制御しつつ熔断することによって行ない、それに
よって、ＲＡＭやＥＥＰＲＯＭ等々の状態を設定する。
そのメモリ・チップへ送られてきたアドレスが、その故
障メモリ・セルが存在している線に対応したアドレスで
あったときには、冗長線のアドレス・デコーダが、その
線の代わりにその冗長線を活性化する。このようにし
て、メモリ・チップ内の個々のセルが機能不能なセルで
ある場合には、そのメモリ・セルの代わりに冗長セルを
用いるという置換を行なえるようにしている。冗長構成
に関する最も初期の特許としては、発明の名称を「歩留
りを改善する冗長構成法（Yield Enhancement Redundan
cy Techinque）」とした、１９７３年８月１４日付でス
ミラスら（Sumilas et al ）に対して発行されＩＢＭ社
に譲渡された、米国特許第３７５３２４４号（ワード線
冗長構成）や、発明の名称を「欠陥セルを一時的ないし
永久的に置換するセルを備えたメモリ・システム（Memo
ry System With Temporary or Permanent Substitution
of Cells For Defective Cells ）」とした、１９７３
年８月２８日にアーツビ（Arzubi）に対して発行されＩ
ＢＭ社に譲渡された、米国特許第３７５５７９１号（ビ
ット線冗長構成）がある。
り回復技法のうちの１つに、冗長構成という基本的アイ
デアがあった。冗長構成とするには、チップに、メモリ
・セルの１本ないし複数本の予備（スペア）の線（ライ
ン）を付加する。それら予備線は、予備ワード線（即
ち、夫々のメモリ・セルのＦＥＴのゲート電極どうしが
相互接続されているメモリ・セルの列）としても良く、
また、予備ビット線（即ち、選択されたメモリ・セルの
状態を検出するセンスアンプに結合されている１本の共
通線上において、夫々のメモリ・セルのＦＥＴのドレイ
ン電極どうしが相互接続されているメモリ・セルの列）
としても良い。通常は、冗長線の１本毎に、標準的なＮ
ＯＲアドレス・デコーダが１つづつ備えられている。メ
モリ・チップを製造したならば、そのメモリ・チップを
試験して、故障しているメモリ・セルのアドレスを同定
する。この同定したアドレスを、冗長線のアドレス・デ
コーダにプログラムする。このプログラムは複数のフュ
ーズを制御しつつ熔断することによって行ない、それに
よって、ＲＡＭやＥＥＰＲＯＭ等々の状態を設定する。
そのメモリ・チップへ送られてきたアドレスが、その故
障メモリ・セルが存在している線に対応したアドレスで
あったときには、冗長線のアドレス・デコーダが、その
線の代わりにその冗長線を活性化する。このようにし
て、メモリ・チップ内の個々のセルが機能不能なセルで
ある場合には、そのメモリ・セルの代わりに冗長セルを
用いるという置換を行なえるようにしている。冗長構成
に関する最も初期の特許としては、発明の名称を「歩留
りを改善する冗長構成法（Yield Enhancement Redundan
cy Techinque）」とした、１９７３年８月１４日付でス
ミラスら（Sumilas et al ）に対して発行されＩＢＭ社
に譲渡された、米国特許第３７５３２４４号（ワード線
冗長構成）や、発明の名称を「欠陥セルを一時的ないし
永久的に置換するセルを備えたメモリ・システム（Memo
ry System With Temporary or Permanent Substitution
of Cells For Defective Cells ）」とした、１９７３
年８月２８日にアーツビ（Arzubi）に対して発行されＩ
ＢＭ社に譲渡された、米国特許第３７５５７９１号（ビ
ット線冗長構成）がある。
【０００４】冗長構成に付随する短所のうちの１つに、
冗長構成によって修正できるのは、ランダムに発生する
故障セルの量が比較的少量の場合に限られるということ
がある。即ち、故障セルの個数が増大すると、それら故
障セルの訂正に必要な冗長線の本数が増加し、その結
果、正常時には使用されない予備メモリの容量が大容量
となってしまうのである（更には、予備メモリそれ自体
が故障セルを含んでいる可能性もあり、その場合には、
他の冗長線の中の誤りを訂正するための冗長線が更に必
要となってくる）。そのため通常は、オンチップの形で
設けられている冗長線の本数は比較的少なく、その結
果、１つのサブアレイないしアレイの中の全てのセルが
故障している場合には、もはや、冗長構成を利用してそ
の訂正を行なうことは不可能である。
冗長構成によって修正できるのは、ランダムに発生する
故障セルの量が比較的少量の場合に限られるということ
がある。即ち、故障セルの個数が増大すると、それら故
障セルの訂正に必要な冗長線の本数が増加し、その結
果、正常時には使用されない予備メモリの容量が大容量
となってしまうのである（更には、予備メモリそれ自体
が故障セルを含んでいる可能性もあり、その場合には、
他の冗長線の中の誤りを訂正するための冗長線が更に必
要となってくる）。そのため通常は、オンチップの形で
設けられている冗長線の本数は比較的少なく、その結
果、１つのサブアレイないしアレイの中の全てのセルが
故障している場合には、もはや、冗長構成を利用してそ
の訂正を行なうことは不可能である。
【０００５】この問題に対処するために、複数の一部良
好チップを用いるということが行なわれている。これは
大量の故障セルを含んでいる２個以上のチップを、１つ
のマルチ・チップ・パッケージの中に積層して実装する
というものである。その１つの方法によれば、どのアレ
イが良好でどのアレイが故障しているかという点に付い
てそれらチップが互いに相補的であるように、１つのパ
ッケージの中のそれら複数のチップを選択している。例
えば、第１のメモリチップの所与のアレイが不良である
場合には、それと同一のアレイが良好であるチップを、
第２のチップとして選択するようにしている。従って、
２個の一部良好チップで１個の全良好チップとしての機
能を果たすようにしているのである。これについては、
発明の名称を「欠陥メモリ・セルを用いたモノリシック
・メモリ（Monolithic Memory Utilizing Defective St
orage Cells ）」とした米国特許第３７１４６３７号、
発明の名称を「欠陥メモリ・セルを用いたフル容量モノ
リシック・メモリ（Full Capacity Monolithic Memory
Utilizing Defective Storage Cells ）」とした米国特
許第３７３５３６８号、発明の名称を「欠陥メモリ・セ
ルを用いたモノリシック・メモリ（Monolithic Memory
Utilizing Defective Storage Cells ）」とした米国特
許第３７８１８２６号を参照されたい。これら３件の米
国特許はいずれも、Ｗ．ビューソレイル（W. Beausolei
l ）に対して発行されＩＢＭ社に譲渡された特許であ
る。
好チップを用いるということが行なわれている。これは
大量の故障セルを含んでいる２個以上のチップを、１つ
のマルチ・チップ・パッケージの中に積層して実装する
というものである。その１つの方法によれば、どのアレ
イが良好でどのアレイが故障しているかという点に付い
てそれらチップが互いに相補的であるように、１つのパ
ッケージの中のそれら複数のチップを選択している。例
えば、第１のメモリチップの所与のアレイが不良である
場合には、それと同一のアレイが良好であるチップを、
第２のチップとして選択するようにしている。従って、
２個の一部良好チップで１個の全良好チップとしての機
能を果たすようにしているのである。これについては、
発明の名称を「欠陥メモリ・セルを用いたモノリシック
・メモリ（Monolithic Memory Utilizing Defective St
orage Cells ）」とした米国特許第３７１４６３７号、
発明の名称を「欠陥メモリ・セルを用いたフル容量モノ
リシック・メモリ（Full Capacity Monolithic Memory
Utilizing Defective Storage Cells ）」とした米国特
許第３７３５３６８号、発明の名称を「欠陥メモリ・セ
ルを用いたモノリシック・メモリ（Monolithic Memory
Utilizing Defective Storage Cells ）」とした米国特
許第３７８１８２６号を参照されたい。これら３件の米
国特許はいずれも、Ｗ．ビューソレイル（W. Beausolei
l ）に対して発行されＩＢＭ社に譲渡された特許であ
る。
【０００６】年月がたつにつれて、当業界における研究
者達は、以上に説明した誤り回復法ではＤＲＡＭ動作が
行なわれるときに発生する可能性のある全ての誤りを効
率的に修正することはできないということを理解するよ
うになった。更に詳しく説明すると、当初は適切に機能
していたメモリ・セルであっても、実地に使用されるよ
うになったならば、適切に機能しなくなる可能性がある
のである。このことは、いわゆる「ソフトエラー」（例
えば蓄積された電荷がメモリ・チップをパッケージして
いる材料からのアルファ粒子の放射によって失われるこ
と等により発生するもの）であることもあり、また、
「ハードエラー」（チップ内のメタライゼーションによ
り形成された部分やその他の材質部分に長期に亙る実地
使用によって発生する、繰り返しに起因する障害）であ
ることもある。これらいずれのタイプのエラー（誤り）
も初期試験が行なわれた後に発生するものであるから、
それらの誤りを冗長によって、あるいは一部良好チップ
の採用によって訂正することはできない。一般的には、
この問題はこれまで、例えばハミング符号等の誤り訂正
符号（error correction code ：ＥＣＣ）や、水平垂直
パリティ（horizontal-vertical parity：ＨＶパリテ
ィ）を採用することによって対処されてきた。これらの
技法は、普通は、データの読み出しがマルチ・ビット・
ワードの形で行なわれる大型コンピュータ・システムに
用いられるものである。
者達は、以上に説明した誤り回復法ではＤＲＡＭ動作が
行なわれるときに発生する可能性のある全ての誤りを効
率的に修正することはできないということを理解するよ
うになった。更に詳しく説明すると、当初は適切に機能
していたメモリ・セルであっても、実地に使用されるよ
うになったならば、適切に機能しなくなる可能性がある
のである。このことは、いわゆる「ソフトエラー」（例
えば蓄積された電荷がメモリ・チップをパッケージして
いる材料からのアルファ粒子の放射によって失われるこ
と等により発生するもの）であることもあり、また、
「ハードエラー」（チップ内のメタライゼーションによ
り形成された部分やその他の材質部分に長期に亙る実地
使用によって発生する、繰り返しに起因する障害）であ
ることもある。これらいずれのタイプのエラー（誤り）
も初期試験が行なわれた後に発生するものであるから、
それらの誤りを冗長によって、あるいは一部良好チップ
の採用によって訂正することはできない。一般的には、
この問題はこれまで、例えばハミング符号等の誤り訂正
符号（error correction code ：ＥＣＣ）や、水平垂直
パリティ（horizontal-vertical parity：ＨＶパリテ
ィ）を採用することによって対処されてきた。これらの
技法は、普通は、データの読み出しがマルチ・ビット・
ワードの形で行なわれる大型コンピュータ・システムに
用いられるものである。
【０００７】ここで、従来技術のハミングＥＣＣであ
る、二重誤り検出／単一誤り訂正（ＤＥＤ／ＳＥＣ）に
ついて簡単に説明する。データを記憶する際には、デー
タ・ビットとチェック・ビットとの両方を備えたＥＣＣ
ワードの形で記憶しておく。チェック・ビットは、それ
に組み合わされているデータ・ビットの正しい論理状態
を表わすものである。ＥＣＣロジックが、チェック・ビ
ットを用いてデータ・ビットをテストし、そしてＥＣＣ
ワードの中のどのビットが障害を起こしているのかを表
わすシンドローム・ビットを発生するようにしている。
このシンドローム・ビットを用いて、ＥＣＣロジックが
該当する障害ビットを訂正し、そしてこうして訂正した
ＥＣＣワードを、更なる処理のために処理装置へ送るよ
うにしている。
る、二重誤り検出／単一誤り訂正（ＤＥＤ／ＳＥＣ）に
ついて簡単に説明する。データを記憶する際には、デー
タ・ビットとチェック・ビットとの両方を備えたＥＣＣ
ワードの形で記憶しておく。チェック・ビットは、それ
に組み合わされているデータ・ビットの正しい論理状態
を表わすものである。ＥＣＣロジックが、チェック・ビ
ットを用いてデータ・ビットをテストし、そしてＥＣＣ
ワードの中のどのビットが障害を起こしているのかを表
わすシンドローム・ビットを発生するようにしている。
このシンドローム・ビットを用いて、ＥＣＣロジックが
該当する障害ビットを訂正し、そしてこうして訂正した
ＥＣＣワードを、更なる処理のために処理装置へ送るよ
うにしている。
【０００８】既に述べたように、従来技術においてはＥ
ＣＣ回路は大型のシステムに採用されるのが普通であっ
たし、また、別体の機能カード等の形態で作られるのが
普通であった。このタイプのシステム・レベルのＥＣＣ
を、現在では、より小型のシステムにも採用しようとし
ているが、それによって、そのロジックの複雑さと経費
とがある程度増加することになり（回路のコストが増大
し、また、データのアクセス速度が低下するためであ
る）、そのため、それを更に単純なシステムに用いるこ
とは実際的でなくなっている。また、そのような応用分
野においては初期試験の後に発生する誤りを訂正するた
めのシステム・レベルのＥＣＣが備えられていないため
に、メモリの性能と信頼性とが損なわれている。
ＣＣ回路は大型のシステムに採用されるのが普通であっ
たし、また、別体の機能カード等の形態で作られるのが
普通であった。このタイプのシステム・レベルのＥＣＣ
を、現在では、より小型のシステムにも採用しようとし
ているが、それによって、そのロジックの複雑さと経費
とがある程度増加することになり（回路のコストが増大
し、また、データのアクセス速度が低下するためであ
る）、そのため、それを更に単純なシステムに用いるこ
とは実際的でなくなっている。また、そのような応用分
野においては初期試験の後に発生する誤りを訂正するた
めのシステム・レベルのＥＣＣが備えられていないため
に、メモリの性能と信頼性とが損なわれている。
【０００９】この問題の解決法は、ＥＣＣ回路をメモリ
・チップそれ自体の上に組み込むことである。これによ
って、ＥＣＣに付随する経費を低減することができ、そ
れと同時に、メモリの実効性を高めることができる。発
明の名称を「歩留り及び信頼性を改善する単一チップの
ランダム・アクセス・メモリ（Single Chip Random Acc
ess Memory With Increased Yield and Reliability
）」とした、１９８２年６月１５日付でミラー（Mille
r）に対して発行された米国特許第４３３５４５９号
は、ハミング符号ＥＣＣをメモリ・チップ上に組み込む
という基本的なアイデアを論じたものである。その記憶
データはＥＣＣワードの形で読み出されるようにしてあ
り、このＥＣＣワードは、１２ビット（データ・ビット
が８ビット、チェック・ビットが４ビット）から成って
おり、それらのビットがＥＣＣ回路によって処理される
ようにしてある。訂正処理後の８ビットのデータ・ビッ
トは８ビットのレジスタへ送られる。このレジスタは、
アドレス信号を受け取ったならば、８ビットのうちの１
ビットを選択して単一ビットのＩ／Ｏを介して出力す
る。発明の名称を「改善されたダミー・セル構造と組込
み型誤り訂正符号回路とを備えた半導体メモリ（Semico
nductor Memory With An Improved Dummy Cell Arrange
ment And With A Built-In Error Correcting Code Cir
cuit ）」とした、１９８９年３月２８日付でシノダら
（Shinoda et al ）に対して発行され日立社に譲渡され
た、米国特許第４８１７０５２号には、特殊なダミー・
セルの構成と、ワード線をインターデジテイティングす
るという基本的なアイデアとが開示されており、このイ
ンターデジテイティングが行なわれると、１本のワード
線上の互いに隣接する複数の障害メモリ・セルの夫々が
単一ビット障害として現われるようになり（従ってＥＣ
Ｃシステムにより訂正可能となり）、そうなるのは、そ
れによってそれら複数の障害メモリ・セルが互いに異な
ったＥＣＣワードの中に出現するようになるからであ
る。
・チップそれ自体の上に組み込むことである。これによ
って、ＥＣＣに付随する経費を低減することができ、そ
れと同時に、メモリの実効性を高めることができる。発
明の名称を「歩留り及び信頼性を改善する単一チップの
ランダム・アクセス・メモリ（Single Chip Random Acc
ess Memory With Increased Yield and Reliability
）」とした、１９８２年６月１５日付でミラー（Mille
r）に対して発行された米国特許第４３３５４５９号
は、ハミング符号ＥＣＣをメモリ・チップ上に組み込む
という基本的なアイデアを論じたものである。その記憶
データはＥＣＣワードの形で読み出されるようにしてあ
り、このＥＣＣワードは、１２ビット（データ・ビット
が８ビット、チェック・ビットが４ビット）から成って
おり、それらのビットがＥＣＣ回路によって処理される
ようにしてある。訂正処理後の８ビットのデータ・ビッ
トは８ビットのレジスタへ送られる。このレジスタは、
アドレス信号を受け取ったならば、８ビットのうちの１
ビットを選択して単一ビットのＩ／Ｏを介して出力す
る。発明の名称を「改善されたダミー・セル構造と組込
み型誤り訂正符号回路とを備えた半導体メモリ（Semico
nductor Memory With An Improved Dummy Cell Arrange
ment And With A Built-In Error Correcting Code Cir
cuit ）」とした、１９８９年３月２８日付でシノダら
（Shinoda et al ）に対して発行され日立社に譲渡され
た、米国特許第４８１７０５２号には、特殊なダミー・
セルの構成と、ワード線をインターデジテイティングす
るという基本的なアイデアとが開示されており、このイ
ンターデジテイティングが行なわれると、１本のワード
線上の互いに隣接する複数の障害メモリ・セルの夫々が
単一ビット障害として現われるようになり（従ってＥＣ
Ｃシステムにより訂正可能となり）、そうなるのは、そ
れによってそれら複数の障害メモリ・セルが互いに異な
ったＥＣＣワードの中に出現するようになるからであ
る。
【００１０】更に別の研究者は、誤り訂正についての最
適な解決法は、ＥＣＣ回路と冗長構成とを同一のメモリ
・チップ上に組み込むことであるということを認識する
に至った。この種の構成の具体例の中には、発明の名称
を「冗長性メモリとパリティ能力とを有する半導体メモ
リ・デバイス（Semiconductor Memory Device HavingRe
dundant Memory and Parity Capabilities ）」とし
た、１９８７年８月１８日付でタケマエ（Takemae ）に
対して発行され富士通社に譲渡された、米国特許第４６
８８２１９号（冗長列線のためのパリティ・ビットをそ
の他のメモリ・セルのためのパリティ・ビットの発生と
は別個に発生するスイッチング回路を用いてＨＶパリテ
ィと組合せたビット線冗長構成）や、１９８８年８月３
０日付でタケマエ（Takemae ）に対して発行され富士通
社に譲渡された米国特許第４７６８１９３号（メイン・
メモリ・アレイに連続して設けられている１つのアレイ
によって、ＨＶ−ＥＣＣシステムのためのワード線冗長
構成とビット線冗長構成との両方を得るようにしてお
り、ヒューズを用いて、故障ワード線／故障ビット線を
水平パリティ発生器／垂直パリティ発生器から切断する
ようにしたもの）、それに、フルタニら（Furutani et
al）による論文「ＤＲＡＭのための組込み型ハミング符
号ＥＣＣ回路（A Built-In Hamming Code ECC Circuit
for DRAM's）」、ＩＥＥＥソリッド・ステート回路ジャ
ーナル（IEEE Journal of solid-State Circuits）、１
９８９年２月、第２４巻、第１号、第５０頁〜第５６頁
（オンチップ型ハミング符号システムのための新規なＥ
ＣＣ回路であって、冗長構成を備えたものであるが、こ
の論文は冗長構成についての詳細な説明はしていない）
がある。
適な解決法は、ＥＣＣ回路と冗長構成とを同一のメモリ
・チップ上に組み込むことであるということを認識する
に至った。この種の構成の具体例の中には、発明の名称
を「冗長性メモリとパリティ能力とを有する半導体メモ
リ・デバイス（Semiconductor Memory Device HavingRe
dundant Memory and Parity Capabilities ）」とし
た、１９８７年８月１８日付でタケマエ（Takemae ）に
対して発行され富士通社に譲渡された、米国特許第４６
８８２１９号（冗長列線のためのパリティ・ビットをそ
の他のメモリ・セルのためのパリティ・ビットの発生と
は別個に発生するスイッチング回路を用いてＨＶパリテ
ィと組合せたビット線冗長構成）や、１９８８年８月３
０日付でタケマエ（Takemae ）に対して発行され富士通
社に譲渡された米国特許第４７６８１９３号（メイン・
メモリ・アレイに連続して設けられている１つのアレイ
によって、ＨＶ−ＥＣＣシステムのためのワード線冗長
構成とビット線冗長構成との両方を得るようにしてお
り、ヒューズを用いて、故障ワード線／故障ビット線を
水平パリティ発生器／垂直パリティ発生器から切断する
ようにしたもの）、それに、フルタニら（Furutani et
al）による論文「ＤＲＡＭのための組込み型ハミング符
号ＥＣＣ回路（A Built-In Hamming Code ECC Circuit
for DRAM's）」、ＩＥＥＥソリッド・ステート回路ジャ
ーナル（IEEE Journal of solid-State Circuits）、１
９８９年２月、第２４巻、第１号、第５０頁〜第５６頁
（オンチップ型ハミング符号システムのための新規なＥ
ＣＣ回路であって、冗長構成を備えたものであるが、こ
の論文は冗長構成についての詳細な説明はしていない）
がある。
【００１１】以上のいずれの引用文献においても、そこ
に用いられているビット線及びワード線の冗長構成を用
いた方法は、オンチップＥＣＣに最適のものではない。
上記米国特許第４６８８２１９号（タケマエ）では、従
来からのビット線冗長構成が採用されており、その冗長
線に対しては別個にパリティを発生させるようにしてい
る。上記米国特許第４７６８１９３号（タケマエ）で
は、単一のアレイによって、ビット線冗長構成とワード
線冗長構成との両方を設けるようにしている。上記フル
タニ論文には冗長システムについての説明がなされてい
ないことから、同氏は単純に従来の冗長構成技法を利用
することができると考えているものと推察される。この
推察は誤っておらず、なぜならば、タケマエの双方の米
国特許には、従来からの冗長構成技法が適用可能である
ことが示されているからである。しかしながら、本発明
者が明らかとしたところによれば、実際問題として、従
来の冗長法は誤り訂正システム全体の総体的な有用性を
低下させるものである。例えば、１つのアレイによって
ビット冗長構成とワード冗長構成との両方を設けるよう
にするならば、それによって誤り訂正システムそれ自体
が、誤りの影響を受け易いものとなり、その理由は、そ
の場合、冗長用のメモリ・セルは、それらの全てが、物
理的に同一の場所に存在することになるからである。更
には、ヒューズ等によって、故障したメイン・メモリの
行／列をＥＣＣ回路から物理的に切断するというアイデ
ア、または、冗長エレメントのための完全に別体のセッ
トとしたＥＣＣ回路を組み込むというアイデア、あるい
はそれら両方のアイデアを採用するならば、それによっ
て構成中に余分のロジックを追加することになり、また
それによって、チップ上のより多くのスペースが取られ
ると共に更に別の障害のメカニズムが加わってくること
になる。
に用いられているビット線及びワード線の冗長構成を用
いた方法は、オンチップＥＣＣに最適のものではない。
上記米国特許第４６８８２１９号（タケマエ）では、従
来からのビット線冗長構成が採用されており、その冗長
線に対しては別個にパリティを発生させるようにしてい
る。上記米国特許第４７６８１９３号（タケマエ）で
は、単一のアレイによって、ビット線冗長構成とワード
線冗長構成との両方を設けるようにしている。上記フル
タニ論文には冗長システムについての説明がなされてい
ないことから、同氏は単純に従来の冗長構成技法を利用
することができると考えているものと推察される。この
推察は誤っておらず、なぜならば、タケマエの双方の米
国特許には、従来からの冗長構成技法が適用可能である
ことが示されているからである。しかしながら、本発明
者が明らかとしたところによれば、実際問題として、従
来の冗長法は誤り訂正システム全体の総体的な有用性を
低下させるものである。例えば、１つのアレイによって
ビット冗長構成とワード冗長構成との両方を設けるよう
にするならば、それによって誤り訂正システムそれ自体
が、誤りの影響を受け易いものとなり、その理由は、そ
の場合、冗長用のメモリ・セルは、それらの全てが、物
理的に同一の場所に存在することになるからである。更
には、ヒューズ等によって、故障したメイン・メモリの
行／列をＥＣＣ回路から物理的に切断するというアイデ
ア、または、冗長エレメントのための完全に別体のセッ
トとしたＥＣＣ回路を組み込むというアイデア、あるい
はそれら両方のアイデアを採用するならば、それによっ
て構成中に余分のロジックを追加することになり、また
それによって、チップ上のより多くのスペースが取られ
ると共に更に別の障害のメカニズムが加わってくること
になる。
【００１２】更には、前述の引用文献のうちのいずれ
も、ＥＣＣを、設計の初期段階におけるプロセス探究の
ための、ないしはメモリ・チップの開発のための補助ツ
ールとして使用するということを考えてはいない。メモ
リ・チップのある１つの製造プロセスを構成している無
数のプロセス・ステップは、複雑でしかも独自性を有す
るものであるため、メモリ・チップを最初に製造しよう
とするとき（即ち製造サイクルの初期）には、多種多様
な障害のメカニズムに遭遇することになる。この初期段
階においては、どのようなものであれ、試験することが
できる程度に機能するハードウェアを製造することが大
事であり、そのハードウェアを試験することができれ
ば、それによって、様々な障害のメカニズムを詳細に理
解することができる。ＥＣＣはそれらの障害のメカニズ
ムを詳細に理解するためのツールとして用いることの可
能なものであり、その理由は、ＥＣＣを用いることによ
って、ハードとソフトとの両方の面における大量の誤り
を修正することができるからである。しかしながら、メ
モリ・チップの製造サイクルの後期においては、充分な
プロセス探究を行なうことによって誤りの個数を大幅に
減少させることができる。このような状況下において
は、ＥＣＣシステムを完全に除去してしまうことが良い
こともあり、それによって、チップの寸法を小さくし、
アクセス速度を向上させることができる可能性がある。
従来技術においては、補助回路に大幅な設計変更を加え
ることなしに量産チップからＥＣＣシステムを除去し得
るようにした、チップの全体アーキテクチャを設計する
ための用意はなされていなかった。
も、ＥＣＣを、設計の初期段階におけるプロセス探究の
ための、ないしはメモリ・チップの開発のための補助ツ
ールとして使用するということを考えてはいない。メモ
リ・チップのある１つの製造プロセスを構成している無
数のプロセス・ステップは、複雑でしかも独自性を有す
るものであるため、メモリ・チップを最初に製造しよう
とするとき（即ち製造サイクルの初期）には、多種多様
な障害のメカニズムに遭遇することになる。この初期段
階においては、どのようなものであれ、試験することが
できる程度に機能するハードウェアを製造することが大
事であり、そのハードウェアを試験することができれ
ば、それによって、様々な障害のメカニズムを詳細に理
解することができる。ＥＣＣはそれらの障害のメカニズ
ムを詳細に理解するためのツールとして用いることの可
能なものであり、その理由は、ＥＣＣを用いることによ
って、ハードとソフトとの両方の面における大量の誤り
を修正することができるからである。しかしながら、メ
モリ・チップの製造サイクルの後期においては、充分な
プロセス探究を行なうことによって誤りの個数を大幅に
減少させることができる。このような状況下において
は、ＥＣＣシステムを完全に除去してしまうことが良い
こともあり、それによって、チップの寸法を小さくし、
アクセス速度を向上させることができる可能性がある。
従来技術においては、補助回路に大幅な設計変更を加え
ることなしに量産チップからＥＣＣシステムを除去し得
るようにした、チップの全体アーキテクチャを設計する
ための用意はなされていなかった。
【００１３】従って、本分野においては、オンチップＥ
ＣＣに最適の冗長構成（並びにその他の特徴）を組み込
むことのできるメモリ・チップのアーキテクチャが要望
されている。更には、本分野においては、経費を増大さ
せることなく、しかも量産規模で製造されるメモリ・チ
ップの性能を低下させることもなく、初期段階のプロセ
ス探究を支援することのできるメモリのアーキテクチャ
が要望されている。
ＣＣに最適の冗長構成（並びにその他の特徴）を組み込
むことのできるメモリ・チップのアーキテクチャが要望
されている。更には、本分野においては、経費を増大さ
せることなく、しかも量産規模で製造されるメモリ・チ
ップの性能を低下させることもなく、初期段階のプロセ
ス探究を支援することのできるメモリのアーキテクチャ
が要望されている。
【００１４】
【発明が解決しようとする課題】従って本発明の目的
は、メモリ・アレイ中に発生する欠陥等の影響を受け難
くした冗長システムを提供することにある。本発明の更
なる目的は、オンチップＥＣＣのサポートに最適化させ
たビット線冗長構成とワード線冗長構成との両方を効率
的に組合せることにある。本発明の更なる目的は、冗長
ビット線に、メモリ・アレイのビット線の代わりをさせ
るためのスイッチングを効率的に行なうことのできる、
データ線構成を提供することにある。本発明の更なる目
的は、アクセス遅延を短縮する、オンチップＥＣＣシス
テムを構成することにある。本発明の更なる目的は、ア
クセスに関する代償を殆ど払うことなくオンチップＥＣ
Ｃの集積化を簡明にする、パイプライン式のレイアウト
を提供することにある。本発明の更なる目的は、オンチ
ップＥＣＣから誤り訂正ワードの全体を受け取り、その
うちのデータ・ビットを効率的な方法で送出する、バッ
ファ手段を提供することにある。本発明の更なる目的
は、データを得る際の動作モードを効率的に設定するこ
とにある。本発明の更なる目的は、製造の初期の段階に
おけるプロセス探究を支援するのに用いるＥＣＣ回路を
サポートする、メモリ・チップのアーキテクチャを提供
することにある。
は、メモリ・アレイ中に発生する欠陥等の影響を受け難
くした冗長システムを提供することにある。本発明の更
なる目的は、オンチップＥＣＣのサポートに最適化させ
たビット線冗長構成とワード線冗長構成との両方を効率
的に組合せることにある。本発明の更なる目的は、冗長
ビット線に、メモリ・アレイのビット線の代わりをさせ
るためのスイッチングを効率的に行なうことのできる、
データ線構成を提供することにある。本発明の更なる目
的は、アクセス遅延を短縮する、オンチップＥＣＣシス
テムを構成することにある。本発明の更なる目的は、ア
クセスに関する代償を殆ど払うことなくオンチップＥＣ
Ｃの集積化を簡明にする、パイプライン式のレイアウト
を提供することにある。本発明の更なる目的は、オンチ
ップＥＣＣから誤り訂正ワードの全体を受け取り、その
うちのデータ・ビットを効率的な方法で送出する、バッ
ファ手段を提供することにある。本発明の更なる目的
は、データを得る際の動作モードを効率的に設定するこ
とにある。本発明の更なる目的は、製造の初期の段階に
おけるプロセス探究を支援するのに用いるＥＣＣ回路を
サポートする、メモリ・チップのアーキテクチャを提供
することにある。
【００１５】
【課題を解決するための手段】本発明の以上の目的を実
現する半導体チップに形成されたメモリは、 （イ）上記半導体チップの第１領域に形成され、複数本
のワード線と、データ・ビット及びチェック・ビットを
含む誤り訂正ワードを構成するＸ本のビット線と、Ｎ本
の冗長ビット線とを有する第１メモリ・セル・アレイ
と、 （ロ）上記Ｘ本のビット線に接続されたＸ本のデータ線
及び上記Ｎ本の冗長ビット線に接続されたＮ本の冗長デ
ータ線を有するＸ＋Ｎ本の第１データ線と、 （ハ）上記第１領域に隣接する上記半導体チップの第２
領域に形成され、上記Ｘ＋Ｎ本の第１データ線を入力と
して受け取り、出力が上記第１データ線のＸ本のデータ
線に対応するＸ本のデータ線を有する第２データ線に接
続され、上記第１データ線のＸ本のデータ線のうち上記
第１メモリ・セル・アレイの不良ビット線に接続されて
いるデータ線のアドレスが入力されたことに応答して、
上記不良ビット線に接続されている上記データ線に対応
する上記第２データ線のデータ線に上記第１データ線の
Ｎ本の冗長データ線の１つを接続する第１スイッチング
手段と、 （ニ）上記第２領域に隣接する上記半導体チップの第３
領域に形成され、複数本の冗長ワード線と、上記誤り訂
正ワードを構成するＸ本のビット線とを有する第２メモ
リ・セル・アレイと、 （ホ）該第２メモリ・セル・アレイのＸ本のビット線に
接続されたＸ本のデータ線を有する第３データ線と、 （ヘ）上記第３領域に隣接する上記半導体チップの第４
領域に形成され、上記第２データ線及び上記第３データ
線を入力として受け取り、出力がＸ本のデータ線を有す
る第４データ線に接続され、上記第１メモリ・セル・ア
レイの１つのワード線が不良であることを示す情報に応
答して、上記第２メモリ・セル・アレイからの第３デー
タ線を上記第４データ線に接続する第２スイッチング手
段と、 （ト）上記第４領域に隣接する上記半導体チップの第５
領域に形成され、上記第４データ線を介して上記誤り訂
正ワードを受け取り、該誤り訂正ワードのデータ・ビッ
トの誤りを上記チェック・ビットに基づいて訂正する誤
り訂正回路と、 （チ）上記第５領域に隣接する上記半導体チップの第６
領域に形成され、該誤り訂正回路の出力に接続され、上
記訂正後の誤り訂正ワードを受け取る出力手段とを備え
る。本発明に従う半導体チップに形成されたメモリは、 （イ）上記半導体チップの第１領域に形成され、複数本
のワード線と、データ・ビット及びチェック・ビットを
含む誤り訂正ワードを構成するＸ本のビット線と、Ｎ本
の冗長ビット線とを有する第１メモリ・セル・アレイ
と、 （ロ）上記Ｘ本のビット線に接続されたＸ本のデータ線
及び上記Ｎ本の冗長ビット線に接続されたＮ本の冗長デ
ータ線を有するＸ＋Ｎ本の第１データ線と、 （ハ）上記第１領域に隣接する上記半導体チップの第２
領域に形成され、上記Ｘ＋Ｎ本の第１データ線を入力と
して受け取り、出力が上記第１データ線のＸ本のデータ
線に対応するＸ本のデータ線を有する第２データ線に接
続され、上記第１データ線のＸ本のデータ線のうち上記
第１メモリ・セル・アレイの不良ビット線に接続されて
いるデータ線のアドレスが入力されたことに応答して、
上記不良ビット線に接続されている上記データ線に対応
する上記第２データ線のデータ線に上記第１データ線の
Ｎ本の冗長データ線の１つを接続する第１スイッチング
手段と、 （ニ）上記第２領域に隣接する上記半導体チップの第３
領域に形成され、複数本の冗長ワード線と、上記誤り訂
正ワードを構成するＸ本のビット線とを有する第２メモ
リ・セル・アレイと、 （ホ）該第２メモリ・セル・アレイのＸ本のビット線に
接続されたＸ本のデータ線を有する第３データ線と、 （ヘ）上記第３領域に隣接する上記半導体チップの第４
領域に形成され、上記第２データ線及び上記第３データ
線を入力として受け取り、出力がＸ本のデータ線を有す
る第４データ線に接続され、上記第１メモリ・セル・ア
レイの１つのワード線が不良であることを示す情報に応
答して、上記第２メモリ・セル・アレイからの第３デー
タ線を上記第４データ線に接続する第２スイッチング手
段と、 （ト）上記第４領域に隣接する上記半導体チップの第５
領域に形成され、上記第４データ線を介して上記誤り訂
正ワードを受け取り、該誤り訂正ワードのデータ・ビッ
トの誤りを上記チェック・ビットに基づいて訂正する誤
り訂正回路と、 （チ）上記第５領域に隣接する上記半導体チップの第６
領域に形成され、該誤り訂正回路の出力に接続され、上
記訂正後の誤り訂正ワードを受け取る出力手段とをそれ
ぞれ備える少なくとも２つのグループが上記半導体チッ
プに形成され、そして該２つのグループの間に、該２つ
のグループの上記出力手段に接続された入出力パッド列
が形成され、該入出力パッド列を挟んで上記２つのグル
ープの上記出力手段が互いに対面するように上記２つの
グループが配置されていることを特徴とする。本発明に
従う半導体チップに形成されたメモリは、 （イ）上記半導体チップの第１領域に形成され、複数本
のワード線と、データ・ビット及びチェック・ビットを
含む誤り訂正ワードを構成するＸ本のビット線と、Ｎ本
の複数冗長ビット線とを有する第１メモリ・セル・アレ
イと、 （ロ）上記Ｘ本のビット線に接続されたＸ本のデータ線
及び上記Ｎ本の冗長ビット線に接続されたＮ本の冗長デ
ータ線を有するＸ＋Ｎ本の第１データ線と、 （ハ）上記第１領域に隣接する上記半導体チップの第２
領域に形成され、上記Ｘ＋Ｎ本の第１データ線を入力と
して受け取り、出力が上記第１データ線のＸ本のデータ
線に対応するＸ本のデータ線を有する第２データ線に接
続され、上記第１データ線のＸ本のデータ線のうち上記
第１メモリ・セル・アレイの不良ビット線に接続されて
いるデータ線のアドレスが入力されたことに応答して、
上記不良ビット線に接続されている上記データ線に対応
する上記第２データ線のデータ線に上記第１データ線の
Ｎ本の冗長データ線の１つを接続する第１スイッチング
手段と、 （ニ）上記第２領域に隣接する上記半導体チップの第３
領域に形成され、複数本の冗長ワード線と、上記誤り訂
正ワードを構成するＸ本のビット線とを有する第２メモ
リ・セル・アレイと、 （ホ）該第２メモリ・セル・アレイのＸ本のビット線に
接続されたＸ本のデータ線を有する第３データ線と、 （ヘ）上記第３領域に隣接する上記半導体チップの第４
領域に形成され、上記第２データ線及び上記第３データ
線を入力として受け取り、出力がＸ本のデータ線を有す
る第４データ線に接続され、上記第１メモリ・セル・ア
レイの１つのワード線が不良であることを示す情報に応
答して、上記第２メモリ・セル・アレイからの第３デー
タ線を上記第４データ線に接続する第２スイッチング手
段と、 （ト）上記第４領域に隣接する上記半導体チップの第５
領域に形成され、上記第４データ線を介して上記誤り訂
正ワードを受け取り、該誤り訂正ワードのデータ・ビッ
トの誤りを上記チェック・ビットに基づいて訂正する誤
り訂正回路と、 （チ）上記第５領域に隣接する上記半導体チップの第６
領域に形成され、該誤り訂正回路の出力に接続され、上
記訂正後の誤り訂正ワードを受け取る出力手段とを備
え、上記第１メモリ・セル・アレイの上記Ｎ本の複数冗
長ビット線は、上記第１メモリ・セル・アレイ内の離れ
た位置に分かれて配置されていることを特徴とする。本
発明に従う半導体チップに形成されたメモリは、 （イ）上記半導体チップの第１領域に形成され、複数本
のワード線と、データ・ビット及びチェック・ビットを
含む誤り訂正ワードを構成するＸ本のビット線と、Ｎ本
の冗長ビット線とを有する第１メモリ・セル・アレイ
と、 （ロ）上記Ｘ本のビット線に接続されたＸ本のデータ線
及び上記Ｎ本の冗長ビット線に接続されたＮ本の冗長デ
ータ線を有するＸ＋Ｎ本の第１データ線と、 （ハ）上記第１領域に隣接する上記半導体チップの第２
領域に形成され、上記Ｘ＋Ｎ本の第１データ線を入力と
して受け取り、出力が上記第１データ線のＸ本のデータ
線に対応するＸ本のデータ線を有する第２データ線に接
続され、上記第１データ線のＸ本のデータ線のうち上記
第１メモリ・セル・アレイの不良ビット線に接続されて
いるデータ線のアドレスが入力されたことに応答して、
上記不良ビット線に接続されている上記データ線に対応
する上記第２データ線のデータ線に上記第１データ線の
Ｎ本の冗長データ線の１つを接続する第１スイッチング
手段と、 （ニ）上記第２領域に隣接する上記半導体チップの第３
領域に形成され、複数本の冗長ワード線と、上記誤り訂
正ワードを構成するＸ本のビット線とを有する第２メモ
リ・セル・アレイと、 （ホ）該第２メモリ・セル・アレイのＸ本のビット線に
接続されたＸ本のデータ線を有する第３データ線と、 （ヘ）上記第３領域に隣接する上記半導体チップの第４
領域に形成され、上記第２データ線及び上記第３データ
線を入力として受け取り、出力がＸ本のデータ線を有す
る第４データ線に接続され、上記第１メモリ・セル・ア
レイの１つのワード線が不良であることを示す情報に応
答して、上記第２メモリ・セル・アレイからの第３デー
タ線を上記第４データ線に接続する第２スイッチング手
段と、 （ト）上記第４領域に隣接する上記半導体チップの第５
領域に形成され、上記第４データ線を介して上記誤り訂
正ワードを受け取り、該誤り訂正ワードのデータ・ビッ
トの誤りを上記チェック・ビットに基づいて訂正する誤
り訂正回路と、 （チ）上記第５領域に隣接する上記半導体チップの第６
領域に形成され、該誤り訂正回路の出力に接続され、上
記訂正後の誤り訂正ワードを受け取る出力手段とを備
え、上記第１スイッチング手段は、上記第１データ線の
Ｘ本のデータ線毎に設けたＸ個のデコーダを有し、該Ｘ
個のデコーダのそれぞれは第１入力、第２入力及び出力
を有し、上記第１データ線のＸ本のデータ線のそれぞれ
はこれ毎に設けられた上記デコーダの第１入力に接続さ
れ、各デコーダの第２入力は上記第１データ線のＮ本の
冗長データ線の１つに共通接続され、上記第１データ線
のＸ本のデータ線のうち上記第１メモリ・セル・アレイ
の不良ビット線に接続されているデータ線のアドレスが
上記Ｘ個のデコーダに入力され、該データ線のアドレス
に一致する１つのデコーダがこれの第２入力を出力に接
続することを特徴とする。そして、上記第１スイッチン
グ手段は、上記第１データ線のＸ本のデータ線毎に設け
たＸ個のデコーダを有し、該Ｘ個のデコーダのそれぞれ
は第１入力、第２入力及び出力を有し、上記第１データ
線のＸ本のデータ線のそれぞれはこれ毎に設けられた上
記デコーダの第１入力に接続され、各デコーダの第２入
力は上記第１データ線のＮ本の冗長データ線の１つに共
通接続され、上記第１データ線のＸ本のデータ線のうち
上記第１メモリ・セル・アレイの不良ビット線に接続さ
れているデータ線のアドレスが上記Ｘ個のデコーダに入
力され、該データ線のアドレスに一致する１つのデコー
ダがこれの第２入力を出力に接続することを特徴とす
る。そして、上記第１データ線のＸ本のデータ線のうち
上記第１メモリ・セル・アレイの不良ビット線に接続さ
れているデータ線のアドレスがヒューズ手段に書き込ま
れており、該ヒューズ手段は、上記第１メモリ・セル・
アレイの読み取り信号に応答して、上記データ線のアド
レスを上記デコーダに供給することを特徴とする。そし
て、上記デコーダは、上記第１入力及び上記出力の間に
接続された第１トランジスタ・スイッチと、上記第２入
力及び上記出力の間に接続された第２トランジスタ・ス
イッチとを有し、該デコーダが上記データ線のアドレス
により選択されたことに応答して、上記第１トランジス
タ・スイッチをオフに切り替えそして上記第２トランジ
スタ・スイッチをオンに切り替えることを特徴とする。
そして、上記第１メモリ・セル・アレイの複数本のワー
ド線が上記半導体チップ上で第１方向に配設されてお
り、上記第１メモリ・セル・アレイのＸ本のビット線及
びＮ本の冗長ビット線が上記第１方向に直交する第２方
向に配設されており、上記第１データ線が絶縁物層を挟
んで上記Ｘ本のビット線及びＮ本の冗長ビット線の上側
で上記第２方向に配設されており、上記第１データ線
が、上記Ｘ本のビット線及びＮ本の冗長ビット線に対し
てジグザグ状に交差して配設されていることを特徴とす
る。そして、上記第１データ線が、上記Ｘ本のビット線
及びＮ本の冗長ビット線に対して３度の角度でジグザグ
状に交差して配設されていることを特徴とする。そし
て、上記誤り訂正回路が、上記誤り訂正ワードを受け取
る複数個のシンドローム・ジェネレータと、該複数個の
シンドローム・ジェネレータからそれぞれのシンドロー
ム・ビットを受け取るシンドローム・バスと、該シンド
ローム・バスに接続されて上記シンドローム・ビットを
受け取り、上記誤り訂正ワードのデータ・ビットのどの
データ・ビットが誤りであるかを判定する手段と、該判
定手段に接続され、上記誤りのあるデータ・ビットを反
転させる手段とを備えることを特徴とする。
現する半導体チップに形成されたメモリは、 （イ）上記半導体チップの第１領域に形成され、複数本
のワード線と、データ・ビット及びチェック・ビットを
含む誤り訂正ワードを構成するＸ本のビット線と、Ｎ本
の冗長ビット線とを有する第１メモリ・セル・アレイ
と、 （ロ）上記Ｘ本のビット線に接続されたＸ本のデータ線
及び上記Ｎ本の冗長ビット線に接続されたＮ本の冗長デ
ータ線を有するＸ＋Ｎ本の第１データ線と、 （ハ）上記第１領域に隣接する上記半導体チップの第２
領域に形成され、上記Ｘ＋Ｎ本の第１データ線を入力と
して受け取り、出力が上記第１データ線のＸ本のデータ
線に対応するＸ本のデータ線を有する第２データ線に接
続され、上記第１データ線のＸ本のデータ線のうち上記
第１メモリ・セル・アレイの不良ビット線に接続されて
いるデータ線のアドレスが入力されたことに応答して、
上記不良ビット線に接続されている上記データ線に対応
する上記第２データ線のデータ線に上記第１データ線の
Ｎ本の冗長データ線の１つを接続する第１スイッチング
手段と、 （ニ）上記第２領域に隣接する上記半導体チップの第３
領域に形成され、複数本の冗長ワード線と、上記誤り訂
正ワードを構成するＸ本のビット線とを有する第２メモ
リ・セル・アレイと、 （ホ）該第２メモリ・セル・アレイのＸ本のビット線に
接続されたＸ本のデータ線を有する第３データ線と、 （ヘ）上記第３領域に隣接する上記半導体チップの第４
領域に形成され、上記第２データ線及び上記第３データ
線を入力として受け取り、出力がＸ本のデータ線を有す
る第４データ線に接続され、上記第１メモリ・セル・ア
レイの１つのワード線が不良であることを示す情報に応
答して、上記第２メモリ・セル・アレイからの第３デー
タ線を上記第４データ線に接続する第２スイッチング手
段と、 （ト）上記第４領域に隣接する上記半導体チップの第５
領域に形成され、上記第４データ線を介して上記誤り訂
正ワードを受け取り、該誤り訂正ワードのデータ・ビッ
トの誤りを上記チェック・ビットに基づいて訂正する誤
り訂正回路と、 （チ）上記第５領域に隣接する上記半導体チップの第６
領域に形成され、該誤り訂正回路の出力に接続され、上
記訂正後の誤り訂正ワードを受け取る出力手段とを備え
る。本発明に従う半導体チップに形成されたメモリは、 （イ）上記半導体チップの第１領域に形成され、複数本
のワード線と、データ・ビット及びチェック・ビットを
含む誤り訂正ワードを構成するＸ本のビット線と、Ｎ本
の冗長ビット線とを有する第１メモリ・セル・アレイ
と、 （ロ）上記Ｘ本のビット線に接続されたＸ本のデータ線
及び上記Ｎ本の冗長ビット線に接続されたＮ本の冗長デ
ータ線を有するＸ＋Ｎ本の第１データ線と、 （ハ）上記第１領域に隣接する上記半導体チップの第２
領域に形成され、上記Ｘ＋Ｎ本の第１データ線を入力と
して受け取り、出力が上記第１データ線のＸ本のデータ
線に対応するＸ本のデータ線を有する第２データ線に接
続され、上記第１データ線のＸ本のデータ線のうち上記
第１メモリ・セル・アレイの不良ビット線に接続されて
いるデータ線のアドレスが入力されたことに応答して、
上記不良ビット線に接続されている上記データ線に対応
する上記第２データ線のデータ線に上記第１データ線の
Ｎ本の冗長データ線の１つを接続する第１スイッチング
手段と、 （ニ）上記第２領域に隣接する上記半導体チップの第３
領域に形成され、複数本の冗長ワード線と、上記誤り訂
正ワードを構成するＸ本のビット線とを有する第２メモ
リ・セル・アレイと、 （ホ）該第２メモリ・セル・アレイのＸ本のビット線に
接続されたＸ本のデータ線を有する第３データ線と、 （ヘ）上記第３領域に隣接する上記半導体チップの第４
領域に形成され、上記第２データ線及び上記第３データ
線を入力として受け取り、出力がＸ本のデータ線を有す
る第４データ線に接続され、上記第１メモリ・セル・ア
レイの１つのワード線が不良であることを示す情報に応
答して、上記第２メモリ・セル・アレイからの第３デー
タ線を上記第４データ線に接続する第２スイッチング手
段と、 （ト）上記第４領域に隣接する上記半導体チップの第５
領域に形成され、上記第４データ線を介して上記誤り訂
正ワードを受け取り、該誤り訂正ワードのデータ・ビッ
トの誤りを上記チェック・ビットに基づいて訂正する誤
り訂正回路と、 （チ）上記第５領域に隣接する上記半導体チップの第６
領域に形成され、該誤り訂正回路の出力に接続され、上
記訂正後の誤り訂正ワードを受け取る出力手段とをそれ
ぞれ備える少なくとも２つのグループが上記半導体チッ
プに形成され、そして該２つのグループの間に、該２つ
のグループの上記出力手段に接続された入出力パッド列
が形成され、該入出力パッド列を挟んで上記２つのグル
ープの上記出力手段が互いに対面するように上記２つの
グループが配置されていることを特徴とする。本発明に
従う半導体チップに形成されたメモリは、 （イ）上記半導体チップの第１領域に形成され、複数本
のワード線と、データ・ビット及びチェック・ビットを
含む誤り訂正ワードを構成するＸ本のビット線と、Ｎ本
の複数冗長ビット線とを有する第１メモリ・セル・アレ
イと、 （ロ）上記Ｘ本のビット線に接続されたＸ本のデータ線
及び上記Ｎ本の冗長ビット線に接続されたＮ本の冗長デ
ータ線を有するＸ＋Ｎ本の第１データ線と、 （ハ）上記第１領域に隣接する上記半導体チップの第２
領域に形成され、上記Ｘ＋Ｎ本の第１データ線を入力と
して受け取り、出力が上記第１データ線のＸ本のデータ
線に対応するＸ本のデータ線を有する第２データ線に接
続され、上記第１データ線のＸ本のデータ線のうち上記
第１メモリ・セル・アレイの不良ビット線に接続されて
いるデータ線のアドレスが入力されたことに応答して、
上記不良ビット線に接続されている上記データ線に対応
する上記第２データ線のデータ線に上記第１データ線の
Ｎ本の冗長データ線の１つを接続する第１スイッチング
手段と、 （ニ）上記第２領域に隣接する上記半導体チップの第３
領域に形成され、複数本の冗長ワード線と、上記誤り訂
正ワードを構成するＸ本のビット線とを有する第２メモ
リ・セル・アレイと、 （ホ）該第２メモリ・セル・アレイのＸ本のビット線に
接続されたＸ本のデータ線を有する第３データ線と、 （ヘ）上記第３領域に隣接する上記半導体チップの第４
領域に形成され、上記第２データ線及び上記第３データ
線を入力として受け取り、出力がＸ本のデータ線を有す
る第４データ線に接続され、上記第１メモリ・セル・ア
レイの１つのワード線が不良であることを示す情報に応
答して、上記第２メモリ・セル・アレイからの第３デー
タ線を上記第４データ線に接続する第２スイッチング手
段と、 （ト）上記第４領域に隣接する上記半導体チップの第５
領域に形成され、上記第４データ線を介して上記誤り訂
正ワードを受け取り、該誤り訂正ワードのデータ・ビッ
トの誤りを上記チェック・ビットに基づいて訂正する誤
り訂正回路と、 （チ）上記第５領域に隣接する上記半導体チップの第６
領域に形成され、該誤り訂正回路の出力に接続され、上
記訂正後の誤り訂正ワードを受け取る出力手段とを備
え、上記第１メモリ・セル・アレイの上記Ｎ本の複数冗
長ビット線は、上記第１メモリ・セル・アレイ内の離れ
た位置に分かれて配置されていることを特徴とする。本
発明に従う半導体チップに形成されたメモリは、 （イ）上記半導体チップの第１領域に形成され、複数本
のワード線と、データ・ビット及びチェック・ビットを
含む誤り訂正ワードを構成するＸ本のビット線と、Ｎ本
の冗長ビット線とを有する第１メモリ・セル・アレイ
と、 （ロ）上記Ｘ本のビット線に接続されたＸ本のデータ線
及び上記Ｎ本の冗長ビット線に接続されたＮ本の冗長デ
ータ線を有するＸ＋Ｎ本の第１データ線と、 （ハ）上記第１領域に隣接する上記半導体チップの第２
領域に形成され、上記Ｘ＋Ｎ本の第１データ線を入力と
して受け取り、出力が上記第１データ線のＸ本のデータ
線に対応するＸ本のデータ線を有する第２データ線に接
続され、上記第１データ線のＸ本のデータ線のうち上記
第１メモリ・セル・アレイの不良ビット線に接続されて
いるデータ線のアドレスが入力されたことに応答して、
上記不良ビット線に接続されている上記データ線に対応
する上記第２データ線のデータ線に上記第１データ線の
Ｎ本の冗長データ線の１つを接続する第１スイッチング
手段と、 （ニ）上記第２領域に隣接する上記半導体チップの第３
領域に形成され、複数本の冗長ワード線と、上記誤り訂
正ワードを構成するＸ本のビット線とを有する第２メモ
リ・セル・アレイと、 （ホ）該第２メモリ・セル・アレイのＸ本のビット線に
接続されたＸ本のデータ線を有する第３データ線と、 （ヘ）上記第３領域に隣接する上記半導体チップの第４
領域に形成され、上記第２データ線及び上記第３データ
線を入力として受け取り、出力がＸ本のデータ線を有す
る第４データ線に接続され、上記第１メモリ・セル・ア
レイの１つのワード線が不良であることを示す情報に応
答して、上記第２メモリ・セル・アレイからの第３デー
タ線を上記第４データ線に接続する第２スイッチング手
段と、 （ト）上記第４領域に隣接する上記半導体チップの第５
領域に形成され、上記第４データ線を介して上記誤り訂
正ワードを受け取り、該誤り訂正ワードのデータ・ビッ
トの誤りを上記チェック・ビットに基づいて訂正する誤
り訂正回路と、 （チ）上記第５領域に隣接する上記半導体チップの第６
領域に形成され、該誤り訂正回路の出力に接続され、上
記訂正後の誤り訂正ワードを受け取る出力手段とを備
え、上記第１スイッチング手段は、上記第１データ線の
Ｘ本のデータ線毎に設けたＸ個のデコーダを有し、該Ｘ
個のデコーダのそれぞれは第１入力、第２入力及び出力
を有し、上記第１データ線のＸ本のデータ線のそれぞれ
はこれ毎に設けられた上記デコーダの第１入力に接続さ
れ、各デコーダの第２入力は上記第１データ線のＮ本の
冗長データ線の１つに共通接続され、上記第１データ線
のＸ本のデータ線のうち上記第１メモリ・セル・アレイ
の不良ビット線に接続されているデータ線のアドレスが
上記Ｘ個のデコーダに入力され、該データ線のアドレス
に一致する１つのデコーダがこれの第２入力を出力に接
続することを特徴とする。そして、上記第１スイッチン
グ手段は、上記第１データ線のＸ本のデータ線毎に設け
たＸ個のデコーダを有し、該Ｘ個のデコーダのそれぞれ
は第１入力、第２入力及び出力を有し、上記第１データ
線のＸ本のデータ線のそれぞれはこれ毎に設けられた上
記デコーダの第１入力に接続され、各デコーダの第２入
力は上記第１データ線のＮ本の冗長データ線の１つに共
通接続され、上記第１データ線のＸ本のデータ線のうち
上記第１メモリ・セル・アレイの不良ビット線に接続さ
れているデータ線のアドレスが上記Ｘ個のデコーダに入
力され、該データ線のアドレスに一致する１つのデコー
ダがこれの第２入力を出力に接続することを特徴とす
る。そして、上記第１データ線のＸ本のデータ線のうち
上記第１メモリ・セル・アレイの不良ビット線に接続さ
れているデータ線のアドレスがヒューズ手段に書き込ま
れており、該ヒューズ手段は、上記第１メモリ・セル・
アレイの読み取り信号に応答して、上記データ線のアド
レスを上記デコーダに供給することを特徴とする。そし
て、上記デコーダは、上記第１入力及び上記出力の間に
接続された第１トランジスタ・スイッチと、上記第２入
力及び上記出力の間に接続された第２トランジスタ・ス
イッチとを有し、該デコーダが上記データ線のアドレス
により選択されたことに応答して、上記第１トランジス
タ・スイッチをオフに切り替えそして上記第２トランジ
スタ・スイッチをオンに切り替えることを特徴とする。
そして、上記第１メモリ・セル・アレイの複数本のワー
ド線が上記半導体チップ上で第１方向に配設されてお
り、上記第１メモリ・セル・アレイのＸ本のビット線及
びＮ本の冗長ビット線が上記第１方向に直交する第２方
向に配設されており、上記第１データ線が絶縁物層を挟
んで上記Ｘ本のビット線及びＮ本の冗長ビット線の上側
で上記第２方向に配設されており、上記第１データ線
が、上記Ｘ本のビット線及びＮ本の冗長ビット線に対し
てジグザグ状に交差して配設されていることを特徴とす
る。そして、上記第１データ線が、上記Ｘ本のビット線
及びＮ本の冗長ビット線に対して３度の角度でジグザグ
状に交差して配設されていることを特徴とする。そし
て、上記誤り訂正回路が、上記誤り訂正ワードを受け取
る複数個のシンドローム・ジェネレータと、該複数個の
シンドローム・ジェネレータからそれぞれのシンドロー
ム・ビットを受け取るシンドローム・バスと、該シンド
ローム・バスに接続されて上記シンドローム・ビットを
受け取り、上記誤り訂正ワードのデータ・ビットのどの
データ・ビットが誤りであるかを判定する手段と、該判
定手段に接続され、上記誤りのあるデータ・ビットを反
転させる手段とを備えることを特徴とする。
【００１６】本発明の更に別の１つの局面は、複数個の
メモリ・チップを備えたウエハーを形成する製造プロセ
スであって、前記複数個のメモリ・チップの各々が、Ｘ
個のメモリ・セルとＹ個の冗長セルとの両方と支援回路
とを含んでおり、前記Ｙ個の冗長セルは前記Ｘ個のメモ
リ・セルのうちの選択された障害メモリ・セルの代わり
に用いるように置換することのできるセルであり、前記
支援回路は、メモリ・セル・アレイへデータを書き込
み、並びにそのメモリ・セル・アレイからデータを読み
出すための回路であり、更に、製造後に故障しているメ
モリ・セルの個数であるＮの関数である製造サイクルが
付随する製造プロセスにおいて、前記製造サイクルの初
期において、前記各メモリ・チップの前記支援回路に誤
り訂正符号回路ブロックを備えるようにし、該誤り訂正
符号回路ブロックをそのメモリ・チップの一側辺から他
側辺へと延在する領域の内部に配設するようにし、該領
域には前記誤り訂正符号回路ブロック以外の回路を設け
ないようにするステップと、前記製造サイクルの後期に
おいて、この製造プロセスによって発生した故障メモリ
・セルの個数Ｎが冗長セルの個数Ｙと略々等しいかそれ
より小さくなったときに、この製造プロセスによって以
後製造されるメモリ・チップから、前記誤り訂正符号回
路ブロックを除去するステップと、を含んでいるウエハ
ーを形成する製造プロセスである。
メモリ・チップを備えたウエハーを形成する製造プロセ
スであって、前記複数個のメモリ・チップの各々が、Ｘ
個のメモリ・セルとＹ個の冗長セルとの両方と支援回路
とを含んでおり、前記Ｙ個の冗長セルは前記Ｘ個のメモ
リ・セルのうちの選択された障害メモリ・セルの代わり
に用いるように置換することのできるセルであり、前記
支援回路は、メモリ・セル・アレイへデータを書き込
み、並びにそのメモリ・セル・アレイからデータを読み
出すための回路であり、更に、製造後に故障しているメ
モリ・セルの個数であるＮの関数である製造サイクルが
付随する製造プロセスにおいて、前記製造サイクルの初
期において、前記各メモリ・チップの前記支援回路に誤
り訂正符号回路ブロックを備えるようにし、該誤り訂正
符号回路ブロックをそのメモリ・チップの一側辺から他
側辺へと延在する領域の内部に配設するようにし、該領
域には前記誤り訂正符号回路ブロック以外の回路を設け
ないようにするステップと、前記製造サイクルの後期に
おいて、この製造プロセスによって発生した故障メモリ
・セルの個数Ｎが冗長セルの個数Ｙと略々等しいかそれ
より小さくなったときに、この製造プロセスによって以
後製造されるメモリ・チップから、前記誤り訂正符号回
路ブロックを除去するステップと、を含んでいるウエハ
ーを形成する製造プロセスである。
【００１７】本発明の更に別の１つの局面は、メモリ・
チップであって、複数本のワード線と複数本のビット線
とによって相互接続された複数のメモリ・セルから成る
メモリ・セル・アレイと、複数本の冗長ビット線と、前
記複数本のビット線のうちの第１所定本数のビット線を
同時にアドレスして複数ビット・ワードにアクセスする
と共に、前記複数本の冗長ビット線のうちの第２所定本
数の冗長ビット線を同時にアドレスするアドレス手段
と、前記複数本のビット線のうちの前記第１所定本数の
ビット線と、前記複数本の冗長ビット線のうちの前記第
２所定本数の冗長ビット線とに少なくとも結合されてい
る第１の複数本のデータ線と、前記第１の複数本のデー
タ線の本数より少ない本数が備えられている、第２の複
数本のデータ線と、前記複数本のビット線のうちの前記
第１所定本数のビット線のうちの任意の１本ないし複数
本のビット線の代わりに、前記複数本の冗長ビット線の
うちの前記第２所定本数の冗長ビット線のうちの１本な
いし複数本の冗長ビット線を用いるようにする置換を行
ない、且つその置換した冗長ビット線からの信号を前記
複数ビット・ワードの夫々のビットとして送出するスイ
ッチング手段と、を含んでいるメモリ・チップである。
チップであって、複数本のワード線と複数本のビット線
とによって相互接続された複数のメモリ・セルから成る
メモリ・セル・アレイと、複数本の冗長ビット線と、前
記複数本のビット線のうちの第１所定本数のビット線を
同時にアドレスして複数ビット・ワードにアクセスする
と共に、前記複数本の冗長ビット線のうちの第２所定本
数の冗長ビット線を同時にアドレスするアドレス手段
と、前記複数本のビット線のうちの前記第１所定本数の
ビット線と、前記複数本の冗長ビット線のうちの前記第
２所定本数の冗長ビット線とに少なくとも結合されてい
る第１の複数本のデータ線と、前記第１の複数本のデー
タ線の本数より少ない本数が備えられている、第２の複
数本のデータ線と、前記複数本のビット線のうちの前記
第１所定本数のビット線のうちの任意の１本ないし複数
本のビット線の代わりに、前記複数本の冗長ビット線の
うちの前記第２所定本数の冗長ビット線のうちの１本な
いし複数本の冗長ビット線を用いるようにする置換を行
ない、且つその置換した冗長ビット線からの信号を前記
複数ビット・ワードの夫々のビットとして送出するスイ
ッチング手段と、を含んでいるメモリ・チップである。
【００１８】本発明の更に別の１つの局面は、複数のメ
モリ・セルを有する基板上に形成されたメモリ・アレイ
であって、それら複数のメモリ・セルが、第１方向に配
設された複数本のワード線と、該複数本のワード線の上
に該第１方向に対して略々直角をなす第２方向に配設さ
れた複数本のビット線とによって相互接続されているも
のにおいて、複数本のデータ線を前記複数本のビット線
の上に、ジグザグ形状のパターンで前記第２方向に配設
することによって、それらデータ線とそれらビット線と
の間の容量性結合を小さくしてあるメモリ・アレイであ
る。
モリ・セルを有する基板上に形成されたメモリ・アレイ
であって、それら複数のメモリ・セルが、第１方向に配
設された複数本のワード線と、該複数本のワード線の上
に該第１方向に対して略々直角をなす第２方向に配設さ
れた複数本のビット線とによって相互接続されているも
のにおいて、複数本のデータ線を前記複数本のビット線
の上に、ジグザグ形状のパターンで前記第２方向に配設
することによって、それらデータ線とそれらビット線と
の間の容量性結合を小さくしてあるメモリ・アレイであ
る。
【００１９】本発明の更に別の１つの局面は、メモリ・
チップであって、このメモリ・チップの第１部分に配設
され複数本のビット線と複数本のワード線とによって相
互接続された複数のメモリ・セルから成る第１のセル・
アレイであって前記複数本のビット線に結合していてそ
れら複数本のビット線から得られる第１の大きさの差分
信号を検出することによって前記複数のメモリ・セルの
夫々のセルの読み取りを行なう複数のセンスアンプを含
んでいる第１のセル・アレイと、このメモリ・チップの
前記第１部分から離隔した第２部分に配設され複数本の
ビット線と複数本のワード線とによって相互接続された
複数の冗長セルから成る第２のセル・アレイであって前
記複数本のビット線に結合していてそれら複数本のビッ
ト線から得られる前記第１の大きさより大きい第２の大
きさの差分信号を検出することによって前記複数の冗長
セルの夫々のセルの読み取りを行なう複数のセンスアン
プを含んでいる第２のセル・アレイと、を含んでいるメ
モリ・チップである。
チップであって、このメモリ・チップの第１部分に配設
され複数本のビット線と複数本のワード線とによって相
互接続された複数のメモリ・セルから成る第１のセル・
アレイであって前記複数本のビット線に結合していてそ
れら複数本のビット線から得られる第１の大きさの差分
信号を検出することによって前記複数のメモリ・セルの
夫々のセルの読み取りを行なう複数のセンスアンプを含
んでいる第１のセル・アレイと、このメモリ・チップの
前記第１部分から離隔した第２部分に配設され複数本の
ビット線と複数本のワード線とによって相互接続された
複数の冗長セルから成る第２のセル・アレイであって前
記複数本のビット線に結合していてそれら複数本のビッ
ト線から得られる前記第１の大きさより大きい第２の大
きさの差分信号を検出することによって前記複数の冗長
セルの夫々のセルの読み取りを行なう複数のセンスアン
プを含んでいる第２のセル・アレイと、を含んでいるメ
モリ・チップである。
【００２０】本発明の更に別の１つの局面は、複数の外
部制御信号の夫々を受け取る複数の入力部である第１入
力部と、アクセスすべき所与のメモリ・セルのアドレス
を通常は示している第１アドレス信号を受け取る複数の
アドレス入力部である第２入力部とを備えた、複数の動
作モードをサポートするメモリにおいて、所与のメモリ
・アクセス・サイクルの動作モードを設定するための方
法であって、所与のメモリ・アクセス・サイクル中に前
記複数の外部制御信号のうちの少なくとも１つの外部制
御信号を受け取り、その受け取った少なくとも１つの外
部制御信号に基づいて、該所与のメモリ・アクセス・サ
イクル中の、複数のアドレス入力部である前記第２入力
部が前記第１アドレス信号を受け取らない期間を判定す
るステップと、該期間中に、複数のアドレス入力部であ
る前記第２入力部にアクセスして、該所与のメモリ・ア
クセス・サイクル中にこのメモリが動作すべき前記複数
の動作モードのうちの１つの動作モードを表わす第２ア
ドレス信号を受け取るステップと、前記第２アドレス信
号をデコードして、該所与のメモリ・アクセス・サイク
ル中にこのメモリが動作すべき前記複数の動作モードの
うちの前記１つの動作モードに、このメモリを設定する
ステップと、を含んでいる方法である。
部制御信号の夫々を受け取る複数の入力部である第１入
力部と、アクセスすべき所与のメモリ・セルのアドレス
を通常は示している第１アドレス信号を受け取る複数の
アドレス入力部である第２入力部とを備えた、複数の動
作モードをサポートするメモリにおいて、所与のメモリ
・アクセス・サイクルの動作モードを設定するための方
法であって、所与のメモリ・アクセス・サイクル中に前
記複数の外部制御信号のうちの少なくとも１つの外部制
御信号を受け取り、その受け取った少なくとも１つの外
部制御信号に基づいて、該所与のメモリ・アクセス・サ
イクル中の、複数のアドレス入力部である前記第２入力
部が前記第１アドレス信号を受け取らない期間を判定す
るステップと、該期間中に、複数のアドレス入力部であ
る前記第２入力部にアクセスして、該所与のメモリ・ア
クセス・サイクル中にこのメモリが動作すべき前記複数
の動作モードのうちの１つの動作モードを表わす第２ア
ドレス信号を受け取るステップと、前記第２アドレス信
号をデコードして、該所与のメモリ・アクセス・サイク
ル中にこのメモリが動作すべき前記複数の動作モードの
うちの前記１つの動作モードに、このメモリを設定する
ステップと、を含んでいる方法である。
【００２１】
【実施例】図１に示すように、本発明に係るメモリ・チ
ップ１００は４つのクォドラント（４分の１領域）ＱＵ
ＡＤ０〜ＱＵＡＤ３を含んでいる。後に更に詳細に説明
するが、それらクォドラントの各々は約４００万個の記
憶用のセル（４Ｍｂ）を有している。従ってこのメモリ
・チップ１００は、約１６００万ビット（１６Ｍｂ）の
セルを有するものである。それらメモリ・セルは一般的
な「ワン・デバイス」ＤＲＡＭ型のもの（即ち１個のＦ
ＥＴの、そのゲートをワード線に、そのドレインをビッ
ト線に、そしてそのソースを電荷蓄積用キャパシタに接
続し、ビット線に接続されているセンスアンプがそのキ
ャパシタからの電圧を基準セルからの電圧と比較するこ
とによって、記憶されている論理状態が判別されるよう
にしたもの）であって、これについては、１９６８年６
月にデナード（Dennard ）に対して発行されＩＢＭ社に
譲渡された米国特許第３３８７２８６号に総括的に記載
されている。それらメモリ・セルは、多数ある公知の技
法のいずれを用いて構成したものであっても良いのであ
るが、基板−極板セル（即ち、電荷蓄積用キャパシタの
電荷蓄積用極板を、エピタキシャル層を貫通してその下
の電荷蓄積用極板を形成している基板まで延在している
トレンチの中に、ドーピングを施したポリを設けること
によって形成したもの。これについては、１９８９年１
月にケニー（Kenney）に対して発行されＩＢＭ社に譲渡
された米国特許第４８０１９８８号を参照されたい。
尚、同米国特許の教示は、この言及を持って本明細書に
包含する）を採用するのが好ましい。更にまた、このチ
ップのアーキテクチャは、ここでは１６Ｍｂの場合につ
いて説明するが、いかなる密度のメモリ・チップに対し
ても、適用可能なものであることを承知されたい。
ップ１００は４つのクォドラント（４分の１領域）ＱＵ
ＡＤ０〜ＱＵＡＤ３を含んでいる。後に更に詳細に説明
するが、それらクォドラントの各々は約４００万個の記
憶用のセル（４Ｍｂ）を有している。従ってこのメモリ
・チップ１００は、約１６００万ビット（１６Ｍｂ）の
セルを有するものである。それらメモリ・セルは一般的
な「ワン・デバイス」ＤＲＡＭ型のもの（即ち１個のＦ
ＥＴの、そのゲートをワード線に、そのドレインをビッ
ト線に、そしてそのソースを電荷蓄積用キャパシタに接
続し、ビット線に接続されているセンスアンプがそのキ
ャパシタからの電圧を基準セルからの電圧と比較するこ
とによって、記憶されている論理状態が判別されるよう
にしたもの）であって、これについては、１９６８年６
月にデナード（Dennard ）に対して発行されＩＢＭ社に
譲渡された米国特許第３３８７２８６号に総括的に記載
されている。それらメモリ・セルは、多数ある公知の技
法のいずれを用いて構成したものであっても良いのであ
るが、基板−極板セル（即ち、電荷蓄積用キャパシタの
電荷蓄積用極板を、エピタキシャル層を貫通してその下
の電荷蓄積用極板を形成している基板まで延在している
トレンチの中に、ドーピングを施したポリを設けること
によって形成したもの。これについては、１９８９年１
月にケニー（Kenney）に対して発行されＩＢＭ社に譲渡
された米国特許第４８０１９８８号を参照されたい。
尚、同米国特許の教示は、この言及を持って本明細書に
包含する）を採用するのが好ましい。更にまた、このチ
ップのアーキテクチャは、ここでは１６Ｍｂの場合につ
いて説明するが、いかなる密度のメモリ・チップに対し
ても、適用可能なものであることを承知されたい。
【００２２】クォドラントの各々は、そのクォドラント
に専用の支援回路を備えており、この支援回路は、その
クォドラントの複数のアレイと、Ｉ／Ｏパッド５０との
間に配設されている。支援回路には、ビット冗長データ
・ステアリング１０、ワード冗長アレイ２０、誤り訂正
回路（ＥＣＣ）３０、それにＳＲＡＭ４０が含まれてい
る。後に更に詳細に説明するように、これら機能ブロッ
クは、概して「パイプライン」方式で配設してある。即
ち、これら機能ブロックの配設位置は、これら機能ブロ
ックが夫々の論理機能を実行する概略の順番に合わせて
定めてある。ＥＣＣ３０は、ＱＵＡＤ３のメモリ・セル
とワード冗長アレイ２０とのいずれか一方から入力を受
け取って、訂正処理済のビットをＳＲＡＭ４０へ送出す
るものであり、そしてこのＳＲＡＭ４０は、選択したビ
ットをＩ／Ｏパッド５０へ送出する。このようにロジッ
クをパイプライン方式で配設したため、機能ブロックの
レイアウトが簡明化されると共に、１つのロジック・ブ
ロックから次のロジック・ブロックへの配線の長さによ
って生じる動作遅延が最小限に抑えられている。このこ
とは、オンチップＥＣＣを組み込む場合には、その回路
によって追加されるアクセス遅延を最小限に抑えるとい
う意味で特に重要なことである。
に専用の支援回路を備えており、この支援回路は、その
クォドラントの複数のアレイと、Ｉ／Ｏパッド５０との
間に配設されている。支援回路には、ビット冗長データ
・ステアリング１０、ワード冗長アレイ２０、誤り訂正
回路（ＥＣＣ）３０、それにＳＲＡＭ４０が含まれてい
る。後に更に詳細に説明するように、これら機能ブロッ
クは、概して「パイプライン」方式で配設してある。即
ち、これら機能ブロックの配設位置は、これら機能ブロ
ックが夫々の論理機能を実行する概略の順番に合わせて
定めてある。ＥＣＣ３０は、ＱＵＡＤ３のメモリ・セル
とワード冗長アレイ２０とのいずれか一方から入力を受
け取って、訂正処理済のビットをＳＲＡＭ４０へ送出す
るものであり、そしてこのＳＲＡＭ４０は、選択したビ
ットをＩ／Ｏパッド５０へ送出する。このようにロジッ
クをパイプライン方式で配設したため、機能ブロックの
レイアウトが簡明化されると共に、１つのロジック・ブ
ロックから次のロジック・ブロックへの配線の長さによ
って生じる動作遅延が最小限に抑えられている。このこ
とは、オンチップＥＣＣを組み込む場合には、その回路
によって追加されるアクセス遅延を最小限に抑えるとい
う意味で特に重要なことである。
【００２３】その他の周辺回路（例えばアドレス・デコ
ーダ、バッファ、クロック・ジェネレータ、等々）は、
このチップの中央を通って縦と横とに並べて配置してあ
り、それによってこのチップの性能及び信頼性の最適化
を図っている。Ｉ／Ｏパッド５０は、チップの中央に配
置してあり、それによって、諸々の信号を夫々の周辺回
路並びにアレイへ伝達する際には、このチップの長さの
半分の距離を伝達させるだけで良いようにし、ＲＣ配線
遅延を非常に小さなものとしてある。更に、全ての外部
Ｉ／Ｏ信号は、各クォドラントごとに個別にバッファす
るようにしてあり（即ち、クォドラントの各々に、その
クォドラントに専用のバッファを備えてある）、それに
よって、容量負荷を低下させると共に、夫々のチップ領
域を絶縁して部分信頼性を向上させてある。従って、ク
ォドラントＱＵＡＤ０〜ＱＵＡＤ３の各々が完全に別個
の４Ｍｂチップとして動作するようにしてある。
ーダ、バッファ、クロック・ジェネレータ、等々）は、
このチップの中央を通って縦と横とに並べて配置してあ
り、それによってこのチップの性能及び信頼性の最適化
を図っている。Ｉ／Ｏパッド５０は、チップの中央に配
置してあり、それによって、諸々の信号を夫々の周辺回
路並びにアレイへ伝達する際には、このチップの長さの
半分の距離を伝達させるだけで良いようにし、ＲＣ配線
遅延を非常に小さなものとしてある。更に、全ての外部
Ｉ／Ｏ信号は、各クォドラントごとに個別にバッファす
るようにしてあり（即ち、クォドラントの各々に、その
クォドラントに専用のバッファを備えてある）、それに
よって、容量負荷を低下させると共に、夫々のチップ領
域を絶縁して部分信頼性を向上させてある。従って、ク
ォドラントＱＵＡＤ０〜ＱＵＡＤ３の各々が完全に別個
の４Ｍｂチップとして動作するようにしてある。
【００２４】図２は、図１のクォドラントＱＵＡＤ３の
拡大図である。各クォドラントは４つの１メガビット・
ブロックＢ１〜Ｂ４に分けてあり、それら１メガビット
・ブロックの各々は、２つの５１２Ｋｂのメモリ・セル
のセグメントから構成してある。従って、各クォドラン
トは８つのセグメントＳ１〜Ｓ８を備えている。また、
各クォドラントは４０９６本のワード線を含んでいる
（ワード線のレイアウトは、矢印ＷＬで示すとおりであ
る）。各セグメントＳ１〜Ｓ８は、１１１２対のビット
線対を含んでおり、それらビット線対の夫々のセグメン
ト内におけるレイアウトは矢印ＢＬで示すとおりであ
る。各ブロックＢ１〜Ｂ４は、そのブロックに専用のセ
ンスアンプの組ＳＡ１〜ＳＡ４を備えており、それらセ
ンスアンプの組は、物理的には各ブロックの夫々のセグ
メントとセグメントとの間に配置されている。ワード線
のためのアドレス・デコーダは、次の各部分から構成さ
れている。即ち、１群のワード線を選択するための、こ
のチップを横断して並設した複数のワード・システム・
プリデコーダ６２Ａ、６２Ｂと、クォドラントの中の４
０９６本のワード線のうちから２本を選択するための、
このチップを上下に縦断して並設した４０９６個のワー
ド・デコーダ６４Ａ、６４Ｂとから構成されている。図
１に示すように、ビット・デコーダＢＤＥＣは、このチ
ップの中央に配設されており、２個の互いに同一構造で
互いに独立したデコーダを包含したものとしてある。そ
れら２個のデコーダは、互いに隣接したクォドラントの
夫々のブロックに結合されている。また、実際には、そ
れらデコーダは全て標準的なＮＯＲノード型のものとし
てある。
拡大図である。各クォドラントは４つの１メガビット・
ブロックＢ１〜Ｂ４に分けてあり、それら１メガビット
・ブロックの各々は、２つの５１２Ｋｂのメモリ・セル
のセグメントから構成してある。従って、各クォドラン
トは８つのセグメントＳ１〜Ｓ８を備えている。また、
各クォドラントは４０９６本のワード線を含んでいる
（ワード線のレイアウトは、矢印ＷＬで示すとおりであ
る）。各セグメントＳ１〜Ｓ８は、１１１２対のビット
線対を含んでおり、それらビット線対の夫々のセグメン
ト内におけるレイアウトは矢印ＢＬで示すとおりであ
る。各ブロックＢ１〜Ｂ４は、そのブロックに専用のセ
ンスアンプの組ＳＡ１〜ＳＡ４を備えており、それらセ
ンスアンプの組は、物理的には各ブロックの夫々のセグ
メントとセグメントとの間に配置されている。ワード線
のためのアドレス・デコーダは、次の各部分から構成さ
れている。即ち、１群のワード線を選択するための、こ
のチップを横断して並設した複数のワード・システム・
プリデコーダ６２Ａ、６２Ｂと、クォドラントの中の４
０９６本のワード線のうちから２本を選択するための、
このチップを上下に縦断して並設した４０９６個のワー
ド・デコーダ６４Ａ、６４Ｂとから構成されている。図
１に示すように、ビット・デコーダＢＤＥＣは、このチ
ップの中央に配設されており、２個の互いに同一構造で
互いに独立したデコーダを包含したものとしてある。そ
れら２個のデコーダは、互いに隣接したクォドラントの
夫々のブロックに結合されている。また、実際には、そ
れらデコーダは全て標準的なＮＯＲノード型のものとし
てある。
【００２５】図３は、図１及び図２の諸々の機能ブロッ
クの間の相互関係、並びにそれらブロックの全体として
の動作を示すロジック図である。外部からの行イネーブ
ル（row enable）信号である行イネーブル・フェイズ信
号（ＲＥ）が低レベルへ移行することによって、このチ
ップは動作を開始し、動作を開始したならば先ず最初
に、ワード線のデコードに関係した内部クロック・ジェ
ネレータ（ＲＥ・ＰＨＡＳＥＳ）７０が始動される。そ
れらの複数の信号のうちの１つが、「１／４ブロック選
択」（１／４・ＢＬＯＣＫ・ＳＥＬＥＣＴ）７２をイネ
ーブルし、この「１／４ブロック選択」７２は、このチ
ップ上に設けられているアドレス・バッファ並びに真／
補数ジェネレータ（不図示）から、アドレスの最下位の
２桁に相当する信号Ａ９とＡ１０とを受け取る。「１／
４ブロック選択」７２は、各クォドラントの中の４０９
６本のワード線のうちの１０２４本から成るワード線群
を１つ選択するものである。また、この「１／４ブロッ
ク選択」７２はイネーブル信号Ｅを送出し、このイネー
ブル信号Ｅは、複数のプリデコーダ（ＲＯＷ・ＰＲＥ・
ＤＥＣ）７４と、その選択したブロックの中の夫々５１
２本づつのワード線に各々が対応している複数のデコー
ダ群（ＷＤＥＣ）７６Ａ〜７６Ｄの、その各々のデコー
ダ群のうちから１つづつのデコーダとを、イネーブルす
るものである。それらプリデコーダ並びにそれらデコー
ダの両方によって、アドレス信号Ａ０〜Ａ８がデコード
され、そしてそれによって、５１２本のワード線から成
る各セグメントのうちの１本のワード線が選択される。
クの間の相互関係、並びにそれらブロックの全体として
の動作を示すロジック図である。外部からの行イネーブ
ル（row enable）信号である行イネーブル・フェイズ信
号（ＲＥ）が低レベルへ移行することによって、このチ
ップは動作を開始し、動作を開始したならば先ず最初
に、ワード線のデコードに関係した内部クロック・ジェ
ネレータ（ＲＥ・ＰＨＡＳＥＳ）７０が始動される。そ
れらの複数の信号のうちの１つが、「１／４ブロック選
択」（１／４・ＢＬＯＣＫ・ＳＥＬＥＣＴ）７２をイネ
ーブルし、この「１／４ブロック選択」７２は、このチ
ップ上に設けられているアドレス・バッファ並びに真／
補数ジェネレータ（不図示）から、アドレスの最下位の
２桁に相当する信号Ａ９とＡ１０とを受け取る。「１／
４ブロック選択」７２は、各クォドラントの中の４０９
６本のワード線のうちの１０２４本から成るワード線群
を１つ選択するものである。また、この「１／４ブロッ
ク選択」７２はイネーブル信号Ｅを送出し、このイネー
ブル信号Ｅは、複数のプリデコーダ（ＲＯＷ・ＰＲＥ・
ＤＥＣ）７４と、その選択したブロックの中の夫々５１
２本づつのワード線に各々が対応している複数のデコー
ダ群（ＷＤＥＣ）７６Ａ〜７６Ｄの、その各々のデコー
ダ群のうちから１つづつのデコーダとを、イネーブルす
るものである。それらプリデコーダ並びにそれらデコー
ダの両方によって、アドレス信号Ａ０〜Ａ８がデコード
され、そしてそれによって、５１２本のワード線から成
る各セグメントのうちの１本のワード線が選択される。
【００２６】図４は、本発明のセンス・システムの詳細
な回路図を示す。選択したワード線ＷＬ上の電圧が立ち
下がることによって、Ｐ形ＭＯＳ・ＦＥＴ（Ｐ０９）が
ターンオンする。すると、キャパシタＣＳ１に蓄積され
ていた電荷がビット線ＢＴへ転送される。このビット線
は、１９８８年７月にイトウ（Itoh）に対して再発行さ
れ日立社に譲渡された米国再発行特許第ＲＥ３２７０８
号に記載されている種類の、折返し形ビット線である。
従って、センスアンプは、互いに隣接する２本のビット
線ＢＴとＢＣとに結合されており、また本実施例では、
基準ワード線ＲＬ２が立ち下がることによって、ビット
線ＢＣへ基準電圧が供給されるようにしている。ワード
線ＷＬが立ち下がった後に、ＲＥ・ＰＨＡＳＥＳ７０か
らの信号ＳＥＴＮが立ち下がり、それによって、センス
アンプ７１の、ｎ型ラッチ７１Ｎとｐ型ラッチ７１Ｐと
がセットされる。ｎ型ラッチ７１は、ビット線ＢＴとＢ
Ｃとを、選択されたメモリ・セルに蓄積されている電荷
の関数として、互いに反対の状態（高電位状態と低電位
状態）へ駆動するものである。そしてｐ型ラッチ７１Ｐ
は、それらビット線ＢＴとＢＣを、それらの高電位ない
し低電位の状態にラッチするものである。
な回路図を示す。選択したワード線ＷＬ上の電圧が立ち
下がることによって、Ｐ形ＭＯＳ・ＦＥＴ（Ｐ０９）が
ターンオンする。すると、キャパシタＣＳ１に蓄積され
ていた電荷がビット線ＢＴへ転送される。このビット線
は、１９８８年７月にイトウ（Itoh）に対して再発行さ
れ日立社に譲渡された米国再発行特許第ＲＥ３２７０８
号に記載されている種類の、折返し形ビット線である。
従って、センスアンプは、互いに隣接する２本のビット
線ＢＴとＢＣとに結合されており、また本実施例では、
基準ワード線ＲＬ２が立ち下がることによって、ビット
線ＢＣへ基準電圧が供給されるようにしている。ワード
線ＷＬが立ち下がった後に、ＲＥ・ＰＨＡＳＥＳ７０か
らの信号ＳＥＴＮが立ち下がり、それによって、センス
アンプ７１の、ｎ型ラッチ７１Ｎとｐ型ラッチ７１Ｐと
がセットされる。ｎ型ラッチ７１は、ビット線ＢＴとＢ
Ｃとを、選択されたメモリ・セルに蓄積されている電荷
の関数として、互いに反対の状態（高電位状態と低電位
状態）へ駆動するものである。そしてｐ型ラッチ７１Ｐ
は、それらビット線ＢＴとＢＣを、それらの高電位ない
し低電位の状態にラッチするものである。
【００２７】これより再び図３を参照して説明するが、
以上の動作は、１つのクォドラントの中にある１１１２
対のビット線対（後に説明するように、それらのうちに
は冗長ビット線も含まれている）の全てにおいて実行さ
れるものであることに注意されたい。続く次の重要なス
テップは、ビット線デコード動作を実行することであ
る。このデコードは２つの重要な要素を含んでいる。外
部クロックである列イネーブル（column enable ）信号
ＣＥが立ち下がることによって、このビット・デコード
動作が開始される。そのときに供給されている１１個の
アドレス・ビットのうちの、最上位のビットＡ７からＡ
１０までが、列デコーダ（ＣＯＬ・ＤＥＣ）８２によっ
てデコードされる。列デコーダ８２は、１６者択１のデ
コードを行ない、それによって、各クォドラントの１１
１２対のビット線対のうちから１３９対のビット線対が
選出される。そして、再び図４に関して説明すると、１
３９対のビット線対ＢＴ、ＢＣはＢＳＧ信号が立ち上が
ることによってデータ線に結合される。即ち、ＢＳＧ信
号が立ち上がるとパス・トランジスタＮ１５、Ｎ１６が
ターンオンされ、そしてそれらトランジスタＮ１５、Ｎ
１６がそれらビット線をデータ線（図４には示していな
い）に結合するのである。更に、冗長構成による置換
や、誤り訂正が行なわれた後に、ＥＣＣ２０によって訂
正処理を施された１２８ビットが、ＳＲＡＭ４０ＡとＳ
ＲＡＭ４０Ｂとに記憶される。また、残りのアドレス・
ビットＡ１〜Ａ６は列プリデコーダ８４によってデコー
ドされ、それによって１２８ビットのうちから２ビット
（ＳＲＡＭ４０ＡとＳＲＡＭ４０Ｂとから各１ビットづ
つ）が選出される。最後に残るアドレス・ビットＡ０
は、「データ入出力及びマルチプレクシング・ブロッ
ク」（ＤＡＴＡ・Ｉ／Ｏ・ＡＮＤ・ＭＵＸ）４０Ｃによ
ってデコードされ、それによって、それら２ビットのう
ちの１ビットが第１の出力用Ｉ／Ｏ（Ｉ／Ｏ・１）へ送
出される。またこれとは別の方法として、この最後のデ
コードを実行しないようにする方法もあり、その場合に
は、第２の出力用ピンＩ／Ｏ（Ｉ／Ｏ・２）を使用する
ことによって、それら２つのビットの両方を出力するよ
うにすることができる。更にこれとも別の方法として、
米国特許第４８４５６６４号（１９８９年７月にアイケ
ルマン・ジュニアら（Aichelmann, Jr. et al ）に対し
て発行されＩＢＭ社に譲渡された特許であり、この言及
をもって同米国特許の教示は本開示に包含する）に詳細
に説明されているように、それら２つのビットの双方
を、信号Ｔ（これはこの出力モードを指定する信号であ
る）と信号ＤＳ（これは、当該クォドラントに関してそ
れら２つのビットのうちのいずれを先に出力すべきかを
指定する信号である）との制御の下に、単一のピンＩ／
Ｏ（Ｉ／Ｏ・１）へシーケンシャルに送出するようにす
ることもできる。
以上の動作は、１つのクォドラントの中にある１１１２
対のビット線対（後に説明するように、それらのうちに
は冗長ビット線も含まれている）の全てにおいて実行さ
れるものであることに注意されたい。続く次の重要なス
テップは、ビット線デコード動作を実行することであ
る。このデコードは２つの重要な要素を含んでいる。外
部クロックである列イネーブル（column enable ）信号
ＣＥが立ち下がることによって、このビット・デコード
動作が開始される。そのときに供給されている１１個の
アドレス・ビットのうちの、最上位のビットＡ７からＡ
１０までが、列デコーダ（ＣＯＬ・ＤＥＣ）８２によっ
てデコードされる。列デコーダ８２は、１６者択１のデ
コードを行ない、それによって、各クォドラントの１１
１２対のビット線対のうちから１３９対のビット線対が
選出される。そして、再び図４に関して説明すると、１
３９対のビット線対ＢＴ、ＢＣはＢＳＧ信号が立ち上が
ることによってデータ線に結合される。即ち、ＢＳＧ信
号が立ち上がるとパス・トランジスタＮ１５、Ｎ１６が
ターンオンされ、そしてそれらトランジスタＮ１５、Ｎ
１６がそれらビット線をデータ線（図４には示していな
い）に結合するのである。更に、冗長構成による置換
や、誤り訂正が行なわれた後に、ＥＣＣ２０によって訂
正処理を施された１２８ビットが、ＳＲＡＭ４０ＡとＳ
ＲＡＭ４０Ｂとに記憶される。また、残りのアドレス・
ビットＡ１〜Ａ６は列プリデコーダ８４によってデコー
ドされ、それによって１２８ビットのうちから２ビット
（ＳＲＡＭ４０ＡとＳＲＡＭ４０Ｂとから各１ビットづ
つ）が選出される。最後に残るアドレス・ビットＡ０
は、「データ入出力及びマルチプレクシング・ブロッ
ク」（ＤＡＴＡ・Ｉ／Ｏ・ＡＮＤ・ＭＵＸ）４０Ｃによ
ってデコードされ、それによって、それら２ビットのう
ちの１ビットが第１の出力用Ｉ／Ｏ（Ｉ／Ｏ・１）へ送
出される。またこれとは別の方法として、この最後のデ
コードを実行しないようにする方法もあり、その場合に
は、第２の出力用ピンＩ／Ｏ（Ｉ／Ｏ・２）を使用する
ことによって、それら２つのビットの両方を出力するよ
うにすることができる。更にこれとも別の方法として、
米国特許第４８４５６６４号（１９８９年７月にアイケ
ルマン・ジュニアら（Aichelmann, Jr. et al ）に対し
て発行されＩＢＭ社に譲渡された特許であり、この言及
をもって同米国特許の教示は本開示に包含する）に詳細
に説明されているように、それら２つのビットの双方
を、信号Ｔ（これはこの出力モードを指定する信号であ
る）と信号ＤＳ（これは、当該クォドラントに関してそ
れら２つのビットのうちのいずれを先に出力すべきかを
指定する信号である）との制御の下に、単一のピンＩ／
Ｏ（Ｉ／Ｏ・１）へシーケンシャルに送出するようにす
ることもできる。
【００２８】以下の説明においては、このチップへのア
ドレスが、１１個の行アドレス・ビットと１１個の列ア
ドレス・ビットとを用いて（これを１１／１１と表わ
す）行なわれたものとして説明をする。ただし、発明の
名称を「低電力アドレス・システム（Low Power Addres
sing Systems）とした、１９９０年１２月２日付でバー
スら（Barth et al ）によって出願されＩＢＭ社に譲渡
された米国特許第４９９９８１５号に説明されているよ
うに、このチップへのアドレスは、１２／１０のアドレ
ス方式を用いて行なうことも可能である。
ドレスが、１１個の行アドレス・ビットと１１個の列ア
ドレス・ビットとを用いて（これを１１／１１と表わ
す）行なわれたものとして説明をする。ただし、発明の
名称を「低電力アドレス・システム（Low Power Addres
sing Systems）とした、１９９０年１２月２日付でバー
スら（Barth et al ）によって出願されＩＢＭ社に譲渡
された米国特許第４９９９８１５号に説明されているよ
うに、このチップへのアドレスは、１２／１０のアドレ
ス方式を用いて行なうことも可能である。
【００２９】本発明のメモリ・チップ・アーキテクチャ
の特徴の多くは、オンチップＥＣＣの機能にあるため、
これより図５〜図７を参照して、このオンチップＥＣＣ
のシステムの説明をする。
の特徴の多くは、オンチップＥＣＣの機能にあるため、
これより図５〜図７を参照して、このオンチップＥＣＣ
のシステムの説明をする。
【００３０】本発明における読出しサイクルないし書込
みサイクルは、その全てが「取出し」動作によって始ま
り（これはデータがＤＲＡＭからＥＣＣを介してＳＲＡ
Ｍへ転送される動作である）、そして「書戻し」動作に
よって終わる（これはデータがＳＲＡＭからＥＣＣを介
してＤＲＡＭへ転送される動作である）ものとなってい
る。
みサイクルは、その全てが「取出し」動作によって始ま
り（これはデータがＤＲＡＭからＥＣＣを介してＳＲＡ
Ｍへ転送される動作である）、そして「書戻し」動作に
よって終わる（これはデータがＳＲＡＭからＥＣＣを介
してＤＲＡＭへ転送される動作である）ものとなってい
る。
【００３１】ＥＣＣブロック３０は、二重誤り検出／単
一誤り訂正（ＤＥＤ／ＳＥＣ）の能力を有する、奇数重
み形のハミング符号を採用している。その他の種類の符
号（例えば水平垂直パリティ等）を採用することも可能
ではあるが、奇数重み形ハミング符号が好ましい理由
は、極めて低廉なコストで非常に優れた誤りへの対処を
することができるからである（奇数重み形ＥＣＣ符号と
その他の符号との比較対照の詳細については、題名を
「フォールト・トレラント・ダイナミックＲＡＭのため
のオンチップ誤り訂正符号のコスト解析」としたＮ．ジ
ャワラらの論文（article by N. Jarwala et al entitl
ed "Cost Analysis of On Chip Error Control Coding
for Fault Tolerant Dynamic RAMs," Proceedings of t
he Seventeenth International Symposium on Fault-To
lerant Computing, Pittsb. PA, July6-8 1987, pp. 27
8-283）を参照されたい。本実施例においては、データ
・ワードのビット数には１２８ビットを採用しており、
この場合に必要なチェック・ビットの個数は９ビットで
あり、従って、誤り訂正ワード（ＥＣＷ）の全体として
は１３７ビットになっている。
一誤り訂正（ＤＥＤ／ＳＥＣ）の能力を有する、奇数重
み形のハミング符号を採用している。その他の種類の符
号（例えば水平垂直パリティ等）を採用することも可能
ではあるが、奇数重み形ハミング符号が好ましい理由
は、極めて低廉なコストで非常に優れた誤りへの対処を
することができるからである（奇数重み形ＥＣＣ符号と
その他の符号との比較対照の詳細については、題名を
「フォールト・トレラント・ダイナミックＲＡＭのため
のオンチップ誤り訂正符号のコスト解析」としたＮ．ジ
ャワラらの論文（article by N. Jarwala et al entitl
ed "Cost Analysis of On Chip Error Control Coding
for Fault Tolerant Dynamic RAMs," Proceedings of t
he Seventeenth International Symposium on Fault-To
lerant Computing, Pittsb. PA, July6-8 1987, pp. 27
8-283）を参照されたい。本実施例においては、データ
・ワードのビット数には１２８ビットを採用しており、
この場合に必要なチェック・ビットの個数は９ビットで
あり、従って、誤り訂正ワード（ＥＣＷ）の全体として
は１３７ビットになっている。
【００３２】図５に示すように、ＥＣＣブロック３０
は、９つのシンドローム・ジェネレータ３０Ｓ１〜３０
Ｓ９から構成したものである。シンドローム・ジェネレ
ータ３０Ｓ１の中に示してあるように、各シンドローム
・ジェネレータは３段式の排他的ＯＲ（ＸＯＲ）ロジッ
ク・ツリーから構成されている。このロジック・ツリー
の第１段（１Ｓ）は、第１組の複数の４入力ＸＯＲゲー
トから構成されている。また第２段（２Ｓ）は、おおむ
ね４個の４入力ＸＯＲゲートから構成される。そして最
終段（３Ｓ）は１個の４入力ＸＯＲゲートである。ここ
で注意して頂きたいことは、複数備えられているシンド
ローム・ジェネレータ３０Ｓ１〜３０Ｓ９は、その入力
の個数を夫々に異ならせてある（具体的には、夫々、５
１、５９、５９、５９、５５、５９、６０、４７、及び
５６としてある）ということであり、これによって接続
配線のレイアウトの最適化を図っているのである。この
ように３段式に配列されたＸＯＲゲートによって、１２
８個のデータ・ビットのある１つの部分集合のパリティ
が発生されるようにしてある。そして、発生されたパリ
ティ・ビットは、当該部分集合に対応する、記憶されて
いたチェック・ビットと比較される。シンドローム・ジ
ェネレータ３０Ｓ１の第３段から送出される出力ビット
は１シンドローム・ビットであり、このシンドローム・
ビットは、９ビットのシンドローム・バス３２の対応す
る１本の線に結合される。シンドローム・ジェネレータ
３０Ｓ１〜３０Ｓ９の各々の第１段へ入力される複数の
入力は、１２８個のデータ・ビットの中のある１つの部
分集合を構成している。ある１つのシンドローム・ジェ
ネレータが受け取るデータ・ビットの部分集合は、その
他のシンドローム・ジェネレータのものとは異なった独
自の部分集合としてあり、それら部分集合は、誤り訂正
符号の必要条件を満たすように定められている。即ち、
それらＸＯＲ入力は、ここに採用した誤り訂正符号を規
定するパリティ・チェック・マトリクスに従った、１２
８ビットのデータ・ワードの中の所定の部分集合のパリ
ティを、算出するように配線されているのである。
は、９つのシンドローム・ジェネレータ３０Ｓ１〜３０
Ｓ９から構成したものである。シンドローム・ジェネレ
ータ３０Ｓ１の中に示してあるように、各シンドローム
・ジェネレータは３段式の排他的ＯＲ（ＸＯＲ）ロジッ
ク・ツリーから構成されている。このロジック・ツリー
の第１段（１Ｓ）は、第１組の複数の４入力ＸＯＲゲー
トから構成されている。また第２段（２Ｓ）は、おおむ
ね４個の４入力ＸＯＲゲートから構成される。そして最
終段（３Ｓ）は１個の４入力ＸＯＲゲートである。ここ
で注意して頂きたいことは、複数備えられているシンド
ローム・ジェネレータ３０Ｓ１〜３０Ｓ９は、その入力
の個数を夫々に異ならせてある（具体的には、夫々、５
１、５９、５９、５９、５５、５９、６０、４７、及び
５６としてある）ということであり、これによって接続
配線のレイアウトの最適化を図っているのである。この
ように３段式に配列されたＸＯＲゲートによって、１２
８個のデータ・ビットのある１つの部分集合のパリティ
が発生されるようにしてある。そして、発生されたパリ
ティ・ビットは、当該部分集合に対応する、記憶されて
いたチェック・ビットと比較される。シンドローム・ジ
ェネレータ３０Ｓ１の第３段から送出される出力ビット
は１シンドローム・ビットであり、このシンドローム・
ビットは、９ビットのシンドローム・バス３２の対応す
る１本の線に結合される。シンドローム・ジェネレータ
３０Ｓ１〜３０Ｓ９の各々の第１段へ入力される複数の
入力は、１２８個のデータ・ビットの中のある１つの部
分集合を構成している。ある１つのシンドローム・ジェ
ネレータが受け取るデータ・ビットの部分集合は、その
他のシンドローム・ジェネレータのものとは異なった独
自の部分集合としてあり、それら部分集合は、誤り訂正
符号の必要条件を満たすように定められている。即ち、
それらＸＯＲ入力は、ここに採用した誤り訂正符号を規
定するパリティ・チェック・マトリクスに従った、１２
８ビットのデータ・ワードの中の所定の部分集合のパリ
ティを、算出するように配線されているのである。
【００３３】このメモリ・チップへデータの書込みを行
なうときには、１２８ビットのデータ・ワードを、この
メモリ・チップのＩ／ＯパッドからＳＲＡＭレジスタ４
０Ｃへ書き込むようにする。１２８個のデータ・ビット
から成るこのデータ・ワードは、外部行イネーブル信号
ＲＥの立上りエッジでＥＣＣシステムの中へ転送され
て、シンドローム・ジェネレータ３０Ｓ１〜３０Ｓ９の
入力部へ入力される。このとき、それらシンドローム・
ジェネレータ３０Ｓ１〜３０Ｓ９の全入力部のうちの、
残る９つの入力部は、論理状態「０」に保持されてい
る。そして夫々のチェック・ビットが発生されたなら
ば、それらのチェック・ビットはシンドローム・バス３
２からスイッチＳＷと複数のインバータ３４とを介して
ＤＲＡＭの複数本のデータ線に結合される。そしてこれ
らの、１２８個のデータ・ビットと９個のチェック・ビ
ットとの双方が、それらデータ線ＤＬを介してＤＲＡＭ
のアレイへ書戻される。
なうときには、１２８ビットのデータ・ワードを、この
メモリ・チップのＩ／ＯパッドからＳＲＡＭレジスタ４
０Ｃへ書き込むようにする。１２８個のデータ・ビット
から成るこのデータ・ワードは、外部行イネーブル信号
ＲＥの立上りエッジでＥＣＣシステムの中へ転送され
て、シンドローム・ジェネレータ３０Ｓ１〜３０Ｓ９の
入力部へ入力される。このとき、それらシンドローム・
ジェネレータ３０Ｓ１〜３０Ｓ９の全入力部のうちの、
残る９つの入力部は、論理状態「０」に保持されてい
る。そして夫々のチェック・ビットが発生されたなら
ば、それらのチェック・ビットはシンドローム・バス３
２からスイッチＳＷと複数のインバータ３４とを介して
ＤＲＡＭの複数本のデータ線に結合される。そしてこれ
らの、１２８個のデータ・ビットと９個のチェック・ビ
ットとの双方が、それらデータ線ＤＬを介してＤＲＡＭ
のアレイへ書戻される。
【００３４】取出し動作を行なうときには、１２８個の
データ・ビットと９個のチェック・ビットとから成るＥ
ＣＷを、既に説明したようにして、ＤＲＡＭアレイから
読み出す。この読み出したデータは、夫々のビット線と
ＥＣＣシステムとの間に結合されている１３７本のデー
タ線ＤＬ上へ送出する。先に説明した、この１２８ビッ
トのデータ・ワードの中の夫々の部分集合と同じ複数の
部分集合によって、合計９個のチェック・ビットを発生
する。続いて、これら新たに発生したチェック・ビット
と、それら１２８個のデータ・ビットを最初にこのチッ
プに書き込んだときに、それら１２８個のデータ・ビッ
トについて予め記憶しておいたチェック・ビットとの間
の比較を行なう。この比較は、シンドローム・ジェネレ
ータの夫々の出力部（不図示）において、１つ１つのビ
ットごとにＸＯＲ演算を実行することによって行なう。
この比較の結果発生する９個のシンドローム・ビット
は、誤りシンドローム・アドレスを表わすものである。
このシンドローム・データは９ビットのシンドローム・
バス３２上へ送出し、そして、このシンドローム・デー
タの２進値は、１２８個のＮＯＲデバイス３６（即ちデ
ータ・ビット１個につき１個づつのＮＯＲデバイス）に
よりデコードするようにしてあり、それによって、不良
ビットの位置を（即ち、どのデータ・ビットが不良か
を）表わすようになっている。１３７個のビットから成
るＥＣＷの中に誤りが１つもなかった場合には、新たに
発生した複数のチェック・ビットは、当該データ・ビッ
トを最初に書き込んだときに記憶しておいた複数のチェ
ック・ビットと同じものとなっており、この場合には、
結果的に発生されるシンドローム・アドレスは「０」に
なる。誤りが有った場合には、シンドローム・バス３２
は、不良ビットの位置を示す９ビットのアドレス信号
（１／１２８）を供給し、そして該当する位置にあるＮ
ＯＲデコーダ３６が、誤りフラグ・ビットＥＢを発生す
ることになる。１２８個のＮＯＲデコーダ３６からの夫
々の出力は、１２８個のＸＯＲゲート３８において、１
２８個のデータ・ビットの夫々との間でＸＯＲ（排他的
論理和）が取られ、これによって、あるデータ・ビット
に対応した誤りビットＥＢが活性化されていた場合に
は、そのデータ・ビットを反転する。そして、それら１
２８個の２入力ＸＯＲデバイス３８の各々からの出力
が、１２８ビットのＳＲＡＭレジスタを駆動し、それに
よって、誤り無しのデータ・ビットがこのＳＲＡＭレジ
スタに供給されるようになっている。
データ・ビットと９個のチェック・ビットとから成るＥ
ＣＷを、既に説明したようにして、ＤＲＡＭアレイから
読み出す。この読み出したデータは、夫々のビット線と
ＥＣＣシステムとの間に結合されている１３７本のデー
タ線ＤＬ上へ送出する。先に説明した、この１２８ビッ
トのデータ・ワードの中の夫々の部分集合と同じ複数の
部分集合によって、合計９個のチェック・ビットを発生
する。続いて、これら新たに発生したチェック・ビット
と、それら１２８個のデータ・ビットを最初にこのチッ
プに書き込んだときに、それら１２８個のデータ・ビッ
トについて予め記憶しておいたチェック・ビットとの間
の比較を行なう。この比較は、シンドローム・ジェネレ
ータの夫々の出力部（不図示）において、１つ１つのビ
ットごとにＸＯＲ演算を実行することによって行なう。
この比較の結果発生する９個のシンドローム・ビット
は、誤りシンドローム・アドレスを表わすものである。
このシンドローム・データは９ビットのシンドローム・
バス３２上へ送出し、そして、このシンドローム・デー
タの２進値は、１２８個のＮＯＲデバイス３６（即ちデ
ータ・ビット１個につき１個づつのＮＯＲデバイス）に
よりデコードするようにしてあり、それによって、不良
ビットの位置を（即ち、どのデータ・ビットが不良か
を）表わすようになっている。１３７個のビットから成
るＥＣＷの中に誤りが１つもなかった場合には、新たに
発生した複数のチェック・ビットは、当該データ・ビッ
トを最初に書き込んだときに記憶しておいた複数のチェ
ック・ビットと同じものとなっており、この場合には、
結果的に発生されるシンドローム・アドレスは「０」に
なる。誤りが有った場合には、シンドローム・バス３２
は、不良ビットの位置を示す９ビットのアドレス信号
（１／１２８）を供給し、そして該当する位置にあるＮ
ＯＲデコーダ３６が、誤りフラグ・ビットＥＢを発生す
ることになる。１２８個のＮＯＲデコーダ３６からの夫
々の出力は、１２８個のＸＯＲゲート３８において、１
２８個のデータ・ビットの夫々との間でＸＯＲ（排他的
論理和）が取られ、これによって、あるデータ・ビット
に対応した誤りビットＥＢが活性化されていた場合に
は、そのデータ・ビットを反転する。そして、それら１
２８個の２入力ＸＯＲデバイス３８の各々からの出力
が、１２８ビットのＳＲＡＭレジスタを駆動し、それに
よって、誤り無しのデータ・ビットがこのＳＲＡＭレジ
スタに供給されるようになっている。
【００３５】実際問題としては、シンドローム・ジェネ
レータ３０Ｓ１〜３０Ｓ９の中のＸＯＲゲートは、従来
の任意の種類のロジックを用いて構成することのできる
ものであるが、差動カスコード電圧スイッチ（ＤＣＶ
Ｓ）ロジックを用いるのが好ましい。ＤＣＶＳは、１９
８６年２月にグリフィンら（Griffin et al ）に対して
発行された米国特許第４５７００８４号（同米国特許の
教示はこの言及により本開示に包含する）に詳細に説明
されている。図７はＤＣＶＳ形の４入力ＸＯＲの回路図
である。トランジスタＴ２〜Ｔ１５によって、４入力Ｘ
ＯＲの機能を有するＮ形の組合せロジックを形成してお
り、この４入力ＸＯＲには、ＡＴ、ＡＣからＤＴ、ＤＣ
までの差動入力部を備えている。フェイズ信号ＰＣが駆
動されてハイ状態とされたならば、差分信号Ａ、Ｂ、
Ｃ、及びＤの排他的論理和（ＸＯＲ）である差分出力
を、トランジスタＴ１６、Ｔ１７、Ｔ２０、及びＴ２１
によって形成されているインバータによって駆動して、
ノードＱＴ及びＱＣに発生する。また、トランジスタＴ
１８及びＴ２２がソフト・ラッチ作用することによっ
て、リークに対する防護をなしている。
レータ３０Ｓ１〜３０Ｓ９の中のＸＯＲゲートは、従来
の任意の種類のロジックを用いて構成することのできる
ものであるが、差動カスコード電圧スイッチ（ＤＣＶ
Ｓ）ロジックを用いるのが好ましい。ＤＣＶＳは、１９
８６年２月にグリフィンら（Griffin et al ）に対して
発行された米国特許第４５７００８４号（同米国特許の
教示はこの言及により本開示に包含する）に詳細に説明
されている。図７はＤＣＶＳ形の４入力ＸＯＲの回路図
である。トランジスタＴ２〜Ｔ１５によって、４入力Ｘ
ＯＲの機能を有するＮ形の組合せロジックを形成してお
り、この４入力ＸＯＲには、ＡＴ、ＡＣからＤＴ、ＤＣ
までの差動入力部を備えている。フェイズ信号ＰＣが駆
動されてハイ状態とされたならば、差分信号Ａ、Ｂ、
Ｃ、及びＤの排他的論理和（ＸＯＲ）である差分出力
を、トランジスタＴ１６、Ｔ１７、Ｔ２０、及びＴ２１
によって形成されているインバータによって駆動して、
ノードＱＴ及びＱＣに発生する。また、トランジスタＴ
１８及びＴ２２がソフト・ラッチ作用することによっ
て、リークに対する防護をなしている。
【００３６】ＤＣＶＳロジックを用いる理由は、高スイ
ッチング速度であることと、優れたテスト容易性（テス
タビリティ）を有することとの、２つを兼ね備えている
からである。第１段Ｓ１に入力データ・ビットを受け取
ってから訂正処理済データをＳＲＡＭへ転送するまでの
合計遅延は、５ナノ秒程度となっている。前述のジャワ
ラ論文の中で指摘されているように、過去においてオン
チップＥＣＣが採用されなかった主な理由の１つに、オ
ンチップＥＣＣとしたならば、それによって合計アクセ
ス・サイクルに追加される遅延が余りにも大きいという
ことがあった。本実施例のＥＣＣ回路は、ＤＣＶＳロジ
ックを用いることによって、アクセスに関する大きな代
償を払うことなく歩留り並びに訂正に関するＥＣＣの利
点が得られる程度にまで、この遅延を短縮している。更
には、ＥＣＣロジックが１００％のテスト容易性を発揮
し得るようにもしている。即ち、図５及び図６に示すよ
うに、ＳＲＡＭ４０の一部分４０Ｄを介して、９個のチ
ェック・ビットに個別にアクセスできるようにしている
のである。図５に示すように、１テスト・サイクルの間
にスイッチＳＷの切替位置を変化させることによって、
シンドローム・バス３２上に送出されているチェック・
ビットを無視して、テスト用のチェック・ビットを直
接、ＳＲＡＭ４０Ｄからデータ線ＤＬ上へ書き込むこと
ができるようにしてある。データ・ビットの様々な組合
せ（テスト・ベクトル）に対応したチェック・ビットを
外部から設定することによって、ＥＣＣロジック・シス
テムを関与させることなく、ＤＲＡＭの複数のメモリ・
セルを個別にテストすることができるようになってい
る。更にはＥＣＣロジックを迅速にテストすることも可
能となっており、これは、ＤＣＶＳロジックの諸々の故
障モードが固有の特性を有することによるものである。
即ち、ＤＣＶＳロジックの２つのゲートからの夫々の出
力は、セット状態になるまでは共に「０」となってお
り、そしてセット状態となったならば、それら出力うち
の一方が、しかも一方のみが「１」になるものである。
もしこのロジックが故障したならば、それら出力は、一
方のみが「１」になるはずのところが、共に「１」とな
るか、あるいは共に「０」となり、これらの状態がロジ
ックの中を伝播されることによって、障害検出が容易に
行なわれるのである。
ッチング速度であることと、優れたテスト容易性（テス
タビリティ）を有することとの、２つを兼ね備えている
からである。第１段Ｓ１に入力データ・ビットを受け取
ってから訂正処理済データをＳＲＡＭへ転送するまでの
合計遅延は、５ナノ秒程度となっている。前述のジャワ
ラ論文の中で指摘されているように、過去においてオン
チップＥＣＣが採用されなかった主な理由の１つに、オ
ンチップＥＣＣとしたならば、それによって合計アクセ
ス・サイクルに追加される遅延が余りにも大きいという
ことがあった。本実施例のＥＣＣ回路は、ＤＣＶＳロジ
ックを用いることによって、アクセスに関する大きな代
償を払うことなく歩留り並びに訂正に関するＥＣＣの利
点が得られる程度にまで、この遅延を短縮している。更
には、ＥＣＣロジックが１００％のテスト容易性を発揮
し得るようにもしている。即ち、図５及び図６に示すよ
うに、ＳＲＡＭ４０の一部分４０Ｄを介して、９個のチ
ェック・ビットに個別にアクセスできるようにしている
のである。図５に示すように、１テスト・サイクルの間
にスイッチＳＷの切替位置を変化させることによって、
シンドローム・バス３２上に送出されているチェック・
ビットを無視して、テスト用のチェック・ビットを直
接、ＳＲＡＭ４０Ｄからデータ線ＤＬ上へ書き込むこと
ができるようにしてある。データ・ビットの様々な組合
せ（テスト・ベクトル）に対応したチェック・ビットを
外部から設定することによって、ＥＣＣロジック・シス
テムを関与させることなく、ＤＲＡＭの複数のメモリ・
セルを個別にテストすることができるようになってい
る。更にはＥＣＣロジックを迅速にテストすることも可
能となっており、これは、ＤＣＶＳロジックの諸々の故
障モードが固有の特性を有することによるものである。
即ち、ＤＣＶＳロジックの２つのゲートからの夫々の出
力は、セット状態になるまでは共に「０」となってお
り、そしてセット状態となったならば、それら出力うち
の一方が、しかも一方のみが「１」になるものである。
もしこのロジックが故障したならば、それら出力は、一
方のみが「１」になるはずのところが、共に「１」とな
るか、あるいは共に「０」となり、これらの状態がロジ
ックの中を伝播されることによって、障害検出が容易に
行なわれるのである。
【００３７】以上で、ＥＣＣブロック３０の説明を終了
する。次に、本発明における冗長システムについて、図
８〜図１２を参照して説明する。
する。次に、本発明における冗長システムについて、図
８〜図１２を参照して説明する。
【００３８】ビット線冗長構成の動作を説明するについ
ては、その前に先ず、本発明におけるデータ線の構成に
ついて理解しておく必要がある。ここまでの説明では、
データ線については、単に、アレイの複数本のビット線
をＥＣＣシステムの複数の入力部に接続している、複数
本の線であると説明しただけであった。しかしながら実
際には、それらデータ線は、３つの要素に分かれてい
る。それら３つの要素とは、プリデータ線（ＰＤＬ）
と、中間データ線（ＭＤＬ）と、全データ線（ＤＬ）と
である。ＰＤＬは、アレイの中のビット線に接続してい
る。ＭＤＬは、ＰＤＬと冗長ＰＤＬとを組合せたものに
接続する。ＤＬは、ＭＤＬか、あるいはワード線冗長構
成からのビット線かの、いずれかに接続するものであ
り、ＥＣＣシステムの入力部に結合している。複数本の
ＰＤＬは、物理的には、メモリ・アレイの上に重ねた第
２レベルの金属内に形成されている。それらＰＤＬは、
選択されたワード線に対して直角に延在していなければ
ならず、従って第１金属ビット線に対しては平行でなけ
ればならない。もし、それらＰＤＬが直線状である場合
には、１つの金属ビット線は、そのＰＤＬに対して大き
な容量性結合を有することになる。実際には、それらＰ
ＤＬの下にあるアレイの中のメモリ・セルがセンスされ
ている間に、それらＰＤＬが状態を変えてしまうような
ことはないが、しかしながら、特に、追加された負荷が
バランスしていないような場合には、その直流寄生成分
のみでもセンスアンプを妨害するには充分である。そこ
で、所与の１本のビット線に対する容量性結合を小さく
抑えるために、ＰＤＬを、アレイの上をジグザグ状に横
断するように形成してある。ＰＤＬが１つのセグメント
を横断する長さは、ＰＤＬ間の間隔と比較して極めて長
いため、ＰＤＬがビット線と交わる角度は、僅かに３度
でしかない。そのため、ＰＤＬの長さは殆ど長くなって
はいない。所期の１６分の１にまで減少しているような
最悪の装荷の場合を除外すれば、その装荷は両方のビッ
ト線の間でバランスし、従ってその結合はアライメント
に不感のものとなっている。以上は、図１５（１つのセ
グメント全体のＰＤＬを示す）と図１６（図１５の拡大
図であって、白っぽい線は第１金属（Ｍ１）ビット線、
それより黒っぽい線がＰＤＬである）とに示すとおりで
ある。更に付記すると、ＭＤＬはＰＤＬスイッチとＤＬ
との間に形成しており、ＤＬはＭＤＬスイッチとＥＣＣ
との間に形成してある。従って、これら３組のデータ線
とそれらに組み合わせたスイッチとは、ロジック・ブロ
ックのパイプライン方式のレイアウトに即したものとな
っており、即ち、これら３組のデータ線もまた、略々パ
イプライン方式でレイアウトされている。
ては、その前に先ず、本発明におけるデータ線の構成に
ついて理解しておく必要がある。ここまでの説明では、
データ線については、単に、アレイの複数本のビット線
をＥＣＣシステムの複数の入力部に接続している、複数
本の線であると説明しただけであった。しかしながら実
際には、それらデータ線は、３つの要素に分かれてい
る。それら３つの要素とは、プリデータ線（ＰＤＬ）
と、中間データ線（ＭＤＬ）と、全データ線（ＤＬ）と
である。ＰＤＬは、アレイの中のビット線に接続してい
る。ＭＤＬは、ＰＤＬと冗長ＰＤＬとを組合せたものに
接続する。ＤＬは、ＭＤＬか、あるいはワード線冗長構
成からのビット線かの、いずれかに接続するものであ
り、ＥＣＣシステムの入力部に結合している。複数本の
ＰＤＬは、物理的には、メモリ・アレイの上に重ねた第
２レベルの金属内に形成されている。それらＰＤＬは、
選択されたワード線に対して直角に延在していなければ
ならず、従って第１金属ビット線に対しては平行でなけ
ればならない。もし、それらＰＤＬが直線状である場合
には、１つの金属ビット線は、そのＰＤＬに対して大き
な容量性結合を有することになる。実際には、それらＰ
ＤＬの下にあるアレイの中のメモリ・セルがセンスされ
ている間に、それらＰＤＬが状態を変えてしまうような
ことはないが、しかしながら、特に、追加された負荷が
バランスしていないような場合には、その直流寄生成分
のみでもセンスアンプを妨害するには充分である。そこ
で、所与の１本のビット線に対する容量性結合を小さく
抑えるために、ＰＤＬを、アレイの上をジグザグ状に横
断するように形成してある。ＰＤＬが１つのセグメント
を横断する長さは、ＰＤＬ間の間隔と比較して極めて長
いため、ＰＤＬがビット線と交わる角度は、僅かに３度
でしかない。そのため、ＰＤＬの長さは殆ど長くなって
はいない。所期の１６分の１にまで減少しているような
最悪の装荷の場合を除外すれば、その装荷は両方のビッ
ト線の間でバランスし、従ってその結合はアライメント
に不感のものとなっている。以上は、図１５（１つのセ
グメント全体のＰＤＬを示す）と図１６（図１５の拡大
図であって、白っぽい線は第１金属（Ｍ１）ビット線、
それより黒っぽい線がＰＤＬである）とに示すとおりで
ある。更に付記すると、ＭＤＬはＰＤＬスイッチとＤＬ
との間に形成しており、ＤＬはＭＤＬスイッチとＥＣＣ
との間に形成してある。従って、これら３組のデータ線
とそれらに組み合わせたスイッチとは、ロジック・ブロ
ックのパイプライン方式のレイアウトに即したものとな
っており、即ち、これら３組のデータ線もまた、略々パ
イプライン方式でレイアウトされている。
【００３９】既に述べたように、クォドラントの各々
は、１１１２ビット線対の幅としてある。これら１１１
２対のうちの１６対のビット線対が、冗長ビット線対で
あり、また、それら冗長ビット線対は同時に２つのブロ
ックの置換に用いられるようにしてあり、その結果、冗
長ビット線対の要素は３２となっている。
は、１１１２ビット線対の幅としてある。これら１１１
２対のうちの１６対のビット線対が、冗長ビット線対で
あり、また、それら冗長ビット線対は同時に２つのブロ
ックの置換に用いられるようにしてあり、その結果、冗
長ビット線対の要素は３２となっている。
【００４０】図８は、ビット冗長システムのブロック図
である。４つある冗長ビット線ブロックＲＢＬＡ、ＲＢ
ＬＢ、ＲＢＬＣ、及びＲＢＬＤは、その各々のブロック
を、８本の冗長ビット線から成るビット線群としてあ
り、またそれら冗長ビット線は、互いに隣接するアレイ
・ブロックの間で共用されるようにしてある。特に、冗
長ビット線ブロックどうしは、夫々のアレイ・ブロック
の中においては、互いに物理的に離隔させて配置してあ
る。このようにしたのは、ビット線冗長構成の信頼性を
高めるためであり、即ち、１つのビット線群の冗長セル
が例えばパターンの欠陥等の原因により故障セルとなっ
てしまった場合にも、それと同一の欠陥を原因として、
他の冗長ビット線群に機能障害が発生する見込みを、低
減しておくためである。
である。４つある冗長ビット線ブロックＲＢＬＡ、ＲＢ
ＬＢ、ＲＢＬＣ、及びＲＢＬＤは、その各々のブロック
を、８本の冗長ビット線から成るビット線群としてあ
り、またそれら冗長ビット線は、互いに隣接するアレイ
・ブロックの間で共用されるようにしてある。特に、冗
長ビット線ブロックどうしは、夫々のアレイ・ブロック
の中においては、互いに物理的に離隔させて配置してあ
る。このようにしたのは、ビット線冗長構成の信頼性を
高めるためであり、即ち、１つのビット線群の冗長セル
が例えばパターンの欠陥等の原因により故障セルとなっ
てしまった場合にも、それと同一の欠陥を原因として、
他の冗長ビット線群に機能障害が発生する見込みを、低
減しておくためである。
【００４１】各クォドラントは１３９本のＰＤＬを備え
ている。それら１３９本のうちの、１３７本のＰＤＬ
は、ＥＣＷ（ＥＣＷは１２８個のデータ・ビットと９個
のチェック・ビットとから成る）をサポートしており、
また２本のＰＤＬはビット線冗長構成をサポートしてい
る。図８に示すように、それら２本のＰＤＬ（ＲＰＤＬ
１、ＲＰＤＬ２）は互いに離隔した位置に配設してあ
る。
ている。それら１３９本のうちの、１３７本のＰＤＬ
は、ＥＣＷ（ＥＣＷは１２８個のデータ・ビットと９個
のチェック・ビットとから成る）をサポートしており、
また２本のＰＤＬはビット線冗長構成をサポートしてい
る。図８に示すように、それら２本のＰＤＬ（ＲＰＤＬ
１、ＲＰＤＬ２）は互いに離隔した位置に配設してあ
る。
【００４２】各クォドラントは更に複数のヒューズ・バ
ンクを備えている。それらヒューズ・バンクは、一対の
冗長ビット線対につき２つづつ設けており、１つのクォ
ドラントには合計３２のバンクを備えている。各ヒュー
ズ・バンクは８個のヒューズを含んでいる。ヒューズ・
バンクは、図８には、要素１２Ａ、１２Ｂとして示して
ある。
ンクを備えている。それらヒューズ・バンクは、一対の
冗長ビット線対につき２つづつ設けており、１つのクォ
ドラントには合計３２のバンクを備えている。各ヒュー
ズ・バンクは８個のヒューズを含んでいる。ヒューズ・
バンクは、図８には、要素１２Ａ、１２Ｂとして示して
ある。
【００４３】以上のビット冗長構成の作用は以下のとお
りである。即ち、テストを行なった際に不良ビット線を
検出したならば、適用可能な冗長ビット線（同一のブロ
ックの同一の側の略々同一の位置にある冗長ビット線）
に対応したヒューズ・バンクに対し、その冗長ビット線
が不良ビット線に置き換わるようにプログラムする。従
来技術においては、この置換を行なうのに、ヒューズに
対し、これが不良ビット線のアドレスをレプリケートす
るようプログラムするという方法を取っていたが、本発
明においては、プログラムを施したヒューズ・バンクそ
れ自体の識別が、置換すべきビット線のアドレスを表わ
すようにしている。即ち、このヒューズ・バンクは、そ
のビット・アドレス信号を受け取るようハード的に配線
されている。そして、その受け取ったビット・アドレス
信号が、その選択した論理状態に該当していたならば、
その選択ヒューズ・ベイを読み出す。それらのヒューズ
に熔断によって設定されている論理状態は、その不良ビ
ット線が結合したＰＤＬのアドレスを示している。特
に、この動作は、その指示されたビット線が不良ビット
線であるか否かとは無関係に、各サイクルごとに生じ
る。そして、その指示されたビット線が不良でなかった
場合には、該当するヒューズ・バンクのプログラムを解
除するようにしている。図８に示すように、受け取った
アドレスが不良ビット線のアドレスであった場合には、
該当するヒューズ・ベイの複数のヒューズの状態を、８
本の出力線１４Ａまたは１４Ｂを介して、ビット冗長プ
リデコーダ１６Ａまたは１６Ｂへ転送し、それらのプリ
デコーダ１６Ａ、１６Ｂは、転送されてきた８個のヒュ
ーズ信号を、１５個のプリデコード化出力信号へ変換
し、そしてそれらの出力信号を、ビット冗長ステアリン
グ・ブロック１０Ａ、１０Ｂがデコードする。
りである。即ち、テストを行なった際に不良ビット線を
検出したならば、適用可能な冗長ビット線（同一のブロ
ックの同一の側の略々同一の位置にある冗長ビット線）
に対応したヒューズ・バンクに対し、その冗長ビット線
が不良ビット線に置き換わるようにプログラムする。従
来技術においては、この置換を行なうのに、ヒューズに
対し、これが不良ビット線のアドレスをレプリケートす
るようプログラムするという方法を取っていたが、本発
明においては、プログラムを施したヒューズ・バンクそ
れ自体の識別が、置換すべきビット線のアドレスを表わ
すようにしている。即ち、このヒューズ・バンクは、そ
のビット・アドレス信号を受け取るようハード的に配線
されている。そして、その受け取ったビット・アドレス
信号が、その選択した論理状態に該当していたならば、
その選択ヒューズ・ベイを読み出す。それらのヒューズ
に熔断によって設定されている論理状態は、その不良ビ
ット線が結合したＰＤＬのアドレスを示している。特
に、この動作は、その指示されたビット線が不良ビット
線であるか否かとは無関係に、各サイクルごとに生じ
る。そして、その指示されたビット線が不良でなかった
場合には、該当するヒューズ・バンクのプログラムを解
除するようにしている。図８に示すように、受け取った
アドレスが不良ビット線のアドレスであった場合には、
該当するヒューズ・ベイの複数のヒューズの状態を、８
本の出力線１４Ａまたは１４Ｂを介して、ビット冗長プ
リデコーダ１６Ａまたは１６Ｂへ転送し、それらのプリ
デコーダ１６Ａ、１６Ｂは、転送されてきた８個のヒュ
ーズ信号を、１５個のプリデコード化出力信号へ変換
し、そしてそれらの出力信号を、ビット冗長ステアリン
グ・ブロック１０Ａ、１０Ｂがデコードする。
【００４４】図９は、ステアリング・ブロック１０Ａ、
１０Ｂの詳細なブロック図である。これらステアリング
・ブロックの各々は、２段階のデコーダを備えている。
各ステアリング・ブロック１０Ａ、１０Ｂにおいて、そ
の第１段をなすデコーダ１１０Ａ、１１０Ｂは、１／８
デコード機能を有するものであり、また、それら各ステ
アリング・ブロック１０Ａ、１０Ｂの第２段をなすデコ
ーダの組１１２Ａ、１１２Ｂは、１／１６デコードを実
行するものである。第２段をなすこのデコーダの組に
は、１３７個の別個のデコーダ（例えば１１２Ａ１、１
１２Ａ２等）が含まれており、それらデコーダの１つ１
つが、ＰＤＬの１本づつに組合わされている。それら１
３７個のデコーダはグループ分けされており、その内訳
は、１８個のデコーダからなる群（グループ）が４つ、
１７個のデコーダからなる群が１つ、それに１６個のデ
コーダからなる群が３つである。第１段のデコーダ１１
０Ａは、プリデコーダ１６Ａから送出される１５個のデ
コード化信号のうちの６個を受け取り、それら６個の信
号をデコードすることによって、複数のデコーダ１１２
Ａの、上記８つのデコーダ群のうちのどの群がアドレス
されているのかを解読する。その選択されたデコーダ群
に所属している複数のデコーダ１１２Ａは、プリデコー
ダ１６Ａから送出されている、１５個のデコード化アド
レス信号の全てを、信号の組合せとして受け取ることに
なり、それによって（１３７個の）デコーダのうちか
ら、該当する群に所属する１個のデコーダを選択する。
あるデコーダが選択されたならば、そのデコーダはター
ンオンし、それによってそれに対応したＭＤＬを、選択
したＰＤＬから切断し、そしてその切断したＰＤＬの代
わりに、冗長ＰＤＬを代用することになる。従って、本
発明に係るビット線冗長構成は、アレイ中の任意のビッ
ト線の代わりをする置換を可能としており、またその置
換に伴うオーバヘッドは非常に少なく、アクセス遅延も
小さく、しかもこの置換を行なうには、故障しているビ
ット線に接続しているＰＤＬに代えて冗長ＰＤＬを用い
るようにするためのスイッチングを行なうだけで良いの
である。
１０Ｂの詳細なブロック図である。これらステアリング
・ブロックの各々は、２段階のデコーダを備えている。
各ステアリング・ブロック１０Ａ、１０Ｂにおいて、そ
の第１段をなすデコーダ１１０Ａ、１１０Ｂは、１／８
デコード機能を有するものであり、また、それら各ステ
アリング・ブロック１０Ａ、１０Ｂの第２段をなすデコ
ーダの組１１２Ａ、１１２Ｂは、１／１６デコードを実
行するものである。第２段をなすこのデコーダの組に
は、１３７個の別個のデコーダ（例えば１１２Ａ１、１
１２Ａ２等）が含まれており、それらデコーダの１つ１
つが、ＰＤＬの１本づつに組合わされている。それら１
３７個のデコーダはグループ分けされており、その内訳
は、１８個のデコーダからなる群（グループ）が４つ、
１７個のデコーダからなる群が１つ、それに１６個のデ
コーダからなる群が３つである。第１段のデコーダ１１
０Ａは、プリデコーダ１６Ａから送出される１５個のデ
コード化信号のうちの６個を受け取り、それら６個の信
号をデコードすることによって、複数のデコーダ１１２
Ａの、上記８つのデコーダ群のうちのどの群がアドレス
されているのかを解読する。その選択されたデコーダ群
に所属している複数のデコーダ１１２Ａは、プリデコー
ダ１６Ａから送出されている、１５個のデコード化アド
レス信号の全てを、信号の組合せとして受け取ることに
なり、それによって（１３７個の）デコーダのうちか
ら、該当する群に所属する１個のデコーダを選択する。
あるデコーダが選択されたならば、そのデコーダはター
ンオンし、それによってそれに対応したＭＤＬを、選択
したＰＤＬから切断し、そしてその切断したＰＤＬの代
わりに、冗長ＰＤＬを代用することになる。従って、本
発明に係るビット線冗長構成は、アレイ中の任意のビッ
ト線の代わりをする置換を可能としており、またその置
換に伴うオーバヘッドは非常に少なく、アクセス遅延も
小さく、しかもこの置換を行なうには、故障しているビ
ット線に接続しているＰＤＬに代えて冗長ＰＤＬを用い
るようにするためのスイッチングを行なうだけで良いの
である。
【００４５】図１０は、複数のデコーダ１１２Ａのうち
の１つのデコーダ１１２Ａ１を詳細に示したものであ
る。図中のＤＥＣと記したブロックは、先に説明したデ
コード機能を提供している。このＤＥＣの出力がハイ状
態にあるとき（これは、デコーダ１１２Ａ１が選択され
たことを表わす状態である）には、冗長ＰＤＬ（ＲＰＤ
Ｌ）がＭＤＬに接続されている必要がある。そのため、
ＤＥＣがハイ状態にあるときには、トランジスタＴＴＮ
１及びＴＴＰ１がターンオンしていることによって、Ｒ
ＰＤＬをＭＤＬの入力部へ通すようにしている。一方、
ＤＥＣがロー状態にあるときには冗長構成を起動しない
ため、トランジスタＴＴＮ１及びＴＴＰ１がオフ状態の
ままである一方で、トランジスタＴＴＮ２及びＴＴＰ２
はターンオンしているようにすることによって、ＰＤＬ
の方がＭＤＬの入力部に結合するようにしている。
の１つのデコーダ１１２Ａ１を詳細に示したものであ
る。図中のＤＥＣと記したブロックは、先に説明したデ
コード機能を提供している。このＤＥＣの出力がハイ状
態にあるとき（これは、デコーダ１１２Ａ１が選択され
たことを表わす状態である）には、冗長ＰＤＬ（ＲＰＤ
Ｌ）がＭＤＬに接続されている必要がある。そのため、
ＤＥＣがハイ状態にあるときには、トランジスタＴＴＮ
１及びＴＴＰ１がターンオンしていることによって、Ｒ
ＰＤＬをＭＤＬの入力部へ通すようにしている。一方、
ＤＥＣがロー状態にあるときには冗長構成を起動しない
ため、トランジスタＴＴＮ１及びＴＴＰ１がオフ状態の
ままである一方で、トランジスタＴＴＮ２及びＴＴＰ２
はターンオンしているようにすることによって、ＰＤＬ
の方がＭＤＬの入力部に結合するようにしている。
【００４６】以上に説明したビット冗長システムにおい
ては、１３７本のＭＤＬは、ワード冗長システム２０を
通った後に、ＥＣＣ３０へ入力されるようにしてある。
このワード冗長システムについて、これより図１１〜図
１３を参照して説明する。
ては、１３７本のＭＤＬは、ワード冗長システム２０を
通った後に、ＥＣＣ３０へ入力されるようにしてある。
このワード冗長システムについて、これより図１１〜図
１３を参照して説明する。
【００４７】ワード冗長構成のアレイ２０は、２４本の
ワード線×１０９６対のビット線対によって構成してあ
り、それらのワード線及びビット線は、ＤＲＡＭのアレ
イとは独立して動作するようにしてある。このアレイ２
０には、真のデータと、それに対して相補的なデータと
の両方を記憶するようにした、ツイン・セル式のアーキ
テクチャを採用している。このアレイ２０の規模をこの
ように小さなものとしたため、ツイン・セル領域を設け
るための追加のコストも、支援回路を設けるためのコス
トと較べて、比較的小さなもので済むようになってい
る。
ワード線×１０９６対のビット線対によって構成してあ
り、それらのワード線及びビット線は、ＤＲＡＭのアレ
イとは独立して動作するようにしてある。このアレイ２
０には、真のデータと、それに対して相補的なデータと
の両方を記憶するようにした、ツイン・セル式のアーキ
テクチャを採用している。このアレイ２０の規模をこの
ように小さなものとしたため、ツイン・セル領域を設け
るための追加のコストも、支援回路を設けるためのコス
トと較べて、比較的小さなもので済むようになってい
る。
【００４８】チップ上の、この冗長ワード線アレイ２０
の形成領域を、メイン・メモリ・アレイからは離隔した
領域としたことによって、信頼性が向上しており、その
理由は、これによって、この冗長アレイ２０が、メモリ
・アレイ内に存在するパターン欠陥等からの影響をより
受け難くなっていることにある。これは、ワード冗長構
成をＥＣＣシステムと組合せて用いる場合には特に重要
なことであり、なぜならば、ＥＣＣを採用した場合に
は、ワード冗長構成の歩留りの悪さの影響が相対的に増
大するからである。更には、複数の冗長ワード線を、ク
ォドラントのある特定のセグメント内に形成しないよう
にしているため、それら冗長ワード線を、そのクォドラ
ントの中のどの障害ワード線の代わりとしても、置換す
ることができるようになっている。
の形成領域を、メイン・メモリ・アレイからは離隔した
領域としたことによって、信頼性が向上しており、その
理由は、これによって、この冗長アレイ２０が、メモリ
・アレイ内に存在するパターン欠陥等からの影響をより
受け難くなっていることにある。これは、ワード冗長構
成をＥＣＣシステムと組合せて用いる場合には特に重要
なことであり、なぜならば、ＥＣＣを採用した場合に
は、ワード冗長構成の歩留りの悪さの影響が相対的に増
大するからである。更には、複数の冗長ワード線を、ク
ォドラントのある特定のセグメント内に形成しないよう
にしているため、それら冗長ワード線を、そのクォドラ
ントの中のどの障害ワード線の代わりとしても、置換す
ることができるようになっている。
【００４９】オンチップＥＣＣと組合せた使用に最適化
したこのワード冗長システムのもう１つの特質は、ツイ
ン・セル式のアレイを採用したことにある。図１１に示
すように、各冗長ワード線ＲＷＬ０、ＲＷＬ１は、各ビ
ット線上のメモリ・セルに結合している。従って、各ワ
ード線は、ハイ状態とロー状態とを記憶している２つの
メモリ・セルに結合している。所与のあるワード線が選
択されたならば、そのワード線がターンオンすることに
よって、２本のビット線の夫々がそれらのハイの値とロ
ーの値とにセットされる。特に、この点に関しては、メ
イン・メモリとは異なった方式としてあるわけであっ
て、即ち、メイン・メモリではダミー・セルを用いて比
較用の電圧を作り出す方式としている。ツイン・セル式
の構成では、フルの「１」とフルの「０」とがセンスア
ンプへ供給されるため、そのセンスアンプが夫々の状態
を誤ってセンスする可能性は最小限となっている。また
それと同時に、センス動作のためフル論理レベルが提供
されることから、センスアンプがセット状態になるまで
の時間も短縮されている。更にそれと同時に、このアレ
イの奥行き寸法を僅かにワード線２４本分としてあるこ
とから、ビット線の長さが非常に短くて済んでおり、そ
のためビット線の転送速度が高速となり、センス動作が
更に優れたものとなっている。
したこのワード冗長システムのもう１つの特質は、ツイ
ン・セル式のアレイを採用したことにある。図１１に示
すように、各冗長ワード線ＲＷＬ０、ＲＷＬ１は、各ビ
ット線上のメモリ・セルに結合している。従って、各ワ
ード線は、ハイ状態とロー状態とを記憶している２つの
メモリ・セルに結合している。所与のあるワード線が選
択されたならば、そのワード線がターンオンすることに
よって、２本のビット線の夫々がそれらのハイの値とロ
ーの値とにセットされる。特に、この点に関しては、メ
イン・メモリとは異なった方式としてあるわけであっ
て、即ち、メイン・メモリではダミー・セルを用いて比
較用の電圧を作り出す方式としている。ツイン・セル式
の構成では、フルの「１」とフルの「０」とがセンスア
ンプへ供給されるため、そのセンスアンプが夫々の状態
を誤ってセンスする可能性は最小限となっている。また
それと同時に、センス動作のためフル論理レベルが提供
されることから、センスアンプがセット状態になるまで
の時間も短縮されている。更にそれと同時に、このアレ
イの奥行き寸法を僅かにワード線２４本分としてあるこ
とから、ビット線の長さが非常に短くて済んでおり、そ
のためビット線の転送速度が高速となり、センス動作が
更に優れたものとなっている。
【００５０】以上に説明した特質以外に関しては、この
冗長ワード線アレイの具体的な動作方式は、現行の種々
の構成におけるものと同様としてある。即ち、図１２に
示すように、欠陥ワード線のアドレスを２４個のヒュー
ズ・ベイ２２Ａ、２２Ｂのうちの１つに記憶させるよう
にしており、１つ１つのヒューズ・ベイは、この冗長ア
レイの中の、夫々１本のワード線の専用としてある。ヒ
ューズ・ベイは、そのときアドレスされている、メモリ
・アレイの中のワード線が、置換すべきワード線である
か否かを判別するものである。この判別は、その行アド
レスと、そのヒューズ・ベイに記憶しているアドレスと
を比較することによって行なう。それら双方のアドレス
が互いに一致したときに、メモリ・アレイの中の選択さ
れたワード線に代えて冗長ワード線を用いる置換を行な
うようにしており、ここでは、複数のヒューズ・ベイの
いずれも、そのヒューズ・ベイに対応する冗長ワード線
がクォドラントの中の４０９６本のワード線のうちの任
意のワード線の代わりとして置換されるように、プログ
ラムすることができるものとしてある。続いて、ＣＡＳ
サイクル中に、メモリ・アレイの中で実行されるビット
線デコードと同様のビット線デコードを実行し、それに
よって、この冗長アレイの中のビット線のうちの１本を
選択する。このデコードの関数として信号ＢＳが立ち上
り、それによってワード冗長アレイから出ている１３７
本のビット線をＥＣＣ３０へのデータ線ＤＬの入力部へ
結合する。それらＤＬ入力を、複数のＭＤＬ出力と、こ
の冗長アレイの複数のビット線との間でスイッチングす
るには、図１０に示したビット線冗長構成における置換
用のスイッチと同様に構成したスイッチング回路網を用
いれば良い。また、そのスイッチング回路網は、冗長ワ
ード線が活性化されているか否かを示す補助信号によっ
て制御するようにすれば良い。
冗長ワード線アレイの具体的な動作方式は、現行の種々
の構成におけるものと同様としてある。即ち、図１２に
示すように、欠陥ワード線のアドレスを２４個のヒュー
ズ・ベイ２２Ａ、２２Ｂのうちの１つに記憶させるよう
にしており、１つ１つのヒューズ・ベイは、この冗長ア
レイの中の、夫々１本のワード線の専用としてある。ヒ
ューズ・ベイは、そのときアドレスされている、メモリ
・アレイの中のワード線が、置換すべきワード線である
か否かを判別するものである。この判別は、その行アド
レスと、そのヒューズ・ベイに記憶しているアドレスと
を比較することによって行なう。それら双方のアドレス
が互いに一致したときに、メモリ・アレイの中の選択さ
れたワード線に代えて冗長ワード線を用いる置換を行な
うようにしており、ここでは、複数のヒューズ・ベイの
いずれも、そのヒューズ・ベイに対応する冗長ワード線
がクォドラントの中の４０９６本のワード線のうちの任
意のワード線の代わりとして置換されるように、プログ
ラムすることができるものとしてある。続いて、ＣＡＳ
サイクル中に、メモリ・アレイの中で実行されるビット
線デコードと同様のビット線デコードを実行し、それに
よって、この冗長アレイの中のビット線のうちの１本を
選択する。このデコードの関数として信号ＢＳが立ち上
り、それによってワード冗長アレイから出ている１３７
本のビット線をＥＣＣ３０へのデータ線ＤＬの入力部へ
結合する。それらＤＬ入力を、複数のＭＤＬ出力と、こ
の冗長アレイの複数のビット線との間でスイッチングす
るには、図１０に示したビット線冗長構成における置換
用のスイッチと同様に構成したスイッチング回路網を用
いれば良い。また、そのスイッチング回路網は、冗長ワ
ード線が活性化されているか否かを示す補助信号によっ
て制御するようにすれば良い。
【００５１】本発明においては、最適化したオンチップ
誤り訂正符号回路と冗長回路とを組合せたことによっ
て、フォールト・トレランスのための相乗効果が得られ
ている。この相乗効果は、誤り訂正符号の採用に伴う重
大な制約を冗長回路を用いて回避したことによって得ら
れたものであり、この重大な制約とは、１つのＥＣＷの
中に２個以上の故障ビットが発生した場合には、奇数重
みＤＥＤ／ＳＥＣ符号では、そのＥＣＷを訂正すること
ができないということである。この問題を回避するため
の方法の１つは、ビット線にインターデジテイションを
施すというものであり、これは、互いに隣接するビット
線どうし、ないしはメモリ・セルどうしを、異なったＥ
ＣＷの要素とするというものである（このようにする
と、互いに隣接するビット線ないしメモリ・セルが故障
した場合にも、それらの故障は１つのＥＣＣワードの中
の二重誤りとしては出現せず、夫々が異なったＥＣＣの
中の単一誤りとして出現するようになる）。本実施例に
おいては、１本のワード線上の８対の互いに隣接したビ
ット線対ないしメモリ・セルを、夫々に異なったＥＣＷ
に対応させている。このようにしたときに１３７ビット
のＥＣＷの中に２個以上の故障が発生する確率を計算に
より求めたところ、１６メガビットのメモリの中に４２
８個の障害メモリ・セルがランダムに発生する状況にあ
るとき、１つの１３７ビットの誤り訂正符号ワードの中
に２つの障害セルが出現することがない（従ってそのチ
ップの訂正をＥＣＣのみによって行なうことができる）
見込みは、５０％よりも上であることが分かった。従っ
て、全てのこの種の欠陥によるところの歩留りは５０％
以上ということになる。これに対して、１個のチップに
１０００個の故障メモリ・セルがランダムに発生する状
況にあるときには、いずれの誤り訂正符号ワードの中に
も複数の故障セルが発生しない見込みは２％より小さ
く、従って歩留りも２％になってしまう。
誤り訂正符号回路と冗長回路とを組合せたことによっ
て、フォールト・トレランスのための相乗効果が得られ
ている。この相乗効果は、誤り訂正符号の採用に伴う重
大な制約を冗長回路を用いて回避したことによって得ら
れたものであり、この重大な制約とは、１つのＥＣＷの
中に２個以上の故障ビットが発生した場合には、奇数重
みＤＥＤ／ＳＥＣ符号では、そのＥＣＷを訂正すること
ができないということである。この問題を回避するため
の方法の１つは、ビット線にインターデジテイションを
施すというものであり、これは、互いに隣接するビット
線どうし、ないしはメモリ・セルどうしを、異なったＥ
ＣＷの要素とするというものである（このようにする
と、互いに隣接するビット線ないしメモリ・セルが故障
した場合にも、それらの故障は１つのＥＣＣワードの中
の二重誤りとしては出現せず、夫々が異なったＥＣＣの
中の単一誤りとして出現するようになる）。本実施例に
おいては、１本のワード線上の８対の互いに隣接したビ
ット線対ないしメモリ・セルを、夫々に異なったＥＣＷ
に対応させている。このようにしたときに１３７ビット
のＥＣＷの中に２個以上の故障が発生する確率を計算に
より求めたところ、１６メガビットのメモリの中に４２
８個の障害メモリ・セルがランダムに発生する状況にあ
るとき、１つの１３７ビットの誤り訂正符号ワードの中
に２つの障害セルが出現することがない（従ってそのチ
ップの訂正をＥＣＣのみによって行なうことができる）
見込みは、５０％よりも上であることが分かった。従っ
て、全てのこの種の欠陥によるところの歩留りは５０％
以上ということになる。これに対して、１個のチップに
１０００個の故障メモリ・セルがランダムに発生する状
況にあるときには、いずれの誤り訂正符号ワードの中に
も複数の故障セルが発生しない見込みは２％より小さ
く、従って歩留りも２％になってしまう。
【００５２】ここで説明したチップでは、誤り訂正が有
効なのは、１つの誤り訂正符号ワードの中の障害ビット
の数が１つだけの場合に限られている。１つの誤り訂正
符号ワードの中に更に多くの故障が存在している場合に
は、それらの故障の回復は、冗長構成によらねばなら
ず、もし冗長構成によって回復できなければ、そのチッ
プ自体が故障チップとなる。誤り訂正でチップのフォー
ルト・トレランスの最適化を図るためには、１つの誤り
訂正符号ワードの中に複数の故障が発生するという事態
を、体系立った方法を用いて排除することが必要であ
る。これを達成するための第１のステップは、各クォド
ラントの中において、２つのブロックが、それら２つの
ブロックの中の任意の欠陥ビットに代わる置換が可能な
それらのブロックに専用のビット線を備えるようにし
た、本発明のビット線冗長構成を用いることである。コ
ンピュータによるシミュレーションと理論的な計算とに
よれば、ＥＣＣのフォールト・トレランスは、本発明の
冗長ビット線を採用することによって非常に顕著に向上
する。
効なのは、１つの誤り訂正符号ワードの中の障害ビット
の数が１つだけの場合に限られている。１つの誤り訂正
符号ワードの中に更に多くの故障が存在している場合に
は、それらの故障の回復は、冗長構成によらねばなら
ず、もし冗長構成によって回復できなければ、そのチッ
プ自体が故障チップとなる。誤り訂正でチップのフォー
ルト・トレランスの最適化を図るためには、１つの誤り
訂正符号ワードの中に複数の故障が発生するという事態
を、体系立った方法を用いて排除することが必要であ
る。これを達成するための第１のステップは、各クォド
ラントの中において、２つのブロックが、それら２つの
ブロックの中の任意の欠陥ビットに代わる置換が可能な
それらのブロックに専用のビット線を備えるようにし
た、本発明のビット線冗長構成を用いることである。コ
ンピュータによるシミュレーションと理論的な計算とに
よれば、ＥＣＣのフォールト・トレランスは、本発明の
冗長ビット線を採用することによって非常に顕著に向上
する。
【００５３】図１３に示すように、誤り訂正符号回路を
採用しない場合（即ち、冗長ビット線のみを採用した場
合）には、チップ１個あたり平均２８個の単一セル故障
がランダムに発生する状況において、１６Ｍｂのチップ
の歩留りの期待値が５０％になる。また、誤り訂正符号
回路のみを用いてビット線冗長構成を用いない場合に
は、既述の如く、チップ１個あたり平均４２８個の単一
故障がランダムに発生する状況において歩留りが５０％
になる。本発明のビット線冗長構成と誤り訂正符号とを
組合せて用いるならば、チップ１個あたり平均２７２５
個の単一セル故障がランダムに発生する状況において５
０％の歩留りが得られる。更に理論的に解明したところ
によれば、フォールト・トレランスは、セグメント１個
あたりの冗長ビット線の本数が増加するに従って急激に
向上する。従って、この具体例においてはセグメント１
個あたりの冗長ビット線の本数は２本としているが、実
際問題としては、冗長ビット線を増設すれば、それによ
って更に信頼度を増すことができる。本実施例において
冗長ビット線の本数を２本としている理由は、本発明の
冗長ワード線の技法を採用することによって更に優れた
フォールト・トレランスの最適化を達成することができ
るからである。
採用しない場合（即ち、冗長ビット線のみを採用した場
合）には、チップ１個あたり平均２８個の単一セル故障
がランダムに発生する状況において、１６Ｍｂのチップ
の歩留りの期待値が５０％になる。また、誤り訂正符号
回路のみを用いてビット線冗長構成を用いない場合に
は、既述の如く、チップ１個あたり平均４２８個の単一
故障がランダムに発生する状況において歩留りが５０％
になる。本発明のビット線冗長構成と誤り訂正符号とを
組合せて用いるならば、チップ１個あたり平均２７２５
個の単一セル故障がランダムに発生する状況において５
０％の歩留りが得られる。更に理論的に解明したところ
によれば、フォールト・トレランスは、セグメント１個
あたりの冗長ビット線の本数が増加するに従って急激に
向上する。従って、この具体例においてはセグメント１
個あたりの冗長ビット線の本数は２本としているが、実
際問題としては、冗長ビット線を増設すれば、それによ
って更に信頼度を増すことができる。本実施例において
冗長ビット線の本数を２本としている理由は、本発明の
冗長ワード線の技法を採用することによって更に優れた
フォールト・トレランスの最適化を達成することができ
るからである。
【００５４】既述の如く、このチップは４つのクォドラ
ントに分割されており、それらクォドラントの各々が、
２４本の冗長ワード線から成る別体のアレイを備えてい
る。従って、所与の１本の冗長ワード線は、１つの誤り
訂正符号ワードに複数の欠陥を含まれている場合には、
そのような誤り訂正符号ワードの８個分の機能代行を行
なう置換が可能となっており、しかも、アレイを別体の
ものとしたことと、ツイン・セル式ワード線技法を採用
したこととによって、その置換をより信頼性の良い方式
で（即ち、二重誤りを含むＥＣＷを新たに発生させる見
込みの小さい方式で）行なえるようになっている。この
能力のために、ワード線冗長構成には、ビット線冗長構
成の効果をしのぐ、相乗効果が付与されるのである。そ
してこれは、ワード線に関して、複数の故障が同じワー
ド線上に現れないようにすることによって達成されてい
る。こうして得られた歩留りの値を、図１３の更に別の
曲線で示してある。それらの歩留りの値には、この冗長
ワード線の歩留りの値が反映されている。ここで、仮に
この冗長ワード線の歩留りの値が、通常ワード線の歩留
りの値と同じであったとしたならば、５０％歩留り点
は、平均４０１６個の単一セル障害が発生する点に位置
することになる。しかしながら、本実施例のチップにお
いては、冗長ワード線は、別体のアレイとしてツイン・
セル技法を採用しているため、冗長ワード線の方が、通
常ワード線よりも欠陥に対する感受性が低減している。
このようにした冗長ワード線の歩留りの値を１００％で
あると仮定すれば、５０％歩留り点は、チップ１個あた
り平均５６６１個の単一セル故障がランダムに発生する
点に位置することになる。従って、オンチップＥＣＣに
最適化したビット線冗長構成とワード線冗長構成との両
方を用いることによって、５０％歩留り点は、ＥＣＣの
みによって達成される５０％歩留り点よりはるかに数字
の大きなところに位置するようになる。実際問題とし
て、機能し得る部品が特に必要な製造サイクルの初期に
おける歩留りが、これによって顕著に向上し、またそれ
と同時に、チップの領域故障に対する耐性も向上する。
チップの製造工程の複雑さ及び／または費用がある程度
一定のものであるとすれば、これらの歩留り及び／また
は信頼性の向上は決定的な重要性を持つことになる。
ントに分割されており、それらクォドラントの各々が、
２４本の冗長ワード線から成る別体のアレイを備えてい
る。従って、所与の１本の冗長ワード線は、１つの誤り
訂正符号ワードに複数の欠陥を含まれている場合には、
そのような誤り訂正符号ワードの８個分の機能代行を行
なう置換が可能となっており、しかも、アレイを別体の
ものとしたことと、ツイン・セル式ワード線技法を採用
したこととによって、その置換をより信頼性の良い方式
で（即ち、二重誤りを含むＥＣＷを新たに発生させる見
込みの小さい方式で）行なえるようになっている。この
能力のために、ワード線冗長構成には、ビット線冗長構
成の効果をしのぐ、相乗効果が付与されるのである。そ
してこれは、ワード線に関して、複数の故障が同じワー
ド線上に現れないようにすることによって達成されてい
る。こうして得られた歩留りの値を、図１３の更に別の
曲線で示してある。それらの歩留りの値には、この冗長
ワード線の歩留りの値が反映されている。ここで、仮に
この冗長ワード線の歩留りの値が、通常ワード線の歩留
りの値と同じであったとしたならば、５０％歩留り点
は、平均４０１６個の単一セル障害が発生する点に位置
することになる。しかしながら、本実施例のチップにお
いては、冗長ワード線は、別体のアレイとしてツイン・
セル技法を採用しているため、冗長ワード線の方が、通
常ワード線よりも欠陥に対する感受性が低減している。
このようにした冗長ワード線の歩留りの値を１００％で
あると仮定すれば、５０％歩留り点は、チップ１個あた
り平均５６６１個の単一セル故障がランダムに発生する
点に位置することになる。従って、オンチップＥＣＣに
最適化したビット線冗長構成とワード線冗長構成との両
方を用いることによって、５０％歩留り点は、ＥＣＣの
みによって達成される５０％歩留り点よりはるかに数字
の大きなところに位置するようになる。実際問題とし
て、機能し得る部品が特に必要な製造サイクルの初期に
おける歩留りが、これによって顕著に向上し、またそれ
と同時に、チップの領域故障に対する耐性も向上する。
チップの製造工程の複雑さ及び／または費用がある程度
一定のものであるとすれば、これらの歩留り及び／また
は信頼性の向上は決定的な重要性を持つことになる。
【００５５】ＥＣＣ３０によってデータ・ビットの訂正
を行なったなら、その訂正済のＥＣＷをＳＲＡＭ４０へ
転送する。ＳＲＡＭ４０は１×１４４ビットのデータ・
レジスタであり、このＳＲＡＭのセルの各々は、一般的
な、４個のデバイスから成るクロス結合型ラッチ（図１
４に４０Ａで示した）である。図１４に示すように、Ｓ
ＲＡＭ４０のセルが記憶する論理状態を設定することの
できるソースには、２つの異なったソースがあり、即
ち、このチップの外から（ＷＤＣとＷＤＴとを介して）
設定することもでき、また、ＥＣＣの出力部から（ＳＲ
ＴとＳＲＣとを介して）設定することもできるようにな
っている。更には、ＳＲＡＭ４０のセルがデータを送出
することのできる送出先にも、２つの送出先がある。即
ち、ＥＣＣへ（ＣＡとＴＡとを介して）送出すること
も、出力ピンへ（出力部ＳＲＯを介して）送出すること
も、いずれも可能としてある。このＳＲＡＭの複数のセ
ルは、各々が７２個のセルから成る２つのセル群にグル
ープ分けされている。図３に示すように、出力ピンから
のデータの読出し、ないしは出力ピンへのデータの書込
みの際に、各セル群の中の７２個のセルのうちのどのセ
ルにアクセスすべきかを、デコーダ８４が決定するよう
にしている（図１４において、書込みサイクルにおける
デコード信号はＤＥＣＷであり、読出しサイクルにおけ
るデコード信号はＤＥＣＲ及びＤＥＣＲ’である）。
を行なったなら、その訂正済のＥＣＷをＳＲＡＭ４０へ
転送する。ＳＲＡＭ４０は１×１４４ビットのデータ・
レジスタであり、このＳＲＡＭのセルの各々は、一般的
な、４個のデバイスから成るクロス結合型ラッチ（図１
４に４０Ａで示した）である。図１４に示すように、Ｓ
ＲＡＭ４０のセルが記憶する論理状態を設定することの
できるソースには、２つの異なったソースがあり、即
ち、このチップの外から（ＷＤＣとＷＤＴとを介して）
設定することもでき、また、ＥＣＣの出力部から（ＳＲ
ＴとＳＲＣとを介して）設定することもできるようにな
っている。更には、ＳＲＡＭ４０のセルがデータを送出
することのできる送出先にも、２つの送出先がある。即
ち、ＥＣＣへ（ＣＡとＴＡとを介して）送出すること
も、出力ピンへ（出力部ＳＲＯを介して）送出すること
も、いずれも可能としてある。このＳＲＡＭの複数のセ
ルは、各々が７２個のセルから成る２つのセル群にグル
ープ分けされている。図３に示すように、出力ピンから
のデータの読出し、ないしは出力ピンへのデータの書込
みの際に、各セル群の中の７２個のセルのうちのどのセ
ルにアクセスすべきかを、デコーダ８４が決定するよう
にしている（図１４において、書込みサイクルにおける
デコード信号はＤＥＣＷであり、読出しサイクルにおけ
るデコード信号はＤＥＣＲ及びＤＥＣＲ’である）。
【００５６】ＳＲＡＭ４０は、主としてＥＣＷへのアク
セスのための手段として用いるものであるが、ただしそ
の他の利点をも提供しており、その利点とは、オンチッ
プＥＣＣシステムとするために払うアクセスに関する代
償、及び／または面積に関する代償を低減するのに役立
つということである。即ち、１２８個のデータ・ビット
が、このメモリの出力ピンに近接した部分において利用
可能であるために、例えばページ・モード、スタテッィ
ク・コラム・モード、並びに前述のＩＢＭ社に譲渡され
た米国特許第４８４５６６４号に記載されているアクセ
ス・モード等の様々な複数ビット出力モードを、非常に
高速のデータ転送速度で実行することができるようにな
っている。ＳＲＡＭを用いることによって実行可能なそ
の他の動作モードの１つに、ページ・クリア・モードが
ある。即ち、書込みサイクル中に、このＳＲＡＭに書込
みを行って、Ｉ／Ｏパッドに在るデータ状態にする。続
いてこのデータはアレイへ書戻すが、その際に、アドレ
スは、ＲＥ時には選択したワード線を表わし、また、Ｃ
ＡＳ時には選択したＥＣＷを表わすようにする。このよ
うにして、１枚のページのビット位置が不連続である
（即ちインターデジテイションが施されている）ことに
より、高速でデータ・パターンの書込みが行なえる。チ
ップがなおページ・クリア機能を行なっている間に読出
しサイクルを実行すれば、メモリ・アレイのそのデータ
がＳＲＡＭへ取り出され、その１２８個のデータ・ビッ
トの全てが互いに比較される。これによって、テスト時
間が１２８分の１に低減される。この数字はチップの１
つのクォドラント（４メガビット）についてのものであ
る。チップ全体におけるテスト時間の低減は、１２８×
４、即ち５１２分の１になる。
セスのための手段として用いるものであるが、ただしそ
の他の利点をも提供しており、その利点とは、オンチッ
プＥＣＣシステムとするために払うアクセスに関する代
償、及び／または面積に関する代償を低減するのに役立
つということである。即ち、１２８個のデータ・ビット
が、このメモリの出力ピンに近接した部分において利用
可能であるために、例えばページ・モード、スタテッィ
ク・コラム・モード、並びに前述のＩＢＭ社に譲渡され
た米国特許第４８４５６６４号に記載されているアクセ
ス・モード等の様々な複数ビット出力モードを、非常に
高速のデータ転送速度で実行することができるようにな
っている。ＳＲＡＭを用いることによって実行可能なそ
の他の動作モードの１つに、ページ・クリア・モードが
ある。即ち、書込みサイクル中に、このＳＲＡＭに書込
みを行って、Ｉ／Ｏパッドに在るデータ状態にする。続
いてこのデータはアレイへ書戻すが、その際に、アドレ
スは、ＲＥ時には選択したワード線を表わし、また、Ｃ
ＡＳ時には選択したＥＣＷを表わすようにする。このよ
うにして、１枚のページのビット位置が不連続である
（即ちインターデジテイションが施されている）ことに
より、高速でデータ・パターンの書込みが行なえる。チ
ップがなおページ・クリア機能を行なっている間に読出
しサイクルを実行すれば、メモリ・アレイのそのデータ
がＳＲＡＭへ取り出され、その１２８個のデータ・ビッ
トの全てが互いに比較される。これによって、テスト時
間が１２８分の１に低減される。この数字はチップの１
つのクォドラント（４メガビット）についてのものであ
る。チップ全体におけるテスト時間の低減は、１２８×
４、即ち５１２分の１になる。
【００５７】再び図３に関し、データＩ／Ｏブロック４
０Ｃには、上で説明した様々な動作モードとすることに
よって生じる、様々な高速のデータ転送速度に対応でき
るように、データ転送速度を制御自在としたオフチップ
・ドライバ（ＯＣＤ）が含まれている。また、それと共
に、このＯＣＤは、メモリ・カードに種々の、そして多
くのデータ用の配線網が用いられているために発生す
る、電流サージに対する高度の耐性をも備えていなけれ
ばならない。これらの特性を備えたＯＣＤ構造でありさ
えすれば、どのようなＯＣＤ構造でも採用することがで
きるが、ただし、発明の名称を「ＣＭＯＳドライバ回路
（CMOS Driver Circuit ）」とした、１９８９年１０月
１０日付でドレイクら（Drake et al ）が出願しＩＢＭ
社に譲渡した米国特許第５０１５８８０号に記載されて
いるＯＣＤ構造を採用することが好ましいといえる。ま
た、上で説明した様々な動作モードを設定するために
は、一般的な手段を用いて動作設定するようにしてもよ
いが、本実施例においては、それらの動作モードの設定
を電子的に行なうようにしており、それによって、ただ
１つの型式のシリコン部品で複数の動作モードをサポー
トできるようにしている。このチップは、電源投入時に
は、このチップを搭載したパッケージに応じて定まるデ
フォールト・モードで先ず立ち上るようにしてあり、そ
して、例えばトグル・モード、高速ページ・モード、ス
タティック・コラム・モード等のこのチップの種々の動
作モードのうちの任意の動作モードへと入れることがで
きるようにしてある。また、それらの動作モードへ入れ
るためには、単に、行イネーブル信号ＲＥが発生する以
前の、列イネーブル信号ＣＥ及びワード・イネーブル信
号ＷＥが活性化しているときのアドレス入力をモニタし
ていれば良い。この特質により、このメモリ・チップは
同時に２つ以上の動作モードで（ただしそれらの動作モ
ードは、例えばスタティック・コラム・モードとクリア
・ページ・モードというように、互いにコンパチブルな
程度の動作モードである）動作し得るようになってい
る。複数のモード・アドレス・デコーダがアドレス信号
をモニタするようにしており、そして、あるモード・ア
ドレス・デコーダが該当するアドレスを受け取ったなら
ば、それによって１つの動作モードを選択するようにす
る。即ち、その活性化されたモード・アドレス・デコー
ダが、図３の「データＩ／Ｏ及びマルチプレクシング」
４０Ｃへ制御信号を送出して、この「データＩ／Ｏ及び
マルチプレクシング」の動作を、選択された動作モード
の関数として制御する。動作モードのプログラミング
を、このように電子的に行なうようにしたことによっ
て、チップ寸法、電力、ないしは性能に悪影響が及ばず
に済んでいる。また、このことによって、コスト並びに
時間の節約が可能となっており、それは、ワンチップの
シリコン部品のみを、設計し、その特性を定め、製造
し、在庫させ、テストし、等々するだけで良いという事
実によるものである。そしてこのシリコン部品は、その
アレイの全てのパターン感受性について完全にテストし
ておく。テスト時間の殆どの部分はアレイのテストに費
やされるものであり、一方、動作モードの検証には短時
間のテストで充分である。なぜならば、動作のモードと
は、パッドとＳＲＡＭとをインターフェイスするロジッ
クに過ぎないからである。
０Ｃには、上で説明した様々な動作モードとすることに
よって生じる、様々な高速のデータ転送速度に対応でき
るように、データ転送速度を制御自在としたオフチップ
・ドライバ（ＯＣＤ）が含まれている。また、それと共
に、このＯＣＤは、メモリ・カードに種々の、そして多
くのデータ用の配線網が用いられているために発生す
る、電流サージに対する高度の耐性をも備えていなけれ
ばならない。これらの特性を備えたＯＣＤ構造でありさ
えすれば、どのようなＯＣＤ構造でも採用することがで
きるが、ただし、発明の名称を「ＣＭＯＳドライバ回路
（CMOS Driver Circuit ）」とした、１９８９年１０月
１０日付でドレイクら（Drake et al ）が出願しＩＢＭ
社に譲渡した米国特許第５０１５８８０号に記載されて
いるＯＣＤ構造を採用することが好ましいといえる。ま
た、上で説明した様々な動作モードを設定するために
は、一般的な手段を用いて動作設定するようにしてもよ
いが、本実施例においては、それらの動作モードの設定
を電子的に行なうようにしており、それによって、ただ
１つの型式のシリコン部品で複数の動作モードをサポー
トできるようにしている。このチップは、電源投入時に
は、このチップを搭載したパッケージに応じて定まるデ
フォールト・モードで先ず立ち上るようにしてあり、そ
して、例えばトグル・モード、高速ページ・モード、ス
タティック・コラム・モード等のこのチップの種々の動
作モードのうちの任意の動作モードへと入れることがで
きるようにしてある。また、それらの動作モードへ入れ
るためには、単に、行イネーブル信号ＲＥが発生する以
前の、列イネーブル信号ＣＥ及びワード・イネーブル信
号ＷＥが活性化しているときのアドレス入力をモニタし
ていれば良い。この特質により、このメモリ・チップは
同時に２つ以上の動作モードで（ただしそれらの動作モ
ードは、例えばスタティック・コラム・モードとクリア
・ページ・モードというように、互いにコンパチブルな
程度の動作モードである）動作し得るようになってい
る。複数のモード・アドレス・デコーダがアドレス信号
をモニタするようにしており、そして、あるモード・ア
ドレス・デコーダが該当するアドレスを受け取ったなら
ば、それによって１つの動作モードを選択するようにす
る。即ち、その活性化されたモード・アドレス・デコー
ダが、図３の「データＩ／Ｏ及びマルチプレクシング」
４０Ｃへ制御信号を送出して、この「データＩ／Ｏ及び
マルチプレクシング」の動作を、選択された動作モード
の関数として制御する。動作モードのプログラミング
を、このように電子的に行なうようにしたことによっ
て、チップ寸法、電力、ないしは性能に悪影響が及ばず
に済んでいる。また、このことによって、コスト並びに
時間の節約が可能となっており、それは、ワンチップの
シリコン部品のみを、設計し、その特性を定め、製造
し、在庫させ、テストし、等々するだけで良いという事
実によるものである。そしてこのシリコン部品は、その
アレイの全てのパターン感受性について完全にテストし
ておく。テスト時間の殆どの部分はアレイのテストに費
やされるものであり、一方、動作モードの検証には短時
間のテストで充分である。なぜならば、動作のモードと
は、パッドとＳＲＡＭとをインターフェイスするロジッ
クに過ぎないからである。
【００５８】以上を要約するならば、ここでは、ビット
線冗長構成とワード線冗長構成との両方をオンチップＥ
ＣＣのサポートに最適化した、ＤＲＡＭのアーキテクチ
ャについて説明した。これらのビット線冗長システム並
びにワード線冗長システムの最適化は、オンチップＥＣ
Ｃを実現するという意図の下に案出したものであるが、
しかしながら、実際には、それら最適化したシステムの
うちの一方ないしは両方を用いることによって、従来の
システム・レベルのＥＣＣをサポートする場合にも、多
方面に亙る同じ利点を得ることができる。本発明のワー
ド線冗長構成は、ツイン・セル技法を用いることによっ
て差分信号を最大限にしている。しかしながら実際問題
としては、ワード線冗長システムの夫々のビット線を駆
動する手段としては、レール電位をフル電位とするよう
な任意の手段、例えば、ＳＲＡＭのセル等を利用するこ
とも可能である。更には、本実施例においては、特に、
ＳＥＣ／ＤＥＤ奇数重みハミング符号を用いているが、
いかなる種類の誤り訂正符号でも使用することができ
る。
線冗長構成とワード線冗長構成との両方をオンチップＥ
ＣＣのサポートに最適化した、ＤＲＡＭのアーキテクチ
ャについて説明した。これらのビット線冗長システム並
びにワード線冗長システムの最適化は、オンチップＥＣ
Ｃを実現するという意図の下に案出したものであるが、
しかしながら、実際には、それら最適化したシステムの
うちの一方ないしは両方を用いることによって、従来の
システム・レベルのＥＣＣをサポートする場合にも、多
方面に亙る同じ利点を得ることができる。本発明のワー
ド線冗長構成は、ツイン・セル技法を用いることによっ
て差分信号を最大限にしている。しかしながら実際問題
としては、ワード線冗長システムの夫々のビット線を駆
動する手段としては、レール電位をフル電位とするよう
な任意の手段、例えば、ＳＲＡＭのセル等を利用するこ
とも可能である。更には、本実施例においては、特に、
ＳＥＣ／ＤＥＤ奇数重みハミング符号を用いているが、
いかなる種類の誤り訂正符号でも使用することができ
る。
【００５９】既に述べたように、本発明の誤り回復シス
テムは、製造時のハード的障害と、製造後の実地使用中
に発生するソフト的ないしハード的障害との、いずれの
障害の訂正にも用いることのできるものである。ただ
し、時がたてばその半導体プロセスの欠陥探究が進み、
良好ビットの歩留りが充分に大きくなり、なお残ってい
る不良ビットを冗長システムのみによって処置し得るレ
ベルにまで、その欠陥探究が達することが考えられる。
そして、そのようになったならば、オンチップＥＣＣ回
路は除去してしまい、残りの支援回路（例えばＳＲＡＭ
等）を用いて、ＥＣＣの機能をシステム・レベルで実行
するようにすることが望ましいこともあり、また、その
ようしても、ＥＣＷをＳＲＡＭの中に記憶させておくこ
とによってもたらされる、高速のデータ転送速度と効率
的なコピー／テスト・モードとを享受することができ
る。本発明のアーキテクチャは、そのような場合に、Ｅ
ＣＣブロックを容易に除去し得るようにするものであ
る。図１に示したように、夫々のクォドラントの各々の
ＥＣＣブロック３０は、このチップの、そのＥＣＣブロ
ック３０以外の他の回路が形成されていない領域に形成
してあることに注意されたい。更には、隣接するＥＣＣ
ブロックどうしを、このチップの一方の長辺から他方の
長辺へ向かって延在した、このチップの矩形の領域に形
成してあることにも注意されたい。従って、ＥＣＣブロ
ック３０は、その他の支援回路に支障をきたすことなく
完全に除去することができるようになっている（その場
合、ＭＤＬの出力を直接ＳＲＡＭの入力へ結合するよう
にする）。これによって、最小限の設計変更コストでチ
ップ上の「地所」を顕著に節約することができる。
テムは、製造時のハード的障害と、製造後の実地使用中
に発生するソフト的ないしハード的障害との、いずれの
障害の訂正にも用いることのできるものである。ただ
し、時がたてばその半導体プロセスの欠陥探究が進み、
良好ビットの歩留りが充分に大きくなり、なお残ってい
る不良ビットを冗長システムのみによって処置し得るレ
ベルにまで、その欠陥探究が達することが考えられる。
そして、そのようになったならば、オンチップＥＣＣ回
路は除去してしまい、残りの支援回路（例えばＳＲＡＭ
等）を用いて、ＥＣＣの機能をシステム・レベルで実行
するようにすることが望ましいこともあり、また、その
ようしても、ＥＣＷをＳＲＡＭの中に記憶させておくこ
とによってもたらされる、高速のデータ転送速度と効率
的なコピー／テスト・モードとを享受することができ
る。本発明のアーキテクチャは、そのような場合に、Ｅ
ＣＣブロックを容易に除去し得るようにするものであ
る。図１に示したように、夫々のクォドラントの各々の
ＥＣＣブロック３０は、このチップの、そのＥＣＣブロ
ック３０以外の他の回路が形成されていない領域に形成
してあることに注意されたい。更には、隣接するＥＣＣ
ブロックどうしを、このチップの一方の長辺から他方の
長辺へ向かって延在した、このチップの矩形の領域に形
成してあることにも注意されたい。従って、ＥＣＣブロ
ック３０は、その他の支援回路に支障をきたすことなく
完全に除去することができるようになっている（その場
合、ＭＤＬの出力を直接ＳＲＡＭの入力へ結合するよう
にする）。これによって、最小限の設計変更コストでチ
ップ上の「地所」を顕著に節約することができる。
【図１】本発明のメモリ・チップ・アーキテクチャを組
み込んだメモリ・チップのレイアウトの上面図である。
み込んだメモリ・チップのレイアウトの上面図である。
【図２】図１のメモリ・チップの４つのクォドラントの
うちの１つの拡大図である。
うちの１つの拡大図である。
【図３】本発明のメモリ・アーキテクチャのブロック図
である。
である。
【図４】本発明のメモリ・アレイの中の１ビット線対の
回路図である。
回路図である。
【図５】本発明のＥＣＣシステムのブロック図であり、
書戻し動作を示している。
書戻し動作を示している。
【図６】本発明のＥＣＣシステムのブロック図であり、
取出し動作を示している。
取出し動作を示している。
【図７】図５及び図６のＥＣＣシステムに用いている、
４入力ＤＣＶＳ・ＸＯＲの回路図である。
４入力ＤＣＶＳ・ＸＯＲの回路図である。
【図８】本発明のビット冗長システムのブロック図であ
る。
る。
【図９】任意の線を任意の線へ接続し得る方式で複数本
のＰＤＬと複数本の冗長ＰＤＬとを複数本のＭＤＬへ接
続する、スイッチ回路網のブロック図である。
のＰＤＬと複数本の冗長ＰＤＬとを複数本のＭＤＬへ接
続する、スイッチ回路網のブロック図である。
【図１０】図９において用いているスイッチ回路の回路
図である。
図である。
【図１１】本発明のワード線冗長アレイの１ビット線対
の回路図である。
の回路図である。
【図１２】本発明のワード線冗長アレイのブロック図で
ある。
ある。
【図１３】本発明の誤りメモリ回復技法を含む種々の誤
りメモリ回復技法における、単一セル障害の平均個数に
対する歩留りのグラフである。
りメモリ回復技法における、単一セル障害の平均個数に
対する歩留りのグラフである。
【図１４】本発明のＳＲＡＭの複数のセルのうちの１つ
を、読出し／書込み支援回路と共に示す回路図である。
を、読出し／書込み支援回路と共に示す回路図である。
【図１５】図１のメモリ・アレイの一部分の上面図であ
り、本発明のプリデータ線ＰＤＬのレイアウトを示す。
り、本発明のプリデータ線ＰＤＬのレイアウトを示す。
【図１６】図１５のメモリ・アレイの一部分の拡大図で
ある。
ある。
１０Ａ、１０Ｂ ビット冗長ステアリング・ブロック １６Ａ、１６Ｂ プリデコーダ ２０ ワード冗長アレイ ２２Ａ、２２Ｂ ヒューズ・ベイ ３０ 誤り訂正回路（ＥＣＣ） ４０ ＳＲＡＭ ５０ Ｉ／Ｏパッド １００ メモリ・チップ １１０Ａ、１１０Ｂ デコーダ １１２Ａ、１１２Ｂ デコーダ ＥＣＷ 誤り訂正ワード ＰＤＬ プリデータ線 ＭＤＬ 中間データ線 ＤＬ 全データ線 ＲＢＬＡ、ＲＢＬＢ、ＲＢＬＣ、ＲＢＬＤ 冗長ビット
線ブロック ＲＷＬ０、ＲＷＬ１ 冗長ワード線
線ブロック ＲＷＬ０、ＲＷＬ１ 冗長ワード線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チャールズ・エドワード・ドレイク アメリカ合衆国バーモント州05489，ア ンダーヒル，ポーカーヒル・ロード，ピ ー・オー・ボックス 21 (72)発明者 ジョン・アトキンス・フィフィールド アメリカ合衆国バーモント州05489，ア ンダーヒル，ポーカーヒル・ロード，ア ールアール １，ボックス 7490 (72)発明者 ウィリアム・ポール・ホヴィス アメリカ合衆国ミネソタ州55901，ロチ ェスター，ノース・ウエスト，トゥエン ティーフォース・ストリート 2602 (72)発明者 ハワード・レオ・カルター アメリカ合衆国バーモント州05446，コ ルチェスター，ヴィレッジ・ドライブ 14 (72)発明者 スコット・クラレンス・ルイス アメリカ合衆国バーモント州05452，エ セックス・ジャンクション，アコーン・ サークル ７ (72)発明者 ダニエル・ジョン・ニッケル アメリカ合衆国バーモント州05495，ウ エストフォード，アールディー １，ボ ックス 662 (72)発明者 チャールズ・ヘンリ・スタッパー アメリカ合衆国バーモント州05465，ジ ェリコ，マウンテン・ヴュー・ロード （番地なし) (72)発明者 ジェームズ・アンドリュー・ヤンコスキ ー アメリカ合衆国バーモント州05452，エ セックス・ジャンクション，セイジ・サ ークル 19 (56)参考文献 特開 昭63−18598（ＪＰ，Ａ) 特開 昭61−278100（ＪＰ，Ａ) 特開 昭57−71596（ＪＰ，Ａ) 特開 昭61−126697（ＪＰ，Ａ) 特開 平２−12699（ＪＰ，Ａ) 特開 平１−154787（ＪＰ，Ａ) 特開 昭59−231852（ＪＰ，Ａ) 特開 昭60−13400（ＪＰ，Ａ)
Claims (10)
- 【請求項１】半導体チップに形成されたメモリにおい
て、 （イ）上記半導体チップの第１領域に形成され、複数本
のワード線と、データ・ビット及びチェック・ビットを
含む誤り訂正ワードを構成するＸ本のビット線と、Ｎ本
の冗長ビット線とを有する第１メモリ・セル・アレイ
と、 （ロ）上記Ｘ本のビット線に接続されたＸ本のデータ線
及び上記Ｎ本の冗長ビット線に接続されたＮ本の冗長デ
ータ線を有するＸ＋Ｎ本の第１データ線と、 （ハ）上記第１領域に隣接する上記半導体チップの第２
領域に形成され、上記Ｘ＋Ｎ本の第１データ線を入力と
して受け取り、出力が上記第１データ線のＸ本のデータ
線に対応するＸ本のデータ線を有する第２データ線に接
続され、上記第１データ線のＸ本のデータ線のうち上記
第１メモリ・セル・アレイの不良ビット線に接続されて
いるデータ線のアドレスが入力されたことに応答して、
上記不良ビット線に接続されている上記データ線に対応
する上記第２データ線のデータ線に上記第１データ線の
Ｎ本の冗長データ線の１つを接続する第１スイッチング
手段と、 （ニ）上記第２領域に隣接する上記半導体チップの第３
領域に形成され、複数本の冗長ワード線と、上記誤り訂
正ワードを構成するＸ本のビット線とを有する第２メモ
リ・セル・アレイと、 （ホ）該第２メモリ・セル・アレイのＸ本のビット線に
接続されたＸ本のデータ線を有する第３データ線と、 （ヘ）上記第３領域に隣接する上記半導体チップの第４
領域に形成され、上記第２データ線及び上記第３データ
線を入力として受け取り、出力がＸ本のデータ線を有す
る第４データ線に接続され、上記第１メモリ・セル・ア
レイの１つのワード線が不良であることを示す情報に応
答して、上記第２メモリ・セル・アレイからの第３デー
タ線を上記第４データ線に接続する第２スイッチング手
段と、 （ト）上記第４領域に隣接する上記半導体チップの第５
領域に形成され、上記第４データ線を介して上記誤り訂
正ワードを受け取り、該誤り訂正ワードのデータ・ビッ
トの誤りを上記チェック・ビットに基づいて訂正する誤
り訂正回路と、 （チ）上記第５領域に隣接する上記半導体チップの第６
領域に形成され、該誤り訂正回路の出力に接続され、上
記訂正後の誤り訂正ワードを受け取る出力手段とを備え
る上記メモリ。 - 【請求項２】半導体チップに形成されたメモリにおい
て、 （イ）上記半導体チップの第１領域に形成され、複数本
のワード線と、データ・ビット及びチェック・ビットを
含む誤り訂正ワードを構成するＸ本のビット線と、Ｎ本
の冗長ビット線とを有する第１メモリ・セル・アレイ
と、 （ロ）上記Ｘ本のビット線に接続されたＸ本のデータ線
及び上記Ｎ本の冗長ビット線に接続されたＮ本の冗長デ
ータ線を有するＸ＋Ｎ本の第１データ線と、 （ハ）上記第１領域に隣接する上記半導体チップの第２
領域に形成され、上記Ｘ＋Ｎ本の第１データ線を入力と
して受け取り、出力が上記第１データ線のＸ本のデータ
線に対応するＸ本のデータ線を有する第２データ線に接
続され、上記第１データ線のＸ本のデータ線のうち上記
第１メモリ・セル・アレイの不良ビット線に接続されて
いるデータ線のアドレスが入力されたことに応答して、
上記不良ビット線に接続されている上記データ線に対応
する上記第２データ線のデータ線に上記第１データ線の
Ｎ本の冗長データ線の１つを接続する第１スイッチング
手段と、 （ニ）上記第２領域に隣接する上記半導体チップの第３
領域に形成され、複数本の冗長ワード線と、上記誤り訂
正ワードを構成するＸ本のビット線とを有する第２メモ
リ・セル・アレイと、 （ホ）該第２メモリ・セル・アレイのＸ本のビット線に
接続されたＸ本のデータ線を有する第３データ線と、 （ヘ）上記第３領域に隣接する上記半導体チップの第４
領域に形成され、上記第２データ線及び上記第３データ
線を入力として受け取り、出力がＸ本のデータ線を有す
る第４データ線に接続され、上記第１メモリ・セル・ア
レイの１つのワード線が不良であることを示す情報に応
答して、上記第２メモリ・セル・アレイからの第３デー
タ線を上記第４データ線に接続する第２スイッチング手
段と、 （ト）上記第４領域に隣接する上記半導体チップの第５
領域に形成され、上記第４データ線を介して上記誤り訂
正ワードを受け取り、該誤り訂正ワードのデータ・ビッ
トの誤りを上記チェック・ビットに基づいて訂正する誤
り訂正回路と、 （チ）上記第５領域に隣接する上記半導体チップの第６
領域に形成され、該誤り訂正回路の出力に接続され、上
記訂正後の誤り訂正ワードを受け取る出力手段とをそれ
ぞれ備える少なくとも２つのグループが上記半導体チッ
プに形成され、そして該２つのグループの間に、該２つ
のグループの上記出力手段に接続された入出力パッド列
が形成され、該入出力パッド列を挟んで上記２つのグル
ープの上記出力手段が互いに対面するように上記２つの
グループが配置されていることを特徴とする上記メモ
リ。 - 【請求項３】半導体チップに形成されたメモリにおい
て、 （イ）上記半導体チップの第１領域に形成され、複数本
のワード線と、データ・ビット及びチェック・ビットを
含む誤り訂正ワードを構成するＸ本のビット線と、Ｎ本
の複数冗長ビット線とを有する第１メモリ・セル・アレ
イと、 （ロ）上記Ｘ本のビット線に接続されたＸ本のデータ線
及び上記Ｎ本の冗長ビット線に接続されたＮ本の冗長デ
ータ線を有するＸ＋Ｎ本の第１データ線と、 （ハ）上記第１領域に隣接する上記半導体チップの第２
領域に形成され、上記Ｘ＋Ｎ本の第１データ線を入力と
して受け取り、出力が上記第１データ線のＸ本のデータ
線に対応するＸ本のデータ線を有する第２データ線に接
続され、上記第１データ線のＸ本のデータ線のうち上記
第１メモリ・セル・アレイの不良ビット線に接続されて
いるデータ線のアドレスが入力されたことに応答して、
上記不良ビット線に接続されている上記データ線に対応
する上記第２データ線のデータ線に上記第１データ線の
Ｎ本の冗長データ線の１つを接続する第１スイッチング
手段と、 （ニ）上記第２領域に隣接する上記半導体チップの第３
領域に形成され、複数本の冗長ワード線と、上記誤り訂
正ワードを構成するＸ本のビット線とを有する第２メモ
リ・セル・アレイと、 （ホ）該第２メモリ・セル・アレイのＸ本のビット線に
接続されたＸ本のデータ線を有する第３データ線と、 （ヘ）上記第３領域に隣接する上記半導体チップの第４
領域に形成され、上記第２データ線及び上記第３データ
線を入力として受け取り、出力がＸ本のデータ線を有す
る第４データ線に接続され、上記第１メモリ・セル・ア
レイの１つのワード線が不良であることを示す情報に応
答して、上記第２メモリ・セル・アレイからの第３デー
タ線を上記第４データ線に接続する第２スイッチング手
段と、 （ト）上記第４領域に隣接する上記半導体チップの第５
領域に形成され、上記第４データ線を介して上記誤り訂
正ワードを受け取り、該誤り訂正ワードのデータ・ビッ
トの誤りを上記チェック・ビットに基づいて訂正する誤
り訂正回路と、 （チ）上記第５領域に隣接する上記半導体チップの第６
領域に形成され、該誤り訂正回路の出力に接続され、上
記訂正後の誤り訂正ワードを受け取る出力手段とを備
え、上記第１メモリ・セル・アレイの上記Ｎ本の複数冗
長ビット線は、上記第１メモリ・セル・アレイ内の離れ
た位置に分かれて配置されていることを特徴とする上記
メモリ。 - 【請求項４】半導体チップに形成されたメモリにおい
て、 （イ）上記半導体チップの第１領域に形成され、複数本
のワード線と、データ・ビット及びチェック・ビットを
含む誤り訂正ワードを構成するＸ本のビット線と、Ｎ本
の冗長ビット線とを有する第１メモリ・セル・アレイ
と、 （ロ）上記Ｘ本のビット線に接続されたＸ本のデータ線
及び上記Ｎ本の冗長ビット線に接続されたＮ本の冗長デ
ータ線を有するＸ＋Ｎ本の第１データ線と、 （ハ）上記第１領域に隣接する上記半導体チップの第２
領域に形成され、上記Ｘ＋Ｎ本の第１データ線を入力と
して受け取り、出力が上記第１データ線のＸ本のデータ
線に対応するＸ本のデータ線を有する第２データ線に接
続され、上記第１データ線のＸ本のデータ線のうち上記
第１メモリ・セル・アレイの不良ビット線に接続されて
いるデータ線のアドレスが入力されたことに応答して、
上記不良ビット線に接続されている上記データ線に対応
する上記第２データ線のデータ線に上記第１データ線の
Ｎ本の冗長データ線の１つを接続する第１スイッチング
手段と、 （ニ）上記第２領域に隣接する上記半導体チップの第３
領域に形成され、複数本の冗長ワード線と、上記誤り訂
正ワードを構成するＸ本のビット線とを有する第２メモ
リ・セル・アレイと、 （ホ）該第２メモリ・セル・アレイのＸ本のビット線に
接続されたＸ本のデータ線を有する第３データ線と、 （ヘ）上記第３領域に隣接する上記半導体チップの第４
領域に形成され、上記第２データ線及び上記第３データ
線を入力として受け取り、出力がＸ本のデータ線を有す
る第４データ線に接続され、上記第１メモリ・セル・ア
レイの１つのワード線が不良であることを示す情報に応
答して、上記第２メモリ・セル・アレイからの第３デー
タ線を上記第４データ線に接続する第２スイッチング手
段と、 （ト）上記第４領域に隣接する上記半導体チップの第５
領域に形成され、上記第４データ線を介して上記誤り訂
正ワードを受け取り、該誤り訂正ワードのデータ・ビッ
トの誤りを上記チェック・ビットに基づいて訂正する誤
り訂正回路と、 （チ）上記第５領域に隣接する上記半導体チップの第６
領域に形成され、該誤り訂正回路の出力に接続され、上
記訂正後の誤り訂正ワードを受け取る出力手段とを備
え、 上記第１スイッチング手段は、 上記第１データ線のＸ本のデータ線毎に設けたＸ個のデ
コーダを有し、該Ｘ個のデコーダのそれぞれは第１入
力、第２入力及び出力を有し、上記第１データ線のＸ本
のデータ線のそれぞれはこれ毎に設けられた上記デコー
ダの第１入力に接続され、各デコーダの第２入力は上記
第１データ線のＮ本の冗長データ線の１つに共通接続さ
れ、上記第１データ線のＸ本のデータ線のうち上記第１
メモリ・セル・アレイの不良ビット線に接続されている
データ線のアドレスが上記Ｘ個のデコーダに入力され、
該データ線のアドレスに一致する１つのデコーダがこれ
の第２入力を出力に接続することを特徴とする上記メモ
リ。 - 【請求項５】上記第１スイッチング手段は、 上記第１データ線のＸ本のデータ線毎に設けたＸ個のデ
コーダを有し、該Ｘ個のデコーダのそれぞれは第１入
力、第２入力及び出力を有し、上記第１データ線のＸ本
のデータ線のそれぞれはこれ毎に設けられた上記デコー
ダの第１入力に接続され、各デコーダの第２入力は上記
第１データ線のＮ本の冗長データ線の１つに共通接続さ
れ、上記第１データ線のＸ本のデータ線のうち上記第１
メモリ・セル・アレイの不良ビット線に接続されている
データ線のアドレスが上記Ｘ個のデコーダに入力され、
該データ線のアドレスに一致する１つのデコーダがこれ
の第２入力を出力に接続することを特徴とする請求項
１、請求項２又は請求項３記載のメモリ。 - 【請求項６】上記第１データ線のＸ本のデータ線のうち
上記第１メモリ・セル・アレイの不良ビット線に接続さ
れているデータ線のアドレスがヒューズ手段に書き込ま
れており、該ヒューズ手段は、上記第１メモリ・セル・
アレイの読み取り信号に応答して、上記データ線のアド
レスを上記デコーダに供給することを特徴とする請求項
４又は請求項５記載のメモリ。 - 【請求項７】上記デコーダは、上記第１入力及び上記出
力の間に接続された第１トランジスタ・スイッチと、上
記第２入力及び上記出力の間に接続された第２トランジ
スタ・スイッチとを有し、該デコーダが上記データ線の
アドレスにより選択されたことに応答して、上記第１ト
ランジスタ・スイッチをオフに切り替えそして上記第２
トランジスタ・スイッチをオンに切り替えることを特徴
とする請求項６記載のメモリ。 - 【請求項８】上記第１メモリ・セル・アレイの複数本の
ワード線が上記半導体チップ上で第１方向に配設されて
おり、上記第１メモリ・セル・アレイのＸ本のビット線
及びＮ本の冗長ビット線が上記第１方向に直交する第２
方向に配設されており、上記第１データ線が絶縁物層を
挟んで上記Ｘ本のビット線及びＮ本の冗長ビット線の上
側で上記第２方向に配設されており、上記第１データ線
が、上記Ｘ本のビット線及びＮ本の冗長ビット線に対し
てジグザグ状に交差して配設されていることを特徴とす
る請求項１、請求項２、請求項３、請求項４、請求項
５、請求項６又は請求項７記載のメモリ。 - 【請求項９】上記第１データ線が、上記Ｘ本のビット線
及びＮ本の冗長ビット線に対して３度の角度でジグザグ
状に交差して配設されていることを特徴とする請求項８
記載のメモリ。 - 【請求項１０】上記誤り訂正回路が、 上記誤り訂正ワードを受け取る複数個のシンドローム・
ジェネレータと、 該複数個のシンドローム・ジェネレータからそれぞれの
シンドローム・ビットを受け取るシンドローム・バス
と、 該シンドローム・バスに接続されて上記シンドローム・
ビットを受け取り、上記誤り訂正ワードのデータ・ビッ
トのどのデータ・ビットが誤りであるかを判定する手段
と、 該判定手段に接続され、上記誤りのあるデータ・ビット
を反転させる手段とを備えることを特徴とする請求項
１、請求項２、請求項３、請求項４、請求項５、請求項
６、請求項７、請求項８又は請求項９記載のメモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/479,145 US5134616A (en) | 1990-02-13 | 1990-02-13 | Dynamic ram with on-chip ecc and optimized bit and word redundancy |
| US479145 | 1990-02-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0689595A JPH0689595A (ja) | 1994-03-29 |
| JP2539950B2 true JP2539950B2 (ja) | 1996-10-02 |
Family
ID=23902828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3002316A Expired - Lifetime JP2539950B2 (ja) | 1990-02-13 | 1991-01-11 | オンチップｅｃｃと最適化したビット及びワ―ドの冗長構成とを備えたダイナミック・ランダム・アクセス・メモリ |
Country Status (10)
| Country | Link |
|---|---|
| US (1) | US5134616A (ja) |
| EP (1) | EP0442301B1 (ja) |
| JP (1) | JP2539950B2 (ja) |
| KR (1) | KR950011728B1 (ja) |
| AU (1) | AU6995891A (ja) |
| CA (1) | CA2034027C (ja) |
| DE (1) | DE69123372D1 (ja) |
| HK (1) | HK62097A (ja) |
| MY (1) | MY105290A (ja) |
| SG (1) | SG43875A1 (ja) |
Families Citing this family (99)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0617363B1 (en) * | 1989-04-13 | 2000-01-26 | SanDisk Corporation | Defective cell substitution in EEprom array |
| US7190617B1 (en) | 1989-04-13 | 2007-03-13 | Sandisk Corporation | Flash EEprom system |
| US5535328A (en) * | 1989-04-13 | 1996-07-09 | Sandisk Corporation | Non-volatile memory system card with flash erasable sectors of EEprom cells including a mechanism for substituting defective cells |
| GB9007791D0 (en) * | 1990-04-06 | 1990-06-06 | Foss Richard C | High voltage boosted wordline supply charge pump and regulator for dram |
| GB9007790D0 (en) | 1990-04-06 | 1990-06-06 | Lines Valerie L | Dynamic memory wordline driver scheme |
| EP0457308B1 (en) * | 1990-05-18 | 1997-01-22 | Fujitsu Limited | Data processing system having an input/output path disconnecting mechanism and method for controlling the data processing system |
| EP0502207B1 (en) * | 1990-09-20 | 1997-08-27 | Fujitsu Limited | Input/output controller |
| US5278847A (en) * | 1990-12-28 | 1994-01-11 | General Electric Company | Fault-tolerant memory system with graceful degradation |
| EP0514664A3 (en) * | 1991-05-20 | 1993-05-26 | International Business Machines Corporation | Dynamic random access memory with a redundancy decoder |
| DE69324508T2 (de) | 1992-01-22 | 1999-12-23 | Enhanced Memory Systems Inc | DRAM mit integrierten Registern |
| JP2922060B2 (ja) * | 1992-07-27 | 1999-07-19 | 富士通株式会社 | 半導体記憶装置 |
| KR950008789B1 (ko) * | 1992-07-30 | 1995-08-08 | 삼성전자주식회사 | 멀티-이씨씨(ecc)회로를 내장하는 반도체 메모리 장치 |
| US5327548A (en) * | 1992-11-09 | 1994-07-05 | International Business Machines Corporation | Apparatus and method for steering spare bit in a multiple processor system having a global/local memory architecture |
| US5742544A (en) | 1994-04-11 | 1998-04-21 | Mosaid Technologies Incorporated | Wide databus architecture |
| US5535226A (en) * | 1994-05-31 | 1996-07-09 | International Business Machines Corporation | On-chip ECC status |
| JP3272903B2 (ja) * | 1995-03-16 | 2002-04-08 | 株式会社東芝 | 誤り訂正検出回路と半導体記憶装置 |
| US5631868A (en) * | 1995-11-28 | 1997-05-20 | International Business Machines Corporation | Method and apparatus for testing redundant word and bit lines in a memory array |
| JPH09245472A (ja) * | 1996-03-08 | 1997-09-19 | Mitsubishi Electric Corp | メモリカード |
| US20050036363A1 (en) * | 1996-05-24 | 2005-02-17 | Jeng-Jye Shau | High performance embedded semiconductor memory devices with multiple dimension first-level bit-lines |
| US5748547A (en) * | 1996-05-24 | 1998-05-05 | Shau; Jeng-Jye | High performance semiconductor memory devices having multiple dimension bit lines |
| KR100407349B1 (ko) * | 1996-06-29 | 2004-04-14 | 삼성전자주식회사 | 교환기의 화일전송 장치 및 방법 |
| US5708613A (en) * | 1996-07-22 | 1998-01-13 | International Business Machines Corporation | High performance redundancy in an integrated memory system |
| US5784391A (en) * | 1996-10-08 | 1998-07-21 | International Business Machines Corporation | Distributed memory system with ECC and method of operation |
| DE19647159A1 (de) * | 1996-11-14 | 1998-06-04 | Siemens Ag | Verfahren zum Testen eines in Zellenfelder unterteilten Speicherchips im laufenden Betrieb eines Rechners unter Einhaltung von Echtzeitbedingungen |
| US6167486A (en) * | 1996-11-18 | 2000-12-26 | Nec Electronics, Inc. | Parallel access virtual channel memory system with cacheable channels |
| US5691946A (en) * | 1996-12-03 | 1997-11-25 | International Business Machines Corporation | Row redundancy block architecture |
| US6032264A (en) | 1997-04-22 | 2000-02-29 | Micron Technology, Inc. | Apparatus and method implementing repairs on a memory device |
| US6058052A (en) * | 1997-08-21 | 2000-05-02 | Cypress Semiconductor Corp. | Redundancy scheme providing improvements in redundant circuit access time and integrated circuit layout area |
| KR19990070729A (ko) * | 1998-02-24 | 1999-09-15 | 김영환 | 서버/클라이언트 구조를 이용한 홈위치등록기의 인터페이싱 방법 |
| US5963481A (en) * | 1998-06-30 | 1999-10-05 | Enhanced Memory Systems, Inc. | Embedded enhanced DRAM, and associated method |
| US6246615B1 (en) * | 1998-12-23 | 2001-06-12 | Micron Technology, Inc. | Redundancy mapping in a multichip semiconductor package |
| US6330636B1 (en) | 1999-01-29 | 2001-12-11 | Enhanced Memory Systems, Inc. | Double data rate synchronous dynamic random access memory device incorporating a static RAM cache per memory bank |
| US6574746B1 (en) * | 1999-07-02 | 2003-06-03 | Sun Microsystems, Inc. | System and method for improving multi-bit error protection in computer memory systems |
| US6708254B2 (en) | 1999-11-10 | 2004-03-16 | Nec Electronics America, Inc. | Parallel access virtual channel memory system |
| US6574763B1 (en) | 1999-12-28 | 2003-06-03 | International Business Machines Corporation | Method and apparatus for semiconductor integrated circuit testing and burn-in |
| US6791157B1 (en) * | 2000-01-18 | 2004-09-14 | Advanced Micro Devices, Inc. | Integrated circuit package incorporating programmable elements |
| US6732266B1 (en) * | 2000-08-28 | 2004-05-04 | Advanced Micro Devices, Inc. | Method and apparatus for reconfiguring circuit board and integrated circuit packet arrangement with one-time programmable elements |
| DE10120670B4 (de) * | 2001-04-27 | 2008-08-21 | Qimonda Ag | Verfahren zur Reparatur von Hardwarefehlern in Speicherbausteinen |
| WO2003001381A1 (en) * | 2001-06-21 | 2003-01-03 | Koninklijke Philips Electronics N.V. | Method and circuit arrangement for memory error processing |
| US20030115538A1 (en) * | 2001-12-13 | 2003-06-19 | Micron Technology, Inc. | Error correction in ROM embedded DRAM |
| ITMI20020260A1 (it) * | 2002-02-12 | 2003-08-12 | Ausimont Spa | Dispersioni acquose di fluoropolimeri |
| US7149941B2 (en) | 2002-04-30 | 2006-12-12 | International Business Machines Corporation | Optimized ECC/redundancy fault recovery |
| US7308621B2 (en) | 2002-04-30 | 2007-12-11 | International Business Machines Corporation | Testing of ECC memories |
| JP3914839B2 (ja) * | 2002-07-11 | 2007-05-16 | エルピーダメモリ株式会社 | 半導体記憶装置 |
| US6888187B2 (en) * | 2002-08-26 | 2005-05-03 | International Business Machines Corporation | DRAM cell with enhanced SER immunity |
| US7010741B2 (en) | 2002-10-29 | 2006-03-07 | Mosaid Technologies | Method and circuit for error correction in CAM cells |
| CA2447204C (en) * | 2002-11-29 | 2010-03-23 | Memory Management Services Ltd. | Error correction scheme for memory |
| US7131039B2 (en) * | 2002-12-11 | 2006-10-31 | Hewlett-Packard Development Company, L.P. | Repair techniques for memory with multiple redundancy |
| US7187602B2 (en) * | 2003-06-13 | 2007-03-06 | Infineon Technologies Aktiengesellschaft | Reducing memory failures in integrated circuits |
| US7254754B2 (en) * | 2003-07-14 | 2007-08-07 | International Business Machines Corporation | Raid 3+3 |
| US7281177B2 (en) * | 2003-07-14 | 2007-10-09 | International Business Machines Corporation | Autonomic parity exchange |
| EP1536431A1 (de) * | 2003-11-26 | 2005-06-01 | Infineon Technologies AG | Anordnung mit einem Speicher zum Speichern von Daten |
| JP2005203064A (ja) * | 2004-01-19 | 2005-07-28 | Toshiba Corp | 半導体記憶装置 |
| US7341765B2 (en) * | 2004-01-27 | 2008-03-11 | Battelle Energy Alliance, Llc | Metallic coatings on silicon substrates, and methods of forming metallic coatings on silicon substrates |
| KR101013280B1 (ko) * | 2004-02-13 | 2011-02-09 | 주식회사 케이티 | 전화망을 통한 분산 이기종 음성인식 자동 교환 시스템에대한 자동 관리 장치 및 그 방법 |
| JP4413091B2 (ja) * | 2004-06-29 | 2010-02-10 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP4802515B2 (ja) * | 2005-03-01 | 2011-10-26 | 株式会社日立製作所 | 半導体装置 |
| KR100694407B1 (ko) * | 2005-04-21 | 2007-03-12 | 주식회사 하이닉스반도체 | 불량 셀 교정 회로를 포함하는 불휘발성 강유전체 메모리장치 |
| US20060265636A1 (en) * | 2005-05-19 | 2006-11-23 | Klaus Hummler | Optimized testing of on-chip error correction circuit |
| US7298171B2 (en) * | 2005-07-08 | 2007-11-20 | United Memories, Inc. | Layout area efficient, high speed, dynamic multi-input exclusive or (XOR) and exclusive NOR (XNOR) logic gate circuit designs for integrated circuit devices |
| US7404136B2 (en) * | 2005-07-15 | 2008-07-22 | Infineon Technologies Ag | Semiconductor memory device including a signal control device and method of operating the same |
| KR100669352B1 (ko) * | 2005-09-07 | 2007-01-16 | 삼성전자주식회사 | 카피 백 프로그램 동작 동안에 에러 검출 및 데이터 리로딩동작을 수행할 수 있는 낸드 플래시 메모리 장치 |
| JP4768374B2 (ja) * | 2005-09-16 | 2011-09-07 | 株式会社東芝 | 半導体記憶装置 |
| KR20070076849A (ko) * | 2006-01-20 | 2007-07-25 | 삼성전자주식회사 | 메모리 카드의 카피백 동작을 수행하는 장치 및 방법 |
| JP2007257791A (ja) * | 2006-03-24 | 2007-10-04 | Fujitsu Ltd | 半導体記憶装置 |
| US8069377B2 (en) | 2006-06-26 | 2011-11-29 | Micron Technology, Inc. | Integrated circuit having memory array including ECC and column redundancy and method of operating the same |
| US7774684B2 (en) | 2006-06-30 | 2010-08-10 | Intel Corporation | Reliability, availability, and serviceability in a memory device |
| KR101364443B1 (ko) * | 2007-01-31 | 2014-02-17 | 삼성전자주식회사 | 메모리 시스템, 이 시스템을 위한 메모리 제어기와 메모리,이 시스템의 신호 구성 방법 |
| US7840876B2 (en) * | 2007-02-20 | 2010-11-23 | Qimonda Ag | Power savings for memory with error correction mode |
| US7499308B2 (en) * | 2007-03-21 | 2009-03-03 | International Business Machines Corporation | Programmable heavy-ion sensing device for accelerated DRAM soft error detection |
| US9471418B2 (en) * | 2007-06-19 | 2016-10-18 | Samsung Electronics Co., Ltd. | Memory system that detects bit errors due to read disturbance and methods thereof |
| JP4868607B2 (ja) * | 2008-01-22 | 2012-02-01 | 株式会社リコー | Ｓｉｍｄ型マイクロプロセッサ |
| US20110173577A1 (en) * | 2008-02-01 | 2011-07-14 | International Business Machines Corporation | Techniques for Pattern Process Tuning and Design Optimization for Maximizing Process-Sensitive Circuit Yields |
| JP2010003348A (ja) * | 2008-06-19 | 2010-01-07 | Toshiba Corp | 半導体記憶装置及び誤り訂正方法 |
| US20110088008A1 (en) * | 2009-10-14 | 2011-04-14 | International Business Machines Corporation | Method for conversion of commercial microprocessor to radiation-hardened processor and resulting processor |
| US8458572B1 (en) | 2009-11-24 | 2013-06-04 | Apple Inc. | Efficient storage of error correction information in DRAM |
| US8365015B1 (en) | 2010-08-09 | 2013-01-29 | Nvidia Corporation | Memory-based error recovery |
| TW201212035A (en) * | 2010-09-10 | 2012-03-16 | Jmicron Technology Corp | Access method of volatile memory and access apparatus of volatile memory |
| KR20120076814A (ko) * | 2010-12-30 | 2012-07-10 | 에스케이하이닉스 주식회사 | 집적회로 칩, 마스터 칩과 슬레이브 칩을 포함하는 시스템 및 이의 동작방법 |
| US8719648B2 (en) | 2011-07-27 | 2014-05-06 | International Business Machines Corporation | Interleaving of memory repair data compression and fuse programming operations in single fusebay architecture |
| US8484543B2 (en) * | 2011-08-08 | 2013-07-09 | International Business Machines Corporation | Fusebay controller structure, system, and method |
| JP5481444B2 (ja) * | 2011-08-31 | 2014-04-23 | 株式会社東芝 | 半導体装置 |
| US8837240B2 (en) | 2011-08-31 | 2014-09-16 | Kabushiki Kaisha Toshiba | Semiconductor memory device and defective cell relieving method |
| US8537627B2 (en) | 2011-09-01 | 2013-09-17 | International Business Machines Corporation | Determining fusebay storage element usage |
| KR102143517B1 (ko) | 2013-02-26 | 2020-08-12 | 삼성전자 주식회사 | 에러 정정회로를 포함하는 반도체 메모리 장치 및 반도체 메모리 장치의 동작방법 |
| US9430328B2 (en) | 2014-01-24 | 2016-08-30 | Stmicroelectronics S.R.L. | Error correction in memory devices by multiple readings with different references |
| US9349490B2 (en) | 2014-01-24 | 2016-05-24 | Stmicroelectronics S.R.L. | Error correction in differential memory devices with reading in single-ended mode in addition to reading in differential mode |
| KR102178137B1 (ko) * | 2014-08-26 | 2020-11-12 | 삼성전자주식회사 | 반도체 메모리 장치, 이의 에러 정정 방법 및 이를 포함하는 메모리 시스템 |
| US9703632B2 (en) * | 2014-11-07 | 2017-07-11 | Nxp B. V. | Sleep mode operation for volatile memory circuits |
| US9692455B2 (en) | 2015-09-11 | 2017-06-27 | Micron Technology, Inc. | Multi channel memory with flexible code-length ECC |
| KR20170035103A (ko) | 2015-09-22 | 2017-03-30 | 삼성전자주식회사 | 반도체 메모리 장치 및 이를 포함하는 메모리 시스템 |
| KR102435181B1 (ko) | 2015-11-16 | 2022-08-23 | 삼성전자주식회사 | 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법 |
| FR3044817B1 (fr) * | 2015-12-02 | 2017-12-22 | St Microelectronics Rousset | Procede de gestion d'une ligne de bits defectueuse du plan memoire d'une memoire non volatile et dispositif de memoire correspondant |
| KR20180073129A (ko) * | 2016-12-22 | 2018-07-02 | 에스케이하이닉스 주식회사 | 에러 정정 코드 회로를 갖는 반도체 메모리 장치 |
| US9905315B1 (en) * | 2017-01-24 | 2018-02-27 | Nxp B.V. | Error-resilient memory device with row and/or column folding with redundant resources and repair method thereof |
| US10916324B2 (en) | 2018-09-11 | 2021-02-09 | Micron Technology, Inc. | Data state synchronization involving memory cells having an inverted data state written thereto |
| KR102211648B1 (ko) * | 2019-03-08 | 2021-02-03 | 서울대학교산학협력단 | 신드롬을 기반으로 한 전자 서명을 통해 데이터 통신이 가능한 전자 장치 및 그 동작 방법 |
| US10998081B1 (en) * | 2020-02-14 | 2021-05-04 | Winbond Electronics Corp. | Memory storage device having automatic error repair mechanism and method thereof |
| KR102610253B1 (ko) * | 2022-11-23 | 2023-12-06 | 넷솔 주식회사 | 데이터 복구 방법 및 데이터 복구를 수행하는 비휘발성 메모리 |
Family Cites Families (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3387286A (en) * | 1967-07-14 | 1968-06-04 | Ibm | Field-effect transistor memory |
| US3714637A (en) * | 1970-09-30 | 1973-01-30 | Ibm | Monolithic memory utilizing defective storage cells |
| US3735368A (en) * | 1971-06-25 | 1973-05-22 | Ibm | Full capacity monolithic memory utilizing defective storage cells |
| US3753244A (en) * | 1971-08-18 | 1973-08-14 | Ibm | Yield enhancement redundancy technique |
| US3781826A (en) * | 1971-11-15 | 1973-12-25 | Ibm | Monolithic memory utilizing defective storage cells |
| US3755791A (en) * | 1972-06-01 | 1973-08-28 | Ibm | Memory system with temporary or permanent substitution of cells for defective cells |
| JPS5539073B2 (ja) * | 1974-12-25 | 1980-10-08 | ||
| US4335459A (en) * | 1980-05-20 | 1982-06-15 | Miller Richard L | Single chip random access memory with increased yield and reliability |
| JPS5771596A (en) * | 1980-10-20 | 1982-05-04 | Fujitsu Ltd | Nonolithic memory chip provided with correcting function |
| US4380066A (en) * | 1980-12-04 | 1983-04-12 | Burroughs Corporation | Defect tolerant memory |
| US4493081A (en) * | 1981-06-26 | 1985-01-08 | Computer Automation, Inc. | Dynamic memory with error correction on refresh |
| JPS58139399A (ja) * | 1982-02-15 | 1983-08-18 | Hitachi Ltd | 半導体記憶装置 |
| JPS59231852A (ja) * | 1983-06-15 | 1984-12-26 | Hitachi Ltd | 半導体装置 |
| JPS6013400A (ja) * | 1983-07-01 | 1985-01-23 | Hitachi Micro Comput Eng Ltd | 半導体記憶装置 |
| US4570084A (en) * | 1983-11-21 | 1986-02-11 | International Business Machines Corporation | Clocked differential cascode voltage switch logic systems |
| DE3582376D1 (de) * | 1984-08-03 | 1991-05-08 | Toshiba Kawasaki Kk | Halbleiterspeicheranordnung. |
| JPS6150293A (ja) * | 1984-08-17 | 1986-03-12 | Fujitsu Ltd | 半導体記憶装置 |
| US4654849B1 (en) * | 1984-08-31 | 1999-06-22 | Texas Instruments Inc | High speed concurrent testing of dynamic read/write memory array |
| JPS6199999A (ja) * | 1984-10-19 | 1986-05-19 | Hitachi Ltd | 半導体記憶装置 |
| JPS61126697A (ja) * | 1984-11-22 | 1986-06-14 | Toshiba Corp | 半導体記憶装置 |
| JPH0754640B2 (ja) * | 1984-11-22 | 1995-06-07 | 株式会社東芝 | 半導体記憶装置の製造方法 |
| US4726021A (en) * | 1985-04-17 | 1988-02-16 | Hitachi, Ltd. | Semiconductor memory having error correcting means |
| JPS61264599A (ja) * | 1985-05-16 | 1986-11-22 | Fujitsu Ltd | 半導体記憶装置 |
| JPS61278100A (ja) * | 1985-05-31 | 1986-12-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS61294562A (ja) * | 1985-06-21 | 1986-12-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS6318598A (ja) * | 1986-07-09 | 1988-01-26 | Nippon Telegr & Teleph Corp <Ntt> | 自己訂正半導体メモリ |
| JPS62250600A (ja) * | 1986-04-22 | 1987-10-31 | Sharp Corp | 半導体集積回路装置 |
| JPS62293598A (ja) * | 1986-06-12 | 1987-12-21 | Toshiba Corp | 半導体記憶装置 |
| US4845664A (en) * | 1986-09-15 | 1989-07-04 | International Business Machines Corp. | On-chip bit reordering structure |
| US4754433A (en) * | 1986-09-16 | 1988-06-28 | Ibm Corporation | Dynamic ram having multiplexed twin I/O line pairs |
| US4801988A (en) * | 1986-10-31 | 1989-01-31 | International Business Machines Corporation | Semiconductor trench capacitor cell with merged isolation and node trench construction |
| JPS63133395A (ja) * | 1986-11-25 | 1988-06-06 | Toshiba Corp | 半導体記憶装置 |
| JP2590897B2 (ja) * | 1987-07-20 | 1997-03-12 | 日本電気株式会社 | 半導体メモリ |
| JP2509297B2 (ja) * | 1987-08-31 | 1996-06-19 | 沖電気工業株式会社 | 自己訂正機能付半導体記憶装置及びマイクロコンピュ―タ |
| JPH01184787A (ja) * | 1988-01-19 | 1989-07-24 | Toshiba Corp | 半導体メモリ |
| US5022006A (en) * | 1988-04-01 | 1991-06-04 | International Business Machines Corporation | Semiconductor memory having bit lines with isolation circuits connected between redundant and normal memory cells |
| US5015880A (en) * | 1989-10-10 | 1991-05-14 | International Business Machines Corporation | CMOS driver circuit |
| US4999815A (en) * | 1990-02-13 | 1991-03-12 | International Business Machines Corporation | Low power addressing systems |
-
1990
- 1990-02-13 US US07/479,145 patent/US5134616A/en not_active Expired - Lifetime
-
1991
- 1991-01-11 CA CA002034027A patent/CA2034027C/en not_active Expired - Fee Related
- 1991-01-11 JP JP3002316A patent/JP2539950B2/ja not_active Expired - Lifetime
- 1991-01-24 DE DE69123372T patent/DE69123372D1/de not_active Expired - Lifetime
- 1991-01-24 SG SG1996003608A patent/SG43875A1/en unknown
- 1991-01-24 AU AU69958/91A patent/AU6995891A/en not_active Abandoned
- 1991-01-24 EP EP91100883A patent/EP0442301B1/en not_active Expired - Lifetime
- 1991-01-25 MY MYPI91000126A patent/MY105290A/en unknown
- 1991-01-31 KR KR1019910001619A patent/KR950011728B1/ko not_active IP Right Cessation
-
1997
- 1997-05-08 HK HK62097A patent/HK62097A/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE69123372D1 (de) | 1997-01-16 |
| MY105290A (en) | 1994-09-30 |
| CA2034027C (en) | 1995-12-19 |
| SG43875A1 (en) | 1997-11-14 |
| KR950011728B1 (ko) | 1995-10-09 |
| EP0442301A2 (en) | 1991-08-21 |
| JPH0689595A (ja) | 1994-03-29 |
| HK62097A (en) | 1997-05-16 |
| US5134616A (en) | 1992-07-28 |
| KR920000083A (ko) | 1992-01-10 |
| CA2034027A1 (en) | 1991-08-14 |
| EP0442301A3 (en) | 1993-04-07 |
| AU6995891A (en) | 1991-08-15 |
| EP0442301B1 (en) | 1996-12-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2539950B2 (ja) | オンチップｅｃｃと最適化したビット及びワ―ドの冗長構成とを備えたダイナミック・ランダム・アクセス・メモリ | |
| US5313425A (en) | Semiconductor memory device having an improved error correction capability | |
| JP2571317B2 (ja) | Ｅｃｃシステムを有するｄｒａｍ装置 | |
| US7426683B2 (en) | Semiconductor memory device equipped with error correction circuit | |
| Kalter et al. | A 50-ns 16-Mb DRAM with a 10-ns data rate and on-chip ECC | |
| US4757503A (en) | Self-testing dynamic ram | |
| US7275200B2 (en) | Transparent error correcting memory that supports partial-word write | |
| KR940008140B1 (ko) | 캐쉬메모리 내장반도체 기억장치 및 그의 데이타독출방법 | |
| US11436079B2 (en) | Semiconductor memory devices having enhanced error correction circuits therein | |
| US6119251A (en) | Self-test of a memory device | |
| USRE34445E (en) | Self-testing dynamic RAM | |
| JPS6255180B2 (ja) | ||
| EP1647031A1 (en) | Memory device and method of storing fail addresses of a memory cell | |
| EP0528234A2 (en) | Data processing system for generating data bits based on stored data | |
| US11860734B2 (en) | Semiconductor memory devices and memory systems | |
| US4462091A (en) | Word group redundancy scheme | |
| US11681458B2 (en) | Memory device and method reading data | |
| CN114694701A (zh) | 半导体存储设备和操作半导体存储设备的方法 | |
| JP2000021200A (ja) | 半導体記憶装置 | |
| US20050066253A1 (en) | System and method for detecting multiple data bit errors in memory | |
| US20240012712A1 (en) | Semiconductor memory devices | |
| JP3223524B2 (ja) | 半導体記憶装置 | |
| JPH01239656A (ja) | 自己訂正機能付きｌｓｉメモリ | |
| JPS61261897A (ja) | 半導体記憶装置 | |
| JPS602696B2 (ja) | 情報装置 |