JPS6318598A

JPS6318598A - 自己訂正半導体メモリ

Info

Publication number: JPS6318598A
Application number: JP61161715A
Authority: JP
Inventors: Junzo Yamada; 順三山田
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1986-07-09
Filing date: 1986-07-09
Publication date: 1988-01-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】発明の属する技術分野本発明は、ビット誤りンメモリ内で自動的に訂正する１
己訂正ｍｆＭを有する半導体メモリに関するものでわり
、特に余剰ビット線による欠陥ビット線の置換が可能で
且つ小規模に実現でさる自己訂正半導体メモリに関する
ものである、従来の技術ビット１＾りをメモリ内で訂正ずつ１己訂正機能を有す
る半導体メモリ（自己訂正メモリと呼ぶ。）としては、
水平垂直パリテイ符号′？：１本のワード線に接続する
複数のメモリセルに適用させた半導体記憶装置の八本構
成（竹願昭５６　−　５７２２３号．特開昭５７−１５
２５９７号公報）および高速な誤り訂正動作を可能とす
る改良構成（特願昭５９−８６９３０号）を提案してい
る。この改良構成例を第３図ｔａ＋に示し、また訂正原
理を同図（ｂｌに示す。ここで、１はメモリセル、２は
メモリセル情報の検査情報を貯えるパリティセル、３は
ワード線、４はビット線。

５はパリティセル用のバリナイビット線、６はコラムデ
コーダで６−１がコラムアドレスＡ　６　ｒ　Ａ　１が
入力される下位コラムデコーダ、６−２がコラムアドレ
スＡ１＋Ａ１が入力される上位コラムデコーダ、７はマ
ルテプレクサ、８は２つの基準電圧＠Ｈ”Ｉ＠Ｌ”を伝
達する経路を入力情報によりスイッチする１人カパリテ
イ回路、９は１０の水平群選択スイッチを含む水平群パ
リティカニ２２回路、１１は垂直群選択スイッチ、１２
は１つの水平群、１５は１つの垂直群を示しておＱ、Ｉ
ＮＶｌはインバータ、ＡＮＤｌは論理積グー）　、　Ｅ
ＯＲｌは排他的論理和ゲート。

また０１〜ＣＩ６はセルの番号を示している。

まず訂正原理について、第３図１ｂ）を用いて説明する
。９個のメモリセル１に対し７個のパリティセル２を用
意し、（Ｎ３個のメモリセルに対して（２Ｎ＋１）個の
ハリティセル）、各水平群および各垂直群で偶数パリテ
ィが成立するようにパリティセル情報を各パリティセル
に記憶させる。この状態で、例えば同図中に示す１２の
水平群と１３の垂直群のパリティを藺べ、共にパリティ
結果が′１′。

即ちパリティエラーが発生したとすると、これは１２の
水平群と１３の垂直群の交点に位置するメモリセル情報
の誤シを意味するので、この情報を反転することにより
ビット誤りを訂正することができる。これらの計１６個
のセルを第５図（ａ）に示す１本のワード線３に接続さ
せて配置し、訂正対象のメモリセル情報が属する１つの
水平群および１つの垂直群をそれぞれ１０の水平群選択
スイッチ。

１１の垂直群選択スイッチを用いて選択し、それぞれの
パリティチェックを８で示す１人カパリテイ回路の縦続
接続回路で行い、その結果を用いて７のマルテプレクサ
により得られた訂正対象の出力情報を訂正することによ
り、同図（ａｌに°示す自己訂正半導体メモリを得るこ
とができる。この改良構成では、８で示す１人カパリテ
イ回路、即ちノードＮ１．Ｎ２とノードＮ３．Ｎ４との
接続関係を入力信号およびその相補信号でトランジスタ
Ｑｓ＋Ｃｈ＋Ｑｓ−Ｑ番を用いて交換する回路を縦続接
続させ、且つこれらの回路をビット線上に配置すること
により、１つの水平群および垂直群を選択するセレクタ
とそれぞれの群のパリティチェックを行うためのパリテ
イデエツク回路を一体化させることができ、回路動作の
高速化に加え付加回路規模の低減化を達成している。

しかしながら、この種の自己訂正半導体メモリに、従来
より良く用いられている製造歩留りの向上をねらった欠
陥救済用余剰ラインによる冗長構成の導入を図る場合、
余剰ワード線の場合は、同一ワード線のセル情報に誤シ
訂正符号を適用することから何ら支障をきたすことなく
導入を図ることが可能であるが、余剰ビット線の場合は
、水平群および垂直群の選択時における欠陥ビット線と
余剰ビット線との置換方法が未だ存在せず、誤り訂正機
能を実現できないことから余剰ビット線の導入が不可能
であり、製造時の欠陥を救済する余剰ビットａを含む自
己訂正半導体メモリを構成することがでざないという欠
点が存在していた。

発明の目的本発明の目的は、これらの欠点を除去し、装造時に発生
した欠陥ビット線をあらかじめ設けた余剰ビット線に置
換でさる自己訂正半導体メモリの構成を提供することに
あす、余剰ワード線を必要に応じて付加することＶＣよ
り、製造時における実効歩留りの向上を使用時における
信頼性の向上という２つの利点を兼ねそろえた自己訂正
半４体メモリを提供するものである。

発明の溝数上記目的を達成するために、本発明は、１つの水平４祥
あるいはム直群を形成するビット数に対応する単位でグ
ループ化した物理的にｆＲｒＲして位置する複数のビッ
ト線および検査ビット線の各々が同一水平群および同一
の垂直群に属さないようにセレクタスイッチの水平群お
よび垂直群の選択論理を制御し、°且つ複数の余剰セル
を接続した余剰ビット線、欠陥コラムアドレスを登録す
る余剰コラムデコーダ、余剰ビット線情報を余剰コラム
デコード信号を利用して選択する余剰セレクタスイツｙ
′−を具備し、更に欠陥ビット線と余剰ビット線の置換
を、パリティチェック回路に入力される欠陥ビット線に
対応するセレクタスイツを出力と余剰スイッチ出力を制
御することにより達成することを最も主要な％徴として
いる。

従来技術と比較すると、水平群および垂直群のセレクタ
ならびにパリティチェック回路を水平を垂直と同じに全
く同一の回路構成で実現できるところが太きく異なる点
−Ｃ６す、ｒ、ｏＡ度バランスがよい　■パリティチェ
ック回路が少なくてすむという効果あり（特願昭６０−
２５３３９６参照）、この回路構成により余剰ビット線
と欠陥ビット線が置換できる構成を本発明は採ることが
できる。

第１図は本発明を可能とする原理説明図であり、ｔａｌ
は９個のメモリセル１お工び７個のパリティセル２が１
本のワード線６に接続されている図であり、物理的位置
に従いセル番号Ｃ１〜ＣＩ６が付けられている。同図ｔ
ｂ）は、これらの１６個のセルを同一水平群および同−
垂直群がわかりやすいように２次元論理アドレス空間に
展開した例であり、この展開方法が本発明の鍵となる。

この図ｔｂ）をみると、同図（＆）で物理的に隣接する
４つずつのセルグループ、即ちＣ１〜Ｃ４，Ｃ５〜Ｃ８
，Ｃ９〜Ｃ１２，ＣＩ３〜ＣＩ６の各々のグループにお
いて、４つのセルが別々の水平群および垂直群に属して
いる。このような構成で水平群および垂直群を形成する
と、訂正対象のセルが属している水平群および垂直群の
選択は、ともに０１〜Ｃ４の中から１つ、Ｃ５〜Ｃ８の
中から１つ、Ｃ９〜Ｃ１２の中から１つ、ＣＩ３〜ＣＩ
６の中から１つ、セル情報を選ぶことになる。例えば同
図（ｂ）のＣ６のセル情報が訂正対象の場合、１２の水
平群、即ちＣ１４，Ｃ２，Ｃ６，Ｃ１０と１６の垂直群
、即ちＣ９，Ｃ６，Ｃ３、ＣＩ６を選択することになる
が、この選択すべきセルは、先に述べた４つのセルグル
ープ内に１つずつ存在しているので、水平群選択スイッ
チと垂直群選択スイッチを全く同様に構成できることに
なる。また同図ｔｅｌは、本発明な可能とする別の展開
方法を示しており、同図（ｂ）と同時に、Ｃ１〜Ｃ４，
Ｃ５〜Ｃ８，Ｃ９〜Ｃ１２，Ｃ９〜Ｃ１２の個々のセル
グループ内の各々のセルが別々の水平群および垂直群に
属している例である。この例では、パリティセルがＣ４
，Ｃ５，Ｃ７，Ｃ１１，Ｃ１２，Ｃ１５゜ＣＩ６となり
、同図（ａ）のパリティセル、即ちＣ４，Ｃ７、ＣＢ、
　Ｃ１０，ＣＩ２．　Ｃ１３，ＣＩ６と位置が異なるだ
けでろる。このように、本発明を可能とする水平群およ
び垂直群の選択論理はこの他にも幾種類も存在すること
は明らかである。第２図（ａｌは本発明の実施例であり
、第１図ｔａｌ　（ｂｌの選択論理をベースとしている
。１〜５は第３図（ａｌと同じであるが、通常のメモリ
構成であるｔｒｕｅ　、　ｂａｒ信号（相補信号の意味
）を考慮し、１′はダミーメモリセル、２′はダミーパ
リティセル、３′はダミーワード線、４′は４と対をな
すビット線対の１つ、５゛は５と対をなすパリティビッ
ト線対の１つであり、４（５１と４’　（５’）上に現
われる相補信号を利用する構成として図示している。実
際にはメモリセルは２次元アレイ上にパリティセルとと
もに配置される。６−１’、６−２″はそれぞれ下位コ
ラムデコーダ、上位コラムデコーダの各要素ケ示し、デ
コード後のアドレスが枠内に示されている。下位コラム
デコード後のアドレスが４ビツトおきに循環しているの
に対し、上位コラムデコード後のアドレスが４ビツトお
きに１ピツトづつ循環しているのが特徴でおり、このデ
コード信号により第１図で示したセレクタ選択論理が成
立している。

図面の都合上これらの各要素ＩＩ、１６（１６−１〜１
６−４　）の水平群セレクタおよび１７（１７−１〜１
７−４　）の垂直群セレクタのみに入力されているが、
同一ビット線対に対応する下位コラムデコーダ出力と上
位コラムデコーダ出力のＡＮＤ　信号をコラムデコード
信号として７のマルチプレクサに入力するのが通常の構
成となる。（余剰セルに対しても同様である。ンまた１
４．１４’は余剰ビット線対、ＲＣｌ。

ＲＣ２は余剰セル、　Ｒ１）１　、　ＲＤ２は余剰ダミ
ーセυ、１５はプリチャージ回路、１８は水平群余剰セ
レクタ、１９は垂直群余剰セレクタ、２０−１は下位余
剰コラムデコーダの要４．２０−２に上位余剰コラムデ
コーダの要素であう、２０−３．２０−４は欠陥分離の
ための回路要素、また８’（８’−１〜８’−１０）は
８と同様の１人カパリテイ回路でｔｒｕｅ　／　ｂａｒ
入カ形である。

−また第２図ｔｂ）は下位（上位）余剰コラムデコーダ
（２０−１、２Ｏ−２）の要素を、第２図（ｃｌは下位
（上位ンコラムデコーダの一要系ヲ不しており、２１　
、２２はプログラム系子であり、゛−電気的破壊切断す
るもの、レーザに工す破壊切断するもの、゛また１ａ源
オン時に回路的にラッテがか＼り電気的に切断するもの
等いすｎでもよい。欠陥アドレスに対応する所望の２１
を切断（オフ）することにエリ欠陥のある下位（上位）
コラムアドレスを余剰コラムデコーダに登録でき、′ま
た所望の２２を切断（オフ）することにより欠陥のめる
下位（上位）コラムデコーダ出力を１Ｌ”固定にするこ
とができる。なお、ＣＡＳはプリチャージ用クロックで
ある。従って、欠陥のめるセルの情報は出力さｎず、余
躬１セルに記憶された情報が代りに出力さ几る。また、
第２図（ｄ）は欠陥分離信号ＲＥＨｔ　ｒ　ＲＥＶｉ　
（ｉは１′または、２で余剰セレクタ活性化信号ＲＦＨ
ｉ　、　ＲＷＶｉの発生回路であり、本実施例では２対
の余剰ヒツト線対の例で、外部入力下位（上位）コラム
アドレスが欠陥下位（上位）コラムアドレスと一双した
ときにＲＥＨｉ　（ＲＥＶｉ　）信号が’　Ｈ”　Ｌ／
　ヘル（ＲＥ川（）：ｆＥＶｉ）信号が”Ｌ″レベルン
なる。（それ以外の場合は逆状態で必る）また第２図ｆ
ｅ）は、第２図（＆１の２０−５．２０−４で示す欠陥
分離のための回ｗ６要素でろり、欠陥のあるビット線が
属している水平群セレクタお工び■直群セレクタ内の２
７　、２２と同様の２３のプログラム系子のみ切断する
ことにより“Ｈ”状態を出力する。

次に、第１図の尻切と同様に、メモリセルＣ６が続出さ
れる場合を例にとってＩ））Ｃ６自体が欠陥ビットでる
りＲＣｌの余剰セルにｔ３＾するために２０−１’にＡ
、Ａｏ、　２０−２’にＡ３Ａ、が登録さｎているとさ
、＋ＩＩＪＣ６と同一水平群に属する０１０か欠陥ビッ
トでるり、ＲＣ１０余剰セルに置換するために２０−１
’にＡ　１　Ａ（１＋　２０−２’にＡ、Ａ、が登録笛
ｆしているとき、について動作を腕間する。（従って、
欠陥分離信号はＲＥＨＩ　、ＲＥＶｔ　、余剰セレクタ
活性化信号はＲＥＨｌ、ＲＥｖｌとなる）、＋１３ノ場
合には、Ｃ６１Ｃ対応する下位お工び上位コラムデコー
ダ出力は２２のプログラム素子が切断されているので”
Ｌ”固定でう９、かつ２１が切断されているのでＲＥＨ
，。

ＲＥＶ、は１Ｈ”ｌ　ＲｇＨｌｌ　ＲＥＶｌは＠Ｌ’　
ドアにるｃ’！りＣ６が接続するビット線対が属する水
平群セレクタ１６−２．および垂直群セレクタ１７−２
内の欠陥分離のための回路要素２０−６．２０−４の出
力のみがプログラム素子２３を切断することによりＨ”
固定となる。これらの状態から、ノードＮ１２にはＣ２
に関連するビート情報が、ノードＮ１５にはＣ６に関連
するビット情報が切離さｎ’Ｈ″固定情報が、ノードＮ
１４には０１０に関連するビット情報が、ノードＮ１５
にはＣ１４に関連するビット情報が、ノードＮ２０には
ＲＣｌに関連するビット情報がそれぞれ現れ、８’−１
〜８′−５で形成される７人平群パリティチェック回路
がクロックφを立上げることに工り動作する。このとぎ
、ノードＮ１３は”Ｈ″固定その対をなすノードＮ１３
゛は°Ｌ″固芝であるので８′−２の１人カバリディ回
路の入力信号Ａ、ＢはそのままＣ９Ｄの出力信号として
下方の１人カパリテイ回路に伝えられ、ノードＮ２２か
らみれば、ノードＮ１２．Ｎ１４．Ｎ１５．およびノー
ドＮ２０の４ビツトのパリティが現れることｖｃなる。

このことは、Ｃ６のビット情報に代わりＲＣｌの余剰ビ
ット情報が水平群グループにはいっていること′ｌｔ怠
味する。

これと同様に、ノードＮ１６にはＣ６に関連するビット
情報が、ノードＮ１７にはＨ”固定情報が、ノードＮ１
８にはＣ９に関連するビット情報が、ノードＮ１９には
Ｃ１６に関連するビット情報が、ノードＮ２１にはＲＣ
Ｉに関連するビット情報が現れ、水平群と同様に■直群
セレクタ出力ノードＮ２３には、ノードＮ１６　、　ｐ
ｔ１７．　Ｎ１９．　Ｎ２１の４ヒツトのパリティが得
らｎることになる。従って、ノードＮ２４に訂正信号が
現れ、７で示すマルテプレクサで選択されたＣ６に代わ
るＲＣｌの余剰セル情報が、ノードＮ２４が“Ｈ”なら
ば訂正され出力さｎる。

次に（１１）の場合には、ＣＩＯに対応する下位お工び
上位コラムデコーダ出力は２２のプログラム素子が切断
されているのでＬ″′、Ａ足となるが、読出されている
セルがＣ６でこの下位コラムアドレスがＣ１０と同じで
あること刀）ら、ＲＥＨ，か“Ｈ”　、　ＲＩＩＥＨ。

がｍｔ、ｊ＋、ま７’ＣＲＥＶ、は−Ｌ”　、　ＲＥＶ
、−は’１（”となる。またＣ１０が後続するビット線
対が属する水平群セレクタ１６−３、垂直群セレクタ１
７−３内の欠陥分離のための１臼路要系２［Ｊ−３，２
０−４の出力のみがプログラム素子２６　をセ）ヲυ［
することをこ孟り“Ｈ″固定となる。こｎらの状態から
、ノードＮ１２にはＣ２に関連するビット情報が、ノー
ドＮ１３には０６に関連するビット情報が、ノードＮ１
４にＶよＣ１０に関連するビット情報が切離さＡ”１（
”１芝情報が、ノードＮ１５にはＣ１４に関連するビッ
ト情報が、ノードＮ２０にはＲＣＩに関連するビットｊ
＋管報がそｎぞｎ現れ、ａ’−ｉ〜８′−５で形成芒れ
る水平群パリティチェック回路がクロックφを立上げる
ことにエリ動作する。このとさ、ノードＮ１４が接続し
ている８′−３の１人カパリテイ回路は（１）の場合の
８゛−２と同様の動作ケし、ノードＮ２２からみれば、
ノードＮ１２．ノードＮ１６．ノードＮ１５．およびノ
ードＮ２００４ビツトのパリティが現ｎること（こなる
。このことは、ＣＩ（Ｊのビット情報に代わりＲＣｌの
余剰ビット情報が水平群グループｔ′こはいつでいるこ
とを意味する。一方、ノードＮ１６）こはＣ３に関連す
るビット情報が、ノードＮ１７にはＣ６に関連するビッ
ト情報が、ノードＮ１８にはＣ９に関連するビット情報
が、ノードＮ１９にはＣ１６に関連するビット情報が、
ノードＮ２１にはＲＥ’／、がパ旦″であることがら″
Ｈ”固定情報がそｎぞれ睨ｎ１垂直群セレクタ出力ノー
ドＮ２３には、ノー　ドＮ１６．　Ｎ１７　、Ｎ１８　
。

Ｎ１９の４ピツトのパリティが得られることｔＣｌる。

従って、ノードＮ２４にＶよＣ１０の代わりにＲＣｌ　
の情報が置換さｎた水平群のパリティカニツク結果を反
映したＣ６に対する訂正信号が現詐る。故に、７のマル
チプレクサからの０６の情報なＮ２４の訂正１ｄ号で訂
正し出力すること（こなる。このように、欠陥ビット線
対にカリする上位おＬび下位コラムデコーダ出力を“Ｌ
″にし、余剰ビット線対に対応する上位２よひ下位コラ
ムデコーダに欠陥ビット線対に対応する上位コラムアド
レスおよび下位コラムアドレスを登録し、かつ欠陥ビッ
ト線対が属している水平群セレクタお工び垂直群セレク
タ内の欠陥分離の之めの回路要素のプログラム素子を切
断することにより、余剰セルを含むどのメモリセルがア
クセスさｎても全く同様に誤り訂正機能を実現でざる。

なお、余剰ビット線対を複数本使用するとぎには、その
数分ＲＥＨｉ　、　Ｒｈ１（ｉ　、　ＲＥＶｉ　。

ＲＥＶｉ信号お工び欠陥分離のための回ｆ！ｒ要素２０
−５．２０−４’？：用意すれば工い。例えば第２図（
＆）のように２対の余剰ビット線の場合には、トランジ
スタを含めたＲＥＨ１＊　ＲＦ２Ｈ！＋　ＲＥＨＩ　ｒ
　ＲＥＨ２、ＲＥＶＩ　。

ＲＥＶ、　、　ＲｇＶ、　、　ｉＬｇＶ、　、　　欠陥
分離のための回路要素２０−１．２０−２　（トランジ
スタ付さ）？：用意す几ばよい。また、第２図ｆｆ）は
、実際に用いら九ると予想さｎる情報ビット丑２５６ビ
ツト、検査ビット−艮６６ヒツトの場合に必要となる０
１７ビツトバリテイテ工ツク回路の例でるり、２股階の
カスケード接続でかつ接続部に加速回路（図ではイノパ
ータンを挿入し商運動作させる回路例でらる。区内の２
４　、２５のブロック例に示す工うに、余剰ビットと正
規ビットの入力方法および１人カパリテイ回路の縦続接
続段数をうまく設定すれば、余剰ビット用１人カパリテ
イ回路の挿入による遅延は全　　。

くなくなる。（図で余剰ビットのない構成とある構成で
パリティチェックに要する時間に差異′Ｉ″ｉ、ない。

）従って、誤り訂正時間の遅れなく、余剰ビット線を含
むオンチップ誤り訂正回路が実現できる。

゛また第２図ｆｇ）は、本発明の別の実施例であり、１
つの水平群あるいは垂直群グ・レープを形成するビット
数単位で余剰セルお工び余剰ビット？Ｎｆ設けた構成で
ある。即ち本例では２６に示す工う番こ４ビツト線対に
１余剰ビツト線対が付加された構成であり、水平群、＊
直群とも余剰セレクタがセレクタ内に組込まれた（１６
′および１７′）形となっている、この構成では、第２
図ｔａ）の実施例で必要でめった２０−３．２０−４に
相当する欠陥分離のための回路要素が不要となり、欠陥
コラムアドレスに相当する上位および下位コラムテコー
ダならびに余剰上位お工び下位コラムデコーダのプログ
ラム素子の切断のみで欠陥ビット線対の余剰ビット線対
への置換が可能となる。

なお、本発明のような自己訂正メモリの書込みに関して
は、既に提案した基本構成（特願昭５６−３７２２３号
、特開昭５７−１５２５９７号公報）に示すように、書
込みメモリセルが属する水平群および垂直群のパリティ
セルの２データのみを更新すｎばよい。また、実際のメ
モリでは、隣接するメモリセルや検査セルは別々の符号
グループに属するように配置するので、例えば第２図ｔ
＆ｌのＣ１，Ｃ２の間には別の符号グループに属するセ
ルが存在する。

従って例えば隣接する２ビツトにエラーがあっても、別
々の訂正符号で訂正でさることになる。

発明の詳細な説明したように、本発明は１つの水平群あるいは垂直
群を形成するビット数に対応する単位でグループ化した
物理的に隣接して位置する複数のビット線および検査ビ
ット線の各々が同一水平群および同−垂直群に属きない
ようにセレクタスイッチの水平群２工び垂直群の選択論
理を制御し、且つ複数の余剰セルを接続した余剰ビット
線、余剰コラムデコーダ、余剰セレクタスイッチをＡｍ
し、欠陥ビット線と余剰ビット線の置換を、パリティチ
ェック回路に入力さｎる欠陥ビット線に対応するセレク
タスイッチ出力と余剰セレクタスイツを大制御すること
により達成でざるので、ランダムに発生するビット欠陥
のみならずビット線単位の欠陥も救済することかでさ、
歩留りの飛躍的な向上が期待でさるという利点がある。

なお本発明は、従来の余剰ワード線による冗長構成を全
く制約することなく付加でざるので、ビット線単位。

ワード線単位に冗長ビット線ワード線と切りかえること
に工って、ワード線単位の欠陥、ビット線単位の欠陥、
およびランダムなビット欠陥全てを救済することができ
、ソフトエラーも誤り訂正回路（ζより訂正でざるので
、屑信頼度で萬歩留９０半導体メモリを実現することが
できる。

【図面の簡単な説明】

第１図（ａ）〜（ｅ）は本発明の原理説明図、第２図ｔ
ａ＋は本発明の実施例、第２図ｔｂ）　、　（ｅ）　、
　ｌｄ）。（ｅ）は第２図（ａｌの要部の構成例でろ！０、ｌｂ）
は余剰下位（上位）コラムデコーダ、（Ｃ）は下位（上
位）コラムデコーダ、（ｄ）は欠陥分離信号および余剰
データ接続信号発生回路、（ｅ）は欠陥分離のための回
路要素、また第２図（ｆｌは本発明の要部である調速パ
リティチェック回路、第２図（ｇ）は本発明の別の実施
例、第３図ｔａ＋は従来構成例、第６図（ｂ）は従来のｆＡ
理説明図である。１　（１’）・・・メモリセル２　（２’　）・・・検査セル５（５’）　　・・・ワード線４（４′ン・・・ビット線５（５’）・・・検査ビット服６−１　（６−２）・・・下位（上位）コラムデコーダ
６−１’　（６−２’）・・・下位（上位）コラムデコ
ーダの要素７・・・マルチプレクサ８．８’、８’・・・１人カパリテイ回路９・・・水平
群パリティチェック回路１０．１１・・・スイッチ１２・・・水平群グループ１６・・・垂直群グループ１４（１４’ン・・・余剰ビット線１５・・・ブリデャージ回路１６・・・水平群セレクタ１７・・・垂直群セレクタ１８・・・余剰水平群セレクタ１９・・・余剰垂直群セレクタ２０−１　（２０−２）・・・余剰下位（上位）コラム
デコーダ２１　、２２　、２３・・・ブーグラム素子２
４　、２５・・・サブパリティチェック回路２６・・・
１八力バリテイ回路を含むサブブロック特許出願人　　
日本電信電話株式会社代　理　人　　弁理士　玉蟲久五部（外２名）（Ｇ）第１図第　２　図　（ｇ）

Claims

【特許請求の範囲】

（１）情報を記憶する複数のメモリセルと、メモリ内で
発生するビット誤りを検出するための情報を記憶し、該
メモリセルの情報とともに水平垂直パリテイ符号を形成
する複数の検査セルと、前記複数のメモリセルおよび検
査セルを選択するワード線と、前記メモリセルと情報の
やり取りを行う検査ビット線と、検査対象のメモリセル
が属している水平群および垂直群に属するビット線情報
と検査ビット線情報を選択するセレクタと、該セレクタ
からの複数の情報のパリテイチェックを行う手段と、前
記パリテイチェックを行う手段の出力を用いてビット誤
りを自動的に訂正する自己訂正半導体メモリにおいて、前記１つの水平群あるいは垂直群を形成するビット数に
対応する単位でグループ化した物理的に近接して位置す
る複数のメモリセルおよび検査セルの各々が同一水平群
および垂直群に属さないように選択論理を制御した前記
セレクタと、前記検査ビット線とは別に設けた余剰ビット線と、前記
余剰ビット線に接続され前記ワード線により選択される
複数の余剰セルと、欠陥コラムアドレスをプログラムできる余剰コラムデコ
ーダと、前記欠陥コラムアドレスに関連するコラムアドレスの入
力時に前記余剰コラムデコーダにより前記余剰ビット線
と欠陥コラムアドレスに相当する欠陥ビット線を置換す
る制御回路とを具備することを特徴とする自己訂正半導
体メモリ。
（２）情報を記憶する複数のメモリセルと、メモリ内で
発生するビット誤りを検出するための情報を記憶し、該
メモリセルの情報とともに水平垂直パリテイ符号を形成
する複数の検査セルと、前記複数のメモリセルおよび検
査セルを選択するワード線と、前記メモリセルと情報の
やり取りを行うビット線と、前記検査セルと情報のやり
取りを行う検査ビット線と、検査対象のメモリセルが属
している符号グループ内の検査対象のメモリセルを含む
水平群および垂直群に属するビット線情報と検査ビット
線情報をコラムデコード信号を利用して選択するセレク
タと、前記セレクタからの複数の信号が入力されること
によりパリテイチエツクを行う手段と、前記パリテイチ
エツクを行う手段の出力を用いてビット誤りを自動的に
訂正する自己訂正半導体メモリにおいて、前記１つの水
平群あるいは垂直群を形成するビット数に対応する単位
でグループ化した物理的に近接して位置する複数のメモ
リセルおよび検査セルの各々が同一水平群および垂直群
に属さないように選択論理を制御した前記セレクタと、
前記検査ビット線とは別に設けた余剰ビット線と、前記
余剰ビット線に接続され、前記ワード線により選択され
る複数の余剰セルと、欠陥コラムアドレスをプログラム
できる余剰コラムデコーダと、前記欠陥コラムアドレス
に対応するビット線に関連する前記セレクタ内のスイッ
チをオフ状態にし且つ“Ｈ”あるいは“Ｌ”の固定電圧
を前記パリテイチェックを行う手段に入力する欠陥分離
回路と、余剰ビット線情報を余剰コラムデコード信号を
利用して選択する余剰セレクタと、前記欠陥コラムアド
レスに関連するコラムアドレスが入力されたときに前記
余剰セレクタの出力信号と前記パリテイチェックを行う
手段の出力信号の排他的論理和をとり前記誤り訂正回路
に出力する排他的論理和回路を付加したことを特徴とす
る前記特許請求の範囲第１項記載の自己訂正半導体メモ
リ。
（３）情報を記憶する複数のメモリセルと、メモリ内で
発生するビット誤りを検出するための情報を記憶し、該
メモリセルの情報とともに水平垂直パリテイ符号を形成
する複数の検査セルと、前記複数のメモリセルおよび検
査セルを選択するワード線と、前記メモリセルと情報の
やり取りを行うビット線と、前記検査セルと情報のやり
取りを行う検査ビット線と、検査対象のメモリセルが属
している符号グループ内の検査対象のメモリセルを含む
水平群および垂直群に属するビット線情報と検査ビット
線情報をコラムデコード信号を利用して選択するセレク
タと、２つの基準電圧“Ｈ”、“Ｌ”を伝達する経路を
スイッチする手段が多段接続され、かつ前記セレクタか
らの複数の信号が入力されることによりパリテイチェッ
クを行う手段と、前記パリテイチェックを行う手段の出
力を用いてビット誤りを自動的に訂正する自己訂正半導
体メモリにおいて、前記１つの水平群あるいは垂直群を
形成するビット数に対応する単位でグループ化した物理
的に近接して位置する複数のメモリセルおよび検量セル
の各々が同一水平群および垂直群に属さないように選択
論理を制御した前記セレクタと、前記１つの水平群ある
いは垂直群を形成するビット数に対応する単位でグルー
プ化した物理的に隣接して位置する複数のビット線およ
び検査ビット線単位で付加した余剰ビット線と、前記余
剰ビット線に接続され前記ワード線により選択される複
数の余剰セルと、前記余剰ビット線に対応して欠陥コラ
ムアドレスをプログラムできる余剰コラムデコーダと、
前記余剰ビット線情報を余剰コラムデコード信号を利用
して選択する前記セレクタ内に設けた余剰スイッチと、
前記欠陥コラムアドレスに対応するビット線に関連する
前記セレクタ内のスイッチをオフ状態にする回路を具備
したことを特徴とする前記特許請求の範囲第１項記載の
自己訂正半導体メモリ。