JPS595500A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS595500A JPS595500A JP57114818A JP11481882A JPS595500A JP S595500 A JPS595500 A JP S595500A JP 57114818 A JP57114818 A JP 57114818A JP 11481882 A JP11481882 A JP 11481882A JP S595500 A JPS595500 A JP S595500A
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- bit line
- memory cells
- bit
- memory cell
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は半導体記憶装置に携し、特に固定欠陥ビットや
α線等の入射により生じるビット誤りを自動的に検出（
〜、かつ複数ビットの誤り訂正を同時に行なう誤り訂正
回路を内蔵した半導体配憶装置に関するものである。
α線等の入射により生じるビット誤りを自動的に検出（
〜、かつ複数ビットの誤り訂正を同時に行なう誤り訂正
回路を内蔵した半導体配憶装置に関するものである。
従来技術と問題点
従来、半導体記憶装置においては予備の救済ビット線を
設けておき、製造段階で発生した固定欠陥ビット線を救
済ビット線に置換することにより固定欠陥ビット線を救
済して装置の歩留りを向上させるようにしたものがある
。しかしながら、このような構成の半導体記憶装置にお
いては、欠陥ビットを専用回路やレーザ装置崎により救
済ビットに置換するものであるため、製造段階で生じた
同定欠陥ビットは救済できるが、α線宿−の入射により
生じる非固定的ビット誤りに対しては、その救済を全く
竹なうことができ々いという欠点があった。
設けておき、製造段階で発生した固定欠陥ビット線を救
済ビット線に置換することにより固定欠陥ビット線を救
済して装置の歩留りを向上させるようにしたものがある
。しかしながら、このような構成の半導体記憶装置にお
いては、欠陥ビットを専用回路やレーザ装置崎により救
済ビットに置換するものであるため、製造段階で生じた
同定欠陥ビットは救済できるが、α線宿−の入射により
生じる非固定的ビット誤りに対しては、その救済を全く
竹なうことができ々いという欠点があった。
発明の目的
本発明はこのような欠点を解決するために為されたもの
であり、その目的は、複数ビットを同時読出しする半導
体記憶装置において固定欠陥ビットおよび非固定的欠陥
ビットの両方を救済し得るようにすることにある。この
ため本発明による半導体記憶装置は、ビット誤りを訂正
する回路を内蔵させ、半導体記憶装置の出力情報数に対
応した数の記憶情報の誤シ訂正を、でき得る限り小規模
な回路で且つ同時に行なうようにしたものである。
であり、その目的は、複数ビットを同時読出しする半導
体記憶装置において固定欠陥ビットおよび非固定的欠陥
ビットの両方を救済し得るようにすることにある。この
ため本発明による半導体記憶装置は、ビット誤りを訂正
する回路を内蔵させ、半導体記憶装置の出力情報数に対
応した数の記憶情報の誤シ訂正を、でき得る限り小規模
な回路で且つ同時に行なうようにしたものである。
以下これについて詳細に説明する。
発明の原理
第１図は本発明におけるビット誤り訂正の原理説明図で
あシ、各ワード線に接続された個々の情報メモリセルα
ｌ〜α３６を、ここでは２つの群即ち水平群と垂直群に
それぞれ所属させ、その両群を所定数単位（図では６単
位）でグループ化したときの水平群グループおよび垂直
群グループを形成する情報メモリセル（例えば（αｌ−
α６）、（αｌ、α７．α１３゜偽９．α２５１ｃＬ３
１）等）に対する検査情報を記憶する検査用メモリセル
ｂｌ−ｂ６ 、 ｃｌ−ｃ６を設けた構成を示す。
あシ、各ワード線に接続された個々の情報メモリセルα
ｌ〜α３６を、ここでは２つの群即ち水平群と垂直群に
それぞれ所属させ、その両群を所定数単位（図では６単
位）でグループ化したときの水平群グループおよび垂直
群グループを形成する情報メモリセル（例えば（αｌ−
α６）、（αｌ、α７．α１３゜偽９．α２５１ｃＬ３
１）等）に対する検査情報を記憶する検査用メモリセル
ｂｌ−ｂ６ 、 ｃｌ−ｃ６を設けた構成を示す。
ここでは簡単化のため、検査情報をパリティ情報とし、
検査用メモリセルｂｌ−ｂ６には水平パリティ情報を、
検査用メモリセルｃ１−ｃ６には垂直パリティ情報を記
憶させる場合を考える。
検査用メモリセルｂｌ−ｂ６には水平パリティ情報を、
検査用メモリセルｃ１−ｃ６には垂直パリティ情報を記
憶させる場合を考える。
このような構成によると、例えば情報メモリセルａ６
の記憶情報の誤９訂正を行なうためには、１＃報メモリ
セルα１〜α６の水平群グループ（ビット線グループ）
と検査用メモリセルｂｌとから成るメモリセルグループ
五及び情報メモリセルα６．α１２゜α１Ｂ、α２４
＋ ｃＬ３０ Ｈα３６の垂直群グループ（ビット線グ
ループ）と検査用メモリセルＣ６とから成るメモリセル
グループ（との両方でパリティチェックを行ない、とも
にパリティエラーが生じたときにのみ記憶情報を反転さ
せてやれは良い。以上の誤り訂正原理を同図（Ｂ）に示
すように１本のワード線ｄで同時に活性化される情報メ
モリセルα、検査メモリセルｂ、ｃに対し適用してやる
ことにより、誤り訂正をメモリ内で行なうことが可能と
なる。
の記憶情報の誤９訂正を行なうためには、１＃報メモリ
セルα１〜α６の水平群グループ（ビット線グループ）
と検査用メモリセルｂｌとから成るメモリセルグループ
五及び情報メモリセルα６．α１２゜α１Ｂ、α２４
＋ ｃＬ３０ Ｈα３６の垂直群グループ（ビット線グ
ループ）と検査用メモリセルＣ６とから成るメモリセル
グループ（との両方でパリティチェックを行ない、とも
にパリティエラーが生じたときにのみ記憶情報を反転さ
せてやれは良い。以上の誤り訂正原理を同図（Ｂ）に示
すように１本のワード線ｄで同時に活性化される情報メ
モリセルα、検査メモリセルｂ、ｃに対し適用してやる
ことにより、誤り訂正をメモリ内で行なうことが可能と
なる。
また、複数の情報メモリセルの記憶情報を同時に絖出す
記憶装置Ｍでは、出力対象となる各々の情報メモリセル
を被訂正対象として上述の原理に基づく誤シ訂正を同時
に行なえば良い。尚、第１図において、ｅはビット線、
ｆｌｇは検査用ビット線である。
記憶装置Ｍでは、出力対象となる各々の情報メモリセル
を被訂正対象として上述の原理に基づく誤シ訂正を同時
に行なえば良い。尚、第１図において、ｅはビット線、
ｆｌｇは検査用ビット線である。
ところで第１図においては、誤シ訂正を行なう必要があ
る１個の情報メモリセルに対して、２組のメモリセルグ
ループ（水平群グルー、１１組と垂直群グループ１組）
を選択して、パリティチェックをそれぞれ行なう必要が
ある。従って誤り訂正対象情報メモリセルが複数となる
複数ビット同時読出し半導体記憶装置においては、一般
にその２倍のメモリセルグループ数を選択し、同数のパ
リティチェックを行なわなければならない。例えば同時
に４個の情報メモリセルの誤り訂正を行なうためには、
８ｆ、［ｉのメモリセルグループを選択し、８組のパリ
ティチェックを行なう必要があり、また同時に８個の情
報メモリセルの誤シ訂正を行なうためには、１６個のメ
モリセルグループを選択し、１６組のパリティチェック
を行なわなければならない。
る１個の情報メモリセルに対して、２組のメモリセルグ
ループ（水平群グルー、１１組と垂直群グループ１組）
を選択して、パリティチェックをそれぞれ行なう必要が
ある。従って誤り訂正対象情報メモリセルが複数となる
複数ビット同時読出し半導体記憶装置においては、一般
にその２倍のメモリセルグループ数を選択し、同数のパ
リティチェックを行なわなければならない。例えば同時
に４個の情報メモリセルの誤り訂正を行なうためには、
８ｆ、［ｉのメモリセルグループを選択し、８組のパリ
ティチェックを行なう必要があり、また同時に８個の情
報メモリセルの誤シ訂正を行なうためには、１６個のメ
モリセルグループを選択し、１６組のパリティチェック
を行なわなければならない。
第２図はこのような問題を解決するための一方法の説明
図であり、同時に誤り訂正を行なう必要がある４個の情
報メモリセルの選択方法を示すものである。第２図にお
いて、α１〜α１６は情報メモリセル、ｂｌ−ｂ８．Ｃ
１−Ｃ８は検査用メモリセルであり、８×８の個数から
なる情報メモリセルに対して、同時に誤り訂正を行なう
４個の情報メモリセルは同一の符号を符しである。この
ように、各ビット線グループが他方のビット線群の複数
のビット線グループの情報メモリセルを含むようにｍｂ
ｌし、且つその共通に含む情報メモリセルを誤り訂正の
対象、即ち同時に抗出す１Ｎ報メモリセルとすることに
より、４個の・ＩＨ報メモリセルの誤り訂正を行なうの
に４組のメモリグループの選択と、同じ４組のパリティ
チェックを行なうだけで済むことになる。例えば符号α
６の４個の情報メモリセルの誤り訂正を行々うには、符
号り、ｉ＋ｊ＋にの４組のメモリセルグループの選択と
、同じ４ｍのパリティチェックを行なえば良く、この部
分を構成するノ・−ドウエアの量を低減することができ
る。
図であり、同時に誤り訂正を行なう必要がある４個の情
報メモリセルの選択方法を示すものである。第２図にお
いて、α１〜α１６は情報メモリセル、ｂｌ−ｂ８．Ｃ
１−Ｃ８は検査用メモリセルであり、８×８の個数から
なる情報メモリセルに対して、同時に誤り訂正を行なう
４個の情報メモリセルは同一の符号を符しである。この
ように、各ビット線グループが他方のビット線群の複数
のビット線グループの情報メモリセルを含むようにｍｂ
ｌし、且つその共通に含む情報メモリセルを誤り訂正の
対象、即ち同時に抗出す１Ｎ報メモリセルとすることに
より、４個の・ＩＨ報メモリセルの誤り訂正を行なうの
に４組のメモリグループの選択と、同じ４組のパリティ
チェックを行なうだけで済むことになる。例えば符号α
６の４個の情報メモリセルの誤り訂正を行々うには、符
号り、ｉ＋ｊ＋にの４組のメモリセルグループの選択と
、同じ４ｍのパリティチェックを行なえば良く、この部
分を構成するノ・−ドウエアの量を低減することができ
る。
また第６図は、同時に誤り訂正を行なう必要がある８個
の情報メモリセルの選択方法を示す図であり、第２図と
同一符号は同一部分を示し、８×８の個数からなる情報
メモリセルに対して、同時に誤り訂正を行なう８個の情
報メモリセルには同一符号を付しである。このようなグ
ループ化を行なうと、例えは符号ｃＬ６の８個の情報メ
モリセルの誤り訂正を行なうには、符号五〜ｍの６個の
メモリセルグループの選択と、同じ６組のパリティチェ
ックを行なえＱま良く、第２゛図とｆｉ１様にその部分
を構成するハードウェアの量の低減化を図ることが可能
となる。
の情報メモリセルの選択方法を示す図であり、第２図と
同一符号は同一部分を示し、８×８の個数からなる情報
メモリセルに対して、同時に誤り訂正を行なう８個の情
報メモリセルには同一符号を付しである。このようなグ
ループ化を行なうと、例えは符号ｃＬ６の８個の情報メ
モリセルの誤り訂正を行なうには、符号五〜ｍの６個の
メモリセルグループの選択と、同じ６組のパリティチェ
ックを行なえＱま良く、第２゛図とｆｉ１様にその部分
を構成するハードウェアの量の低減化を図ることが可能
となる。
一般に上述の・・−ドウエア低減効果は、２つのビット
線群のビット線グループにおいて、少なくとも１つのビ
ット線グループが他方のビット線群の複数のビット線グ
ループの情報メモリセルを含むようにし、且つその共通
に含む情報メモリセルを誤り訂正対象の１一つにするこ
とにより得られる。
線群のビット線グループにおいて、少なくとも１つのビ
ット線グループが他方のビット線群の複数のビット線グ
ループの情報メモリセルを含むようにし、且つその共通
に含む情報メモリセルを誤り訂正対象の１一つにするこ
とにより得られる。
発明の実施例
第４図は本発明実施例装置の要部ブロック図であり、同
時に４ビツトの記憶情報が取り扱われる例についてのも
ので第２図の選択方法に対応している。同図において、
αは情報メモリセル、ｂは検査用メモリセル（水平群）
、Ｃは検査用メモリセル（垂直群）、ｄはワード線、ｅ
はビット線、ｆは検査用ピット線（水平＃）、ｇは検査
用ピット線（垂直群）、Ｓｌ、Ｓ２は複数のビット線の
中からそれぞれ２組の水平群メモリセルグル−プ（ビッ
ト線グループ）と垂直群メモリセルグループ（ビット線
グループ）を選択するセレクタであや、この制御は外部
入力されるアドレス信号に従って行なわれる。同様に５
３ 、５４は選択されたビット線グループに関係する検
査用メモリセルを選択するセレクタ、ＰＨ−Ｐａはパリ
ティチェック回路、Ａｌ−Ａ４ は論理積ゲー）、Ｅｒ
−Ｅｒａは排他的論理和ゲート、ＧＩ Ｔ Ｇ３ ＋
Ｇ５ ＋ ＧＷ ｒ α９〜α１２は書込み時のあるタ
イミングでオンと斤るゲート、Ｇ２． Ｇ４． Ｇ６．
Ｃ８は読出し時のあるタイミングでオンとなるゲート
、０ＵＴｌ〜０ＵＴ４は出力端子、ｌＮｌ−ｌＮ４は入
力端子である。
時に４ビツトの記憶情報が取り扱われる例についてのも
ので第２図の選択方法に対応している。同図において、
αは情報メモリセル、ｂは検査用メモリセル（水平群）
、Ｃは検査用メモリセル（垂直群）、ｄはワード線、ｅ
はビット線、ｆは検査用ピット線（水平＃）、ｇは検査
用ピット線（垂直群）、Ｓｌ、Ｓ２は複数のビット線の
中からそれぞれ２組の水平群メモリセルグル−プ（ビッ
ト線グループ）と垂直群メモリセルグループ（ビット線
グループ）を選択するセレクタであや、この制御は外部
入力されるアドレス信号に従って行なわれる。同様に５
３ 、５４は選択されたビット線グループに関係する検
査用メモリセルを選択するセレクタ、ＰＨ−Ｐａはパリ
ティチェック回路、Ａｌ−Ａ４ は論理積ゲー）、Ｅｒ
−Ｅｒａは排他的論理和ゲート、ＧＩ Ｔ Ｇ３ ＋
Ｇ５ ＋ ＧＷ ｒ α９〜α１２は書込み時のあるタ
イミングでオンと斤るゲート、Ｇ２． Ｇ４． Ｇ６．
Ｃ８は読出し時のあるタイミングでオンとなるゲート
、０ＵＴｌ〜０ＵＴ４は出力端子、ｌＮｌ−ｌＮ４は入
力端子である。
第２図との対応関係の一例を峠明すると、パリティチェ
ック回路Ｐ、はメモリセルグループル１パリテイチエツ
ク回路Ｐ２はメモリセルグループｊ 、 ハＩＪティチ
ェック回路Ｐ３はメモリセルグループｉ１パリティチェ
ック回路Ｐ４はメモリセルグループｋをそれぞれパリテ
ィチェックする。従って論理積ゲーＦ ＡＩ ＨＡ２．
Ａ３ ＋ Ａ４の出力にはそれぞれ情報メモリセル６
Ａｔ 、 ６ｈｋ ＋ ６ｉｊ ＋ ６）’ｈの訂正信
号が現れ、排他的論理和ゲートＥＩ ＋ Ｅ２ ＋ Ｅ
３ ＋ Ｅ４の出力には訂正後の情報メモリセル６ｈｉ
＋ ６１に＋ ６ｉ）’ ＋ ６ｊ）、 カ現れる。ま
た、排他的論理和ゲー） ＥＱ＋ Ｅｌｏ、＋ Ｅｘｌ
＋ Ｅ１２はそれぞれメモリセルグループ”ｒｊ ＋
＠＊にの検査メモリセルの情報を排他的論理和ゲートＥ
５〜Ｅ８の出力を利用して書き換える必要があるか否か
を判別するものである。以下このメモリ動作について説
明する。
ック回路Ｐ、はメモリセルグループル１パリテイチエツ
ク回路Ｐ２はメモリセルグループｊ 、 ハＩＪティチ
ェック回路Ｐ３はメモリセルグループｉ１パリティチェ
ック回路Ｐ４はメモリセルグループｋをそれぞれパリテ
ィチェックする。従って論理積ゲーＦ ＡＩ ＨＡ２．
Ａ３ ＋ Ａ４の出力にはそれぞれ情報メモリセル６
Ａｔ 、 ６ｈｋ ＋ ６ｉｊ ＋ ６）’ｈの訂正信
号が現れ、排他的論理和ゲートＥＩ ＋ Ｅ２ ＋ Ｅ
３ ＋ Ｅ４の出力には訂正後の情報メモリセル６ｈｉ
＋ ６１に＋ ６ｉ）’ ＋ ６ｊ）、 カ現れる。ま
た、排他的論理和ゲー） ＥＱ＋ Ｅｌｏ、＋ Ｅｘｌ
＋ Ｅ１２はそれぞれメモリセルグループ”ｒｊ ＋
＠＊にの検査メモリセルの情報を排他的論理和ゲートＥ
５〜Ｅ８の出力を利用して書き換える必要があるか否か
を判別するものである。以下このメモリ動作について説
明する。
まず、すべての情報メモリセルα及び検査用メモリセル
ｂ、ｃの記憶情報をクリアする。
ｂ、ｃの記憶情報をクリアする。
抗出し時においては、選択されたワード線に接続してい
る情報メモリセルおよび検査用メモリセルの記憶情報が
ビット線ｅ及び検査用ビット線ｆ。
る情報メモリセルおよび検査用メモリセルの記憶情報が
ビット線ｅ及び検査用ビット線ｆ。
ｇ上に現れる。その中で、訂正対象である４個のビット
線情報が関係する４組のビット線グループ（水平群グル
ープ２組、垂直群グループ２組）および４個の検査用ビ
ット線がセレクタ５１〜Ｓ４で選択され、その記憶情報
がパリティチェック回路Ｐ！〜Ｐ４に入力され、パリテ
ィチェックが行なわれる。
線情報が関係する４組のビット線グループ（水平群グル
ープ２組、垂直群グループ２組）および４個の検査用ビ
ット線がセレクタ５１〜Ｓ４で選択され、その記憶情報
がパリティチェック回路Ｐ！〜Ｐ４に入力され、パリテ
ィチェックが行なわれる。
そして４個のパリティチェック回路Ｐ１〜Ｐ４の出力を
一部共用して論理積ゲート、（＋−＊、でそれぞれの出
力情報に対する訂正信号が生成され、排他的論理和ゲー
トＩｓ〜Ｅ４にて出力情報が訂正される。またゲートＧ
２ ！ ６４１０ｓ ＋ Ｇｓを経て訂正された出力情
報が元の位置に再Ｈ［，憶される。
一部共用して論理積ゲート、（＋−＊、でそれぞれの出
力情報に対する訂正信号が生成され、排他的論理和ゲー
トＩｓ〜Ｅ４にて出力情報が訂正される。またゲートＧ
２ ！ ６４１０ｓ ＋ Ｇｓを経て訂正された出力情
報が元の位置に再Ｈ［，憶される。
また書込み時においては、１込みアドレスの噛込前の記
憶情報を読出し時と同様に絖出し、その情報と入力端子
ＩＮ、−ＩＮ４に加わる１込み情報とを排他的論理和ゲ
ートＥ５〜Ｅ８で比較する。そして、この比較結果を用
いて、書込時のあるタイミングでイネーブルとなるゲー
トＧｌ ＋ Ｇ３ ＋ Ｇｌ＋ ＋ ＧＶを経由して簀
込みアドレスへ情報を曹込むと同時に、排他的論理和ゲ
ートＥ９〜Ｅ１６ を用いて４個の１込みアドレスが
関係する検査用メモリセルの記憶情報を更新する。例え
ば４個の情報メモリセルｃＬ６のうちｃＬｈｉのみの情
報が変更されるよう力書込みにおいては、排他的論理オ
ロゲートＥ５〜Ｅ１２のうちＥ５゜Ｅｌ、Ｅｌ、のみが
′１” となり、メモリセルグループｈ、ｉの検査用メ
モリセルｂ２．ｃ２の内容が変更される。
憶情報を読出し時と同様に絖出し、その情報と入力端子
ＩＮ、−ＩＮ４に加わる１込み情報とを排他的論理和ゲ
ートＥ５〜Ｅ８で比較する。そして、この比較結果を用
いて、書込時のあるタイミングでイネーブルとなるゲー
トＧｌ ＋ Ｇ３ ＋ Ｇｌ＋ ＋ ＧＶを経由して簀
込みアドレスへ情報を曹込むと同時に、排他的論理和ゲ
ートＥ９〜Ｅ１６ を用いて４個の１込みアドレスが
関係する検査用メモリセルの記憶情報を更新する。例え
ば４個の情報メモリセルｃＬ６のうちｃＬｈｉのみの情
報が変更されるよう力書込みにおいては、排他的論理オ
ロゲートＥ５〜Ｅ１２のうちＥ５゜Ｅｌ、Ｅｌ、のみが
′１” となり、メモリセルグループｈ、ｉの検査用メ
モリセルｂ２．ｃ２の内容が変更される。
なお、以上の実施例では、検査用メモリセルにハリティ
情報を記憶させたので１ビット誤り訂正能力しか有して
いガいが、その他の検査情報を記憶させることにより２
ビツト以上の誤り訂正能力をもたせることも可能である
。また、ビット線を２つの群（水平群と垂直群）にそれ
ぞれ所属させた例について述べたが、複数のビット線の
それぞれを６つ以上の群に所属させることも勿論可能で
ある。
情報を記憶させたので１ビット誤り訂正能力しか有して
いガいが、その他の検査情報を記憶させることにより２
ビツト以上の誤り訂正能力をもたせることも可能である
。また、ビット線を２つの群（水平群と垂直群）にそれ
ぞれ所属させた例について述べたが、複数のビット線の
それぞれを６つ以上の群に所属させることも勿論可能で
ある。
発明の効果
以上の説明から判るように、本発明に依れば、情報メモ
リセルを複数の群のそれぞれに所属させるとともに検査
用メモリセルを設は同時に複数個の情報メモリセルの記
憶情報の誤り訂正を行なうようにしたものであり、固定
欠陥ビットは勿論のことα線等の入射により生じるビッ
トｐす（非固定的ビット誤り）も救済することが可能と
なる。
リセルを複数の群のそれぞれに所属させるとともに検査
用メモリセルを設は同時に複数個の情報メモリセルの記
憶情報の誤り訂正を行なうようにしたものであり、固定
欠陥ビットは勿論のことα線等の入射により生じるビッ
トｐす（非固定的ビット誤り）も救済することが可能と
なる。
従って本発明を１ビツト出力以外の半導体記憶装置、例
えばバイト出力のメモリＬＳＩやメモリ内ではパラレル
に４ビツトの情報ヲ絖み出し出力は１ピツトスつシリア
ルに行なうニブルモードで動作するメモリＬＳＩ＠−に
適用すれば、その信頼性及び歩留りを向上することがで
きて非常に有効である。
えばバイト出力のメモリＬＳＩやメモリ内ではパラレル
に４ビツトの情報ヲ絖み出し出力は１ピツトスつシリア
ルに行なうニブルモードで動作するメモリＬＳＩ＠−に
適用すれば、その信頼性及び歩留りを向上することがで
きて非常に有効である。
また、例えは第２図或は第６図に示したような情報メモ
リセルの選択方法を採用すれはハードウェア量の削減が
可能となり、小規模な付加回路で複数個の記憶情報の誤
り訂正を行なうことができる。
リセルの選択方法を採用すれはハードウェア量の削減が
可能となり、小規模な付加回路で複数個の記憶情報の誤
り訂正を行なうことができる。
第１図は本発明における誤り訂正の原理説明図、第２図
及び第３図は本発明における情報メモリセルのそれぞれ
異なる選択方法例を示す図、第４図は本発明実施例装置
の要部ブロック図である。 αは情報メモリセル、ｂは検査用メモリセル（水′半解
）、Ｃは検査用メモ゛リセル（垂直群）、ｄはワード線
、ｅはビット線、ｆは検査用ビット線（水平線）、ｇは
検査用ビット線（垂直線）、ｈ、ｊ、ｔ、ｔｎ、ｉ、Ａ
はメモリセルグループ、Ｓ、 −Ｓ４はセレクタ、Ｐ！
〜Ｐ４はパリティチェック回路、Ａ、−Ａ４は論理積ゲ
ート、ＥＸ”−ＥｔＢ は排他的論理和ゲート、０１
〜Ｇ１２ はあるタイミングでイネーブルとなるゲー
トである。 時計出願人 日 本 箱； 伯 電 話 公 社代理人
弁理士 玉 蟲 久 五 部 外６名第２ 第 １ 図 （８）
及び第３図は本発明における情報メモリセルのそれぞれ
異なる選択方法例を示す図、第４図は本発明実施例装置
の要部ブロック図である。 αは情報メモリセル、ｂは検査用メモリセル（水′半解
）、Ｃは検査用メモ゛リセル（垂直群）、ｄはワード線
、ｅはビット線、ｆは検査用ビット線（水平線）、ｇは
検査用ビット線（垂直線）、ｈ、ｊ、ｔ、ｔｎ、ｉ、Ａ
はメモリセルグループ、Ｓ、 −Ｓ４はセレクタ、Ｐ！
〜Ｐ４はパリティチェック回路、Ａ、−Ａ４は論理積ゲ
ート、ＥＸ”−ＥｔＢ は排他的論理和ゲート、０１
〜Ｇ１２ はあるタイミングでイネーブルとなるゲー
トである。 時計出願人 日 本 箱； 伯 電 話 公 社代理人
弁理士 玉 蟲 久 五 部 外６名第２ 第 １ 図 （８）
Claims (1)
- 【特許請求の範囲】 （１）情報を記憶する１＃報メモリセルと、複数のビッ
ト線およびワード線とを有する半導体記憶装置において
、前記複数のビット線のそれぞれを複数のビット線群の
各々に所属させ、共通するビット線群に所属するビット
線を所定数単位で°グループ化したときのビット線グル
ープの数に対応した検査用ビット線と、該検査用ビット
線のそれぞれに接続されて前記ワード線により活性化さ
れる複数の検査用メモリセルと、前記情報メモリセルに
記憶させる複数のビット情報に関する検査情報を前記検
査用メモリセルに記憶させる手段と、前記複数のビット
線群の各々の中から複数個の前記ビット線グループおよ
びそれに関連する検査用ビット線を選択するセレクタと
、該セレクタからの出力を用いて必要数の情報メモリセ
ルの記憶情報の誤り訂正を同時にｈなう誤シ訂正手段と
を具備したことを特徴とする半導体記憶装置。 （２、特許請求の範囲第１項記載の半導体記憶装置にお
いて、前記セレクタは２つのビット線群のビット線グル
ープにおいて、少なくとも１つのビ □ット線グ
ループが他方のビット線群の複数のビット線グループの
情報メモリセルを含むよう前記複数個のビット線グルー
プの選択を行ない、前記誤り訂正手段はその共通に含む
情報メモリセルを誤シ訂正対象の１つとすることを特徴
とする半導体記憶袋ｊ４゜ （３）特許請求の範囲第１項記載の半導体記憶装置にお
いて、前記セレクタは２つのビット線群のビット線グル
ープにおいて各ピッ）ｌグループが他方のビット線群の
複数のビット線グループの情報メモリセルを含むよう前
記複数個のビット線グループの選択を行ない、前記誤υ
訂正手段はその共通に含む情報メモリセルを誤り訂正対
象の１つとすることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57114818A JPS595500A (ja) | 1982-07-02 | 1982-07-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57114818A JPS595500A (ja) | 1982-07-02 | 1982-07-02 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS595500A true JPS595500A (ja) | 1984-01-12 |
| JPS6235199B2 JPS6235199B2 (ja) | 1987-07-31 |
Family
ID=14647448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57114818A Granted JPS595500A (ja) | 1982-07-02 | 1982-07-02 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS595500A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6190392A (ja) * | 1984-10-08 | 1986-05-08 | Nippon Telegr & Teleph Corp <Ntt> | 半導体記憶装置 |
| JPS61169693U (ja) * | 1985-04-08 | 1986-10-21 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6939530B2 (ja) | 2017-12-26 | 2021-09-22 | 住友電装株式会社 | コネクタ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5175342A (ja) * | 1974-12-25 | 1976-06-29 | Fujitsu Ltd |
-
1982
- 1982-07-02 JP JP57114818A patent/JPS595500A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5175342A (ja) * | 1974-12-25 | 1976-06-29 | Fujitsu Ltd |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6190392A (ja) * | 1984-10-08 | 1986-05-08 | Nippon Telegr & Teleph Corp <Ntt> | 半導体記憶装置 |
| JPS61169693U (ja) * | 1985-04-08 | 1986-10-21 | ||
| JPH0513676Y2 (ja) * | 1985-04-08 | 1993-04-12 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6235199B2 (ja) | 1987-07-31 |
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