JPS6190392A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、多値を記憶するメモリセルからなる半導体記
憶装置に関し、信頼度の高くかつ実効的な製造歩留りの
高い記憶装置に関するものである。

〔従来の技術〕

従来、この種の装置は例えば第４図のように構成される
。ここで、１−ｉ（ｉ＝１〜Ｌ）はＮ値（Ｎ≧６）を記
憶できるメモリセルであり、この例ではＮ＝４、即ち４
値を記憶するものとする。この４値は、メモリセルを構
成するコンデンサに蓄える電位差をＶｃｃ、　２／３　
Ｖｃｃ　、　１／３　Ｖｃｃ　、　Ｏ（Ｖ）とＴ　ルＣ
（！：　Ｃヨ’）　実現できる。１ｉ−ｉ（ｉ＝ｉ〜Ｌ
）はデータ線、１０はワード線であり、２−ｉ　（ｉ＝
１〜Ｌ）は、各データ線１１一番（ｉ＝１〜Ｌ）上に現
れる４種類の状態即ちＶｓ　（Ｖｃｃ　）、　Ｖｓ　（
２／３　Ｖｃａ）　、　Ｖｘ　（１／３　Ｖｃｃ　）　
、　Ｉ’Ｊ　（０）と、２ピツトの２進情報を互いに変
換する変換回路であり、データ線電位識別回路３−ｉ（
ｉ＝１〜６）で参照電圧Ｖ、１．　Ｖ、２．　Ｖλ５に
よりデータ線１ｌ−ｉ（龜＝１〜Ｌ）上の電位を識別す
る。ここで、Ｉ’Ｊ　（０）　＜　ＶＪ　１　＜　Ｖｓ
（１１５Ｖｃｃ　）　＜　ＶＪ２　＜　Ｖｎ　（２／６
Ｖａｃ）　＜　Ｖｘｓ　＜Ｖｓ　（Ｖｃｃ）なる関係が
あり、識別結果は、データ線電位識別回路３−ｉ（番ミ
１〜６）の出力として、（０，０，０）。

（１，０，Ｏ）＃（１，１，０）、（１，１，１）なる
４個のディジタル信号の１個となる。４はこの４個のデ
ィジタル信号を（０，０）、（０，１）、（１，０）、
（１，１）という２ピツトの２進情報Ｃ二変換する２進
情報生成回路であり、出力端子２−１−５．２−ｉ−４
（ｉ＝１〜Ｌ）に変換後の２ピツトの２進情報を出力す
る。一方５は、入力端子２−ｉ−１、２−ｉ−２（ｉ−
Ａ〜Ｌ）に入力された２ピツトの２進情報をもとＣ：、
Ｖｃｃ　、　２１５Ｖｃｃ＝　１／　５　’ｃｃ　＊　
０　（Ｖ）のいずれかをデータ線上に書込む電圧レベル
生成回路であり、その電位が選択されたメモリセル１−
ｉ（ｉ＝１〜Ｌ）に書込まれ、１個のメモリセルに２ピ
ツトの情報を記憶させる。

また６はマルチプレクサであり、２進情報生成回路４か
らの出力を、７で示すコラムデコーダからの信号により
選択し、９の入出力回路へ伝えると共に、入出力回路９
からの入力情報を選択された変換回路２−２−１（ｊ〜
Ｌ）の入力端子２　　ｓ　　１ｔ２−ｉ−２（ｉ＝１〜
Ｌ）に伝える。また８はワード線を選択するロワデコー
ダである。

このような基本構成をもつ多値記憶半導体メモリは、１
個のメモリセルで多ビットの情報を扱うことができるの
で、今後の高密度大容量メモリの構成として極めて有望
である。

〔発明が解決しようとする問題点〕

従来のこの種多値記憶半導体メモリでは、１個のメモリ
セルの情報が破壊されると、少くとも２ピツト以上の情
報に誤りが生じることになり、信頼性の面で問題がある
。且つ、１ピツトを１個のメモリセルに記憶させる従来
のメモリセルはコンデンサに蓄積した電荷の有無で情報
を記憶するのに対し、この多値メモリセルではコンデン
サに蓄積できる最大の電荷量を（Ｎ−１）等分してＮ種
類の電荷蓄積状態を作り出しているので、個々の状態に
対するマージンが狭く、製造歩留りの低下あるいはソフ
トエラーな引起こしやすい。特に、α線によるソフトエ
ラーζ二対しては、個々の状態を識別するための電荷量
が少いことからソフトエラー率の増大は避けられないと
いう問題がある。

〔問題点を解決するための手段〕

本発明は従来の欠点を除去するため３以上、Ｎ種類の状
態の情報を記憶するマトリクス状に配置した複数個のメ
モリセルと、各メモリセルに接続し且つ互いに交差して
配置した複数本のワード線および複数本のデータ線と、
各データ線上に現れる情報のＮ種類の状態とＭビット（
Ｍは２以上の整数）の２進情報を互いに変換する変換回
路を有する多記憶半導体記憶装置に、変換回路からの出
力Ｍビットまたは変換回路への入力Ｍビットをそれぞれ
別のコードグループに所属さ七る選択回路と、各コード
グループ毎に番ビット情報を符号化する符号化回路と、
各ビット情報の誤りを検出する誤り検出回路と、誤り検
出回路の出力により各ビット情報の誤りを訂正する誤り
訂正回路をオンチップ化して付加したものである。

〔作用〕

本発明は、１個のメモリセルに記憶する多値の情報を別
々のコードグループに分類して誤り訂正を行うことがで
き、１個のメモリセルが記憶している多ビツト情報が破
壊されても、単一ビット誤り訂正機能をもつ誤り訂正回
路で訂正することができる。以下図により詳細に説明す
る。

〔実施例〕

第１図は本発明の実施例であり、１個のメモリセルに４
値を記憶する半導体メモリの例である。第４図と同じ符
号は同じ部分を示す。１２は誤り訂正のためのコードグ
ループを形成するための選択回路、１５−１．１５−２
は第１および第２のコードグループ用付加回路を示して
おり、１４−１．１４−２は誤り検出・訂正回路、１５
−１．１５−２は符号化回路である。

この実施例の続出動作は以下のとおりである。

まず、ロワデコーダ８によりあるワード線１０が活性化
され、１１１１−１（ｉ〜Ｋ）のデータ線上に１−ｉ（
ｉ＝１〜Ｋ）のメモリセルに蓄えられていた４値の情報
が現れ、２−２−１（ｉ〜Ｋ）の変換回路により２−＊
−５，２−ｉ−４（ｉ−１〜Ｋ）の出力端子Ｃ二それぞ
れの情報に従った２進情報が続出される。

次に、選択回路１２で、同じ変換回路２−ｚ（ｉ＝ｉ〜
Ｋ）の出力端子２−ｉ　−３、２一番−４（龜−１〜Ｋ
）の２進情報は互いに異るコードグループに分類される
。即ち、変換回路の出力端子２−ｉ−５（ｉ−１〜Ｋ）
上の２進情報は１３−１で示す第１のコードグループ用
付加回路に、変換回路の池の出力端子２−ｉ−４（ｉ−
１〜Ｋ）上の２進情報は１５−２で示す第２のコードグ
ループ用付加回路にそれぞれ入力される。

次にそれぞれのコードグループの中で、例えば第１のコ
ードグループで説明すれば、１４−１の誤り検出・訂正
回路内で、入力端子１４−１−ｉ（Ｌ＝１〜Ｋ）の情報
をもとに復号化がなされ、シンドロームが発生され、そ
の出力をもとＣニンンドロームデコードがなされ、入力
端子１４−１−ｉ　＜　ｉ＝１〜Ｋ）の情報内の１ビッ
ト誤りを訂正する。ここで、Ｋビット全部で１個の誤り
訂正符号を形成してもよく、またコラムデコード信号に
よりにビットをル等分して、Ｋ／ｎビットで１個の誤り
訂正符号を形成してもよい。後者の方が高速に誤り検出
・訂正することができるが、その反面にビットに対し独
立な情報ビットの割合が少くなる。

一方この実施例の書込動作は、入出力回路９からの入力
情報をもとに符号化回路１ｓ−ｉ　、　１５−２で検査
ビットの情報が形成され、符号化が達成される。例えば
８ビツトの入力情報に対して４ビツトの検査ビットを付
加することにより１２ビツトのハミング符号が形成でき
る。その後選択回路１２と、もし必要ならコラムデコー
ド信号を用いて、符号化回路１５−１の出力１ビツトと
符号化回路１５−２の出力１ピツ）Ｙ１個の変換回路の
入力とするように各符号化回路の出力ビットが出力端子
１５−１−ｉ　、　１ｓ−２−ｉ　（ｉ＝１〜Ｋ）から
変換回路２−ｉ（ｉ＝１〜Ｋ）の入力端子（２−ｉ−１
，２−ｉ−２（ｉ＝１〜Ｋ））に伝えられ、その後２ビ
ットの２進情報が４値の電位状態に変換され、所望のメ
モリセル１一番（龜＝１〜Ｋ）シ；書込まれる。

このような構成をとると、各メモリセルに蓄積された２
ビツトの情報は１ビツトづつ別々の誤り訂正回路でチェ
ックされることＣ：なり、単−誤り訂正機能しかもたな
い誤り訂正回路乞用いても、１個のメモリセルの蓄積情
報の破壊をマスクすることができる。

第２図は本発明の具体的な構成例であり、誤り訂正の方
法として、第６図に示されている水平垂直パリティ符号
２７ヲ適用している。まず第３図から誤り訂正の原理乞
説明する。読出される出力ビット３０は１個の誤り訂正
符号？形成するビット情報であり、このビット情報を同
図右に示す２次元マトリクスに展開する。２８は１個の
垂直群、２９は１個の水平群を示し、各垂直群、各水平
群のパリティは一定（例えば偶数パリティが成立してい
る。

）である。従って、本実、施例では２５のビット情報の
うち、独立なビット情報は１６であり、６１は４個の水
平パリティビット、３２は４個の垂直パリティビット１
．セして６６は水平垂直パリティビットである。いま、
読出される出力ビット６０のビット情報を読出すとき、
この読出される出力ビット３０のビット情報が属する垂
直群２８および水平群２９のパリティをチェックする。

とも１：バリティエラーが発生したとき、それは読出さ
れる出力ビット３０のビット情報めエラーを意味するの
で、読出される出力ビット５０のビット情＠ｉを反転、
即ち訂正して出力する。これが水平垂直パリティ符号を
用いた誤り訂正方式（水平垂直パリティ方式）の原理で
あり、たとえば特願昭５６−５７２２５（特開昭５７−
１５２５９７号公報）　Ｃ：従来メモリＣ二適用する構
成例“を示している。

第２図は、この水平垂直パリティ方式を本発明の多値記
憶メモリに適用した具体例であり、全体の構成は第１図
の実施例と同じで、第１図と同じ符号は同じ部分を示す
。１６は、Ｋ個のビット情報の中から、読出される出力
ビットの属する水平群および垂直群を選択するセレクタ
であり、１７は水平群のパリティをチェックする水平パ
リティチェック回路、１８は垂直群のパリティをチェッ
クする垂直パリティチェック回路、１９はＡＮＤゲート
、２０　、２２−１〜２２−４はｌｌＯＲゲート、２１
は書込時にオンとなるスイッチ、２３は入力情報、２４
’、２５．２６は入力情報が書込まれるビットの属する
水平パリティビット、垂直パリティビット、水平垂直パ
リティビットの更新情報？示している。

この読出動作は、１２の選択回路により２−ｉ（ｉ＝１
〜Ｋ）で示す各々の変換回路の出力１ビツトづつが入力
されたセレクタ１６シニより、ｋ１ビットからなる第６
図Ｃ：示した水平群２９に相当する水平群とに２　ビッ
トからなる垂直群２８　に相光する垂直群を選択する。

その後水平パリティチェック回路１７および垂直パｙテ
ィｔエンク回路１８でそれぞれのパリティがチェックさ
れ、とも（：パリテイエラー、ここでは“１”が出力さ
れたときＡＮＤ回路１９の出力が“１″となり、読出さ
れる訂正前の出力ビツト６４の情報が反転、即ち訂正さ
れ、入出力回路９に伝えられる。また書込時Ｃ二は、入
出力回路９から入力情報２５が選択回路１２に伝えられ
ると同時に、入力情報２３が書込まれるビットの属する
水平群および垂直群のパリティを入力情報に従い更新す
る。つまり、入力情報が以前の情報と異っているときの
み、その水平パリティ、垂直パリティ、水平垂直パリテ
ィの情報を反転することＣ二より、一定のパリティ関係
を保つ。入力情報、更新後の水平パリティ、垂直パリテ
ィ、水平垂直パリティの各情報２６〜２６のそれぞれの
選択回路１２への入力情報は、選択回路１２によりコラ
ムデコード信号に従い、関連する変換回路２−ｉ＜ｉ＝
１〜Ｋ）にコードグループ用付加回路１３−１．１３−
２のコードグループのそれぞれから入力され、それぞれ
の変換回路２−ｉ（ｉ＝１〜Ｋ）内でこの２ビツトの情
報が４値の電位状態に変換され、メモリセル１−ｉｃ番
＝１〜Ｋ）　ｌ二匹込まれる。

このように、本発明の実施例では付加回路が少く、かつ
高速に誤り訂正することができ、さらに単一ビット誤り
訂正機能だけで１個のメモリセルに記憶している多ビッ
トの情報の誤りを検出・訂正することができる。また、
コードグループ用付加回路１３−１．１３−２で形成す
る水平垂直パリティ符号をに７ｍビットで構成し、同一
の符号に属するメモリセルの物理的配置をｍ個おきにす
ることにより、隣接するメモリセルの情報の破壊にも対
処することができる。

なお本実施例では１トランジスタ形ＲＡＭを例にして説
明したが、本発明はこれ（；限定されるものではなく、
ダイナミック形またはスタティック形多値メモリｌ二も
適用でき、また多値のＲＯＭに適用すれば書込系回路が
不要となる。

〔発明の効果〕

以上説明したように、本発明は、１個のメモリセルに多
値を記憶する半導体メモリにおいて、多値の情報を別々
のコードグループに分類して誤り訂正を行うことができ
るので、１個のメモリセルが記憶している多ビットの情
報が破壊されても、単一ビット誤り訂正機能をもつ誤り
訂正回路で訂正することができ、高信頼度の多値記憶半
導体メモリを実現できる利点がある。更に付は加えれば
、製造時の固定欠陥をも救うことができることから、実
効的な製造歩留りの向上が図れる利点がある。

なお、本発明は１トランジスタ形ＲＡＭｆ例に挙げて述
べてきたが、これ以外のダイナミック形あるいはスタテ
ィック形多値メモリセルＣ二も適用でき、また多値のＲ
ｏｕｔ二適用すれば書込系回路が不要になるという利点
もある。

【図面の簡単な説明】

第１図は本発明の実施例、第２図は本発明の具体的構成
例、第３図は第２図の構成例における誤り訂正を説明す
る図、第４図は従来の多値記憶半導体メモリの構成例で
ある。 １・・・メモリセル、２・・・変換回路、６・・・デー
タ線電位識別回路、４・・・２進情報生成回路、５・・
・電圧レベル生成回路、６・・・マルチプレクサ、７・
・・コラムデコーダ、８・・・ａクデコーダ、９・・・
入出力回路、１０・・・ワード線、１１・・・データ線
、１２・・・選択回路、１３・・・コードグループ用付
加回路、１４・・・誤り検出・訂正回路、１５・・・符
号化回路、１６・・・セレクタ、１７・・・水平パリテ
ィチェック回路、１８・・・垂直パリティチェック回路
、ｉ９　、、、　ＡＮＤ　ケ−）、２０．２２−１．２
，５．４・・・ＥＯＲゲート、２１・・・スイッチ、２
３・・・入力情報、２４・・・更新後の水平パリティ情
報、２５・・・更新後の垂直パリティ情報、２６・・・
更新後の水平垂直パリティ情報、２７・・・水平垂直パ
リティ符号、２８・・・垂直群、２９・・・水平群、３
０・・・読出される出力ビット、３１・・・水平パリテ
ィビット、！１２・・・垂直パリティビット、５３・・
・水平垂直パリティビット、３４・・・読出される訂正
前の出力ビツト特許出願人　　日本電信電話公社 代理人　弁理士　玉蟲久五部（外２名）第１図 第　３　図 第　４　図

Claims (3)

【特許請求の範囲】
1. （１）３以上Ｎ種類の状態の情報を記憶するマトリクス
   状に配置した複数個のメモリセルと、該各メモリセルに
   接続し且つ互いに交差して配置した複数本のワード線お
   よび複数本のデータ線と、該各データ線上に現れる情報
   の該Ｎ種類の状態とＭビット（Ｍは２以上の整数）の２
   進情報を互いに変換する変換回路を有する半導体記憶装
   置において、前記変換回路からの出力Ｍビットまたは前
   記変換回路への入力Ｍビットをそれぞれ別のコードグル
   ープに所属させる選択回路と、前記各コードグループ毎
   に各ビット情報を符号化する符号化回路と、前記各ビッ
   ト情報の誤りを検出する誤り検出回路と、前記誤り検出
   回路の出力により前記各ビット情報の誤りを訂正する誤
   り訂正回路を具備してなる半導体記憶装置。
2. （２）前記符号化回路は前記各コードグループに属する
   各ビット情報を１対の水平群および垂直群に所属させた
   とき各水平群および垂直群のパリテイを形成する回路か
   らなり、前記誤り検出回路は前記各水平群および垂直群
   のパリテイを検査するパリテイチェック回路からなる特
   許請求の範囲第１項記載の半導体記憶装置。
3. （３）前記符号化回路は前記各コードグループに属する
   各ビット情報について外部アドレスによりアクセスされ
   たビットが属する水平群および垂直群を選択するセレク
   タを有することを特徴とする特許請求の範囲第２項記載
   の半導体記憶装置。