JPS58141498A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPS58141498A JPS58141498A JP57022380A JP2238082A JPS58141498A JP S58141498 A JPS58141498 A JP S58141498A JP 57022380 A JP57022380 A JP 57022380A JP 2238082 A JP2238082 A JP 2238082A JP S58141498 A JPS58141498 A JP S58141498A
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- circuit
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- signal
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分針〕
本発明は半導体メモリ装置に係り、特にエラー検出及び
修正機能を有する′Ｐ導導体メモ９子子用い喪中導体メ
篭り装置Ｋ１１ｌする。
修正機能を有する′Ｐ導導体メモ９子子用い喪中導体メ
篭り装置Ｋ１１ｌする。
従来の半導体メモリ素子はメモリ素子自前の囁能として
記憶と記憶のための番地指定と書きろみ、記憶しえ内容
會睨与出しする機能のみしか持ってｉなかった。これに
対して、半導体メモリ素子自身の機能としてエラー噴出
及び修正といういわゆる１００ （１ｒｒｏｒ Ｏ
ｈｅｏｋｉｎｇ ａｎａ ロｏｒｒｅｃｔｉｏｎ
）機能が付加され喪中導体メモリ素子の実現が検討さ
れでｉる。
記憶と記憶のための番地指定と書きろみ、記憶しえ内容
會睨与出しする機能のみしか持ってｉなかった。これに
対して、半導体メモリ素子自身の機能としてエラー噴出
及び修正といういわゆる１００ （１ｒｒｏｒ Ｏ
ｈｅｏｋｉｎｇ ａｎａ ロｏｒｒｅｃｔｉｏｎ
）機能が付加され喪中導体メモリ素子の実現が検討さ
れでｉる。
第１図はかかるｔ、Ｏａ付の＄ｓ体体上モリ素子用い九
従来の半導体メモり装置の１０ツク図であるが、同図中
’１１〜Ｍ４．８はそれぞれ１１８１バイトのメそり素
子、１−１−１−４は前記各メモり素子’１１〜Ｍ４１
８ のチップイネイプルドツィパー（以下、ａｍドラ
イバーと称する）、’１６１％ ’３［、’４８Ｋ ”
６４には’１１” ’ ＩＩＪＩ ％ ’２１”！！
１８” ３１−Ｍ８．８、’４１〜Ｍ４．８０１６語ず
つから成るｉずれあメモリ素子群ｔＳ択するか會決定す
るセレクト信号、ｏｍはａｍドライバー１−１−１−４
を動作させるチップイネーブル（Ｏｊり１１号、ＤＩ。
従来の半導体メモり装置の１０ツク図であるが、同図中
’１１〜Ｍ４．８はそれぞれ１１８１バイトのメそり素
子、１−１−１−４は前記各メモり素子’１１〜Ｍ４１
８ のチップイネイプルドツィパー（以下、ａｍドラ
イバーと称する）、’１６１％ ’３［、’４８Ｋ ”
６４には’１１” ’ ＩＩＪＩ ％ ’２１”！！
１８” ３１−Ｍ８．８、’４１〜Ｍ４．８０１６語ず
つから成るｉずれあメモリ素子群ｔＳ択するか會決定す
るセレクト信号、ｏｍはａｍドライバー１−１−１−４
を動作させるチップイネーブル（Ｏｊり１１号、ＤＩ。
〜Ｄ１１．は入力データ％ＤＯ１１〜Ｄ Ｏ’ｔ３は半
導体メそり’１１〜Ｍ４．８ からの出力データ、黛は
出力データＤＯ′、〜Ｄ Ｏ’ｔ３の中にエラーがある
か否かチェックする１００回路、８は２００回路意から
のエラー検出信号に基ｉて出力データＤ Ｏ’ｔ−ｎ
Ｏ’１３ Ｋ修正を加え、出力データｎｏ −ｎｏ８
として出力するデータ修正回路である。
導体メそり’１１〜Ｍ４．８ からの出力データ、黛は
出力データＤＯ′、〜Ｄ Ｏ’ｔ３の中にエラーがある
か否かチェックする１００回路、８は２００回路意から
のエラー検出信号に基ｉて出力データＤ Ｏ’ｔ−ｎ
Ｏ’１３ Ｋ修正を加え、出力データｎｏ −ｎｏ８
として出力するデータ修正回路である。
かかる構成において、今あるｌプロッタ、例えばセレク
ト信号’ｔｓｘを入力されている最上位のメモリブロッ
クのメモリ素子’１１〜Ｍ１１８が選ばれ九とすると、
メモす素子Ｍ１□〜ｖ０１８よりその出力データＤｏ’
、−Ｄｏ’、３が出力され、Ｊ！ｏｏ回路８及びデータ
修正回路８に入力される。ｍｃａ回路３は出力データＩ
）Ｏ’１− Ｄ Ｏ’１３にエラーがあるか否かをチェ
ックし、もし１ビツトエツーがめればそのビットをデー
タ修正回路ｓｔ介して修正する。
ト信号’ｔｓｘを入力されている最上位のメモリブロッ
クのメモリ素子’１１〜Ｍ１１８が選ばれ九とすると、
メモす素子Ｍ１□〜ｖ０１８よりその出力データＤｏ’
、−Ｄｏ’、３が出力され、Ｊ！ｏｏ回路８及びデータ
修正回路８に入力される。ｍｃａ回路３は出力データＩ
）Ｏ’１− Ｄ Ｏ’１３にエラーがあるか否かをチェ
ックし、もし１ビツトエツーがめればそのビットをデー
タ修正回路ｓｔ介して修正する。
その結果、出力として８ビツトの出力データＤＯ０〜Ｄ
０８が得られる。
０８が得られる。
上述の如く、第１＠の構成では情報ビットは８ビツトで
Ｔｏｐ、ＭＱＱ用のチェックビットとしては６ビツトが
充当されている。従って、メモリ装置としての出力は８
ビツトである。
Ｔｏｐ、ＭＱＱ用のチェックビットとしては６ビツトが
充当されている。従って、メモリ装置としての出力は８
ビツトである。
さて、ζζで箒１図の半導体メモ’Ｊｉａｆｔをペース
とし九メ毫り装置のブロック図を第３図に示す。
とし九メ毫り装置のブロック図を第３図に示す。
同図中６は＊ｖｐ卜慣号’１［”” ６４にならびＫＯ
１備号ｔ０１ドライバーｌ−１−１−４ｔ−介してメモ
リブロック４に出力するコントロール回路、ａＲＴ＃１
図示しない本体よ）コントロール回路６に与えられるス
タート信号、ａｍはコントロール回！！８６より本体く
出力されるエラー信号、ＯＲ？は層ａ０１１路雪よりデ
ータ修正回路８に与えられル（１１１Ｅｍ号、Ｕｌはｍ
ａａｔｇｉ略８より＝ｙ ｙ ） ａ −ル回路６に２
ビツト以上のエラー検出時に出力さｎるデータ修正不能
信号、ＷＴはコントロール回路６よりメモリブロック４
に与えられるライト信号でるる。
１備号ｔ０１ドライバーｌ−１−１−４ｔ−介してメモ
リブロック４に出力するコントロール回路、ａＲＴ＃１
図示しない本体よ）コントロール回路６に与えられるス
タート信号、ａｍはコントロール回！！８６より本体く
出力されるエラー信号、ＯＲ？は層ａ０１１路雪よりデ
ータ修正回路８に与えられル（１１１Ｅｍ号、Ｕｌはｍ
ａａｔｇｉ略８より＝ｙ ｙ ） ａ −ル回路６に２
ビツト以上のエラー検出時に出力さｎるデータ修正不能
信号、ＷＴはコントロール回路６よりメモリブロック４
に与えられるライト信号でるる。
なお、１１２図からも明らかな如く、メモリブロック４
に対する入力データのうちＤＩ −ＤＩ、の８ビツト
は本体より与えらｎるもので−Ｄｌｓ〜Ｄ１．３０６ビ
ツト分はＩＯ）回路２より与えられる。一方、メモリブ
ロック４からの出力信号のりちＤｏ’、−Ｄｏ′１３０
６ビツト分がＪｌｌＯａｌ路意に出力されるものでるる
。
に対する入力データのうちＤＩ −ＤＩ、の８ビツト
は本体より与えらｎるもので−Ｄｌｓ〜Ｄ１．３０６ビ
ツト分はＩＯ）回路２より与えられる。一方、メモリブ
ロック４からの出力信号のりちＤｏ’、−Ｄｏ′１３０
６ビツト分がＪｌｌＯａｌ路意に出力されるものでるる
。
また、データ修正回路畠は具体的には第８図の部分回路
図に示す如き構成を有し、入力され喪データＤＯ’１、
Ｄｏ′！・・・…を入力されるエクスクルシブオアゲー
ト１１１．１１１．・旧・・から成る。各エクスクルシ
ブオアゲートＭＸ１．ＭＸ冨、・・・・・・は谷ビット
のＩｌ＃ｔＥ［号Ｑ ！Ｔ １． ＯＲ’ｒ １１．−
−−−−−がｌ信号として入力畜れ走時に、入力された
出力データＤｏ′、Ｑ Ｄｏ′！、−一を反転つまり修
正して出力データＤＯ８、Ｄｏｊｌ、・＊＠ ｍａｌｌ
として出力する作用を有するものである。
図に示す如き構成を有し、入力され喪データＤＯ’１、
Ｄｏ′！・・・…を入力されるエクスクルシブオアゲー
ト１１１．１１１．・旧・・から成る。各エクスクルシ
ブオアゲートＭＸ１．ＭＸ冨、・・・・・・は谷ビット
のＩｌ＃ｔＥ［号Ｑ ！Ｔ １． ＯＲ’ｒ １１．−
−−−−−がｌ信号として入力畜れ走時に、入力された
出力データＤｏ′、Ｑ Ｄｏ′！、−一を反転つまり修
正して出力データＤＯ８、Ｄｏｊｌ、・＊＠ ｍａｌｌ
として出力する作用を有するものである。
かかる構成において、読み出しについては第４図でａ明
し九ので、ζζでは書き込みにつｉて説明する。すなわ
ち、入力データＤ１１〜Ｄ工、はメモリブロック４と併
せて１００回路３に入力され、ζζでチェックビットを
生成した上で人力データＤＩ・〜Ｄ１１．として出力し
メモリブロック４のｂピット分に書龜込む、この時、書
込み用の人力データＩ） Ｘ ｔ ”” Ｄ Ｘ ｇに
同期してコントａ−Ａ／回Ｗ＆６よ）ライト備考ｆＴが
メモリブロック４に人力される。
し九ので、ζζでは書き込みにつｉて説明する。すなわ
ち、入力データＤ１１〜Ｄ工、はメモリブロック４と併
せて１００回路３に入力され、ζζでチェックビットを
生成した上で人力データＤＩ・〜Ｄ１１．として出力し
メモリブロック４のｂピット分に書龜込む、この時、書
込み用の人力データＩ） Ｘ ｔ ”” Ｄ Ｘ ｇに
同期してコントａ−Ａ／回Ｗ＆６よ）ライト備考ｆＴが
メモリブロック４に人力される。
このため、メモリプロッタ４には本体より人力されたＳ
ビットの入力データＤＸ１〜ＤＩ、並びに！ｌｏｏ回路
意より入力された６ビツトのチェックビットの人力デー
タＤＸｓ〜Ｄｌｔｓが書込まれることとをる。
ビットの入力データＤＸ１〜ＤＩ、並びに！ｌｏｏ回路
意より入力された６ビツトのチェックビットの人力デー
タＤＸｓ〜Ｄｌｔｓが書込まれることとをる。
との九め、データの読み出し時には、メモリプロック４
からの出力データＤ Ｏ１２”” Ｄ Ｏｉｓのうち、
ＤＯ′１〜ＤＯ′ＢのＳビットはデータｉｌｌ正回路８
に与、ｔらｎ、Ｄｏ’ 〜ＤＯｉ３の６ビツトは１ａａ
ｌ路３に与えられるが、１００回路！では６ビツトのチ
ェックビットに基いて修正ビットを判足し、修正信号Ｏ
Ｒ？としてデータ修正回路８に出力する。
からの出力データＤ Ｏ１２”” Ｄ Ｏｉｓのうち、
ＤＯ′１〜ＤＯ′ＢのＳビットはデータｉｌｌ正回路８
に与、ｔらｎ、Ｄｏ’ 〜ＤＯｉ３の６ビツトは１ａａ
ｌ路３に与えられるが、１００回路！では６ビツトのチ
ェックビットに基いて修正ビットを判足し、修正信号Ｏ
Ｒ？としてデータ修正回路８に出力する。
データ修正回＠８においては、４８図に示し九様な回路
構成を通じてｇｏｏ回路２から修正指令された出力デー
タＤＯ′〜ＤＯ’ｓのビットを反転つまり修正して、出
力データＤＯ８〜Ｄｏｇとして出力するものである。
構成を通じてｇｏｏ回路２から修正指令された出力デー
タＤＯ′〜ＤＯ’ｓのビットを反転つまり修正して、出
力データＤＯ８〜Ｄｏｇとして出力するものである。
なお、メモリブロック４からのデータの読み出し動作時
にｌ１Ｏ）回路３にて！ビット以上のエラーが検出され
友場合は、’ａｓｉｔｉ号がコントロール回路６へ出力
されるが、ＴＴＩ信号を受は友コントロール回路６は本
体く対してエラー信号１１を出力することとなる。
□１ 以上ａ明したように、従来はＩａａ付のメモリ素子ｔ−
１ｔ’用し九としても、メモリ装置としても１００方式
を採用していたため１例えば８ビツトの情報ビットに対
して器ビットものチェックビットを必要とする等、メモ
す素子を多量に便用する必要がＴｏす、結果として高ａ
ｔメモリ装置となって９え。
にｌ１Ｏ）回路３にて！ビット以上のエラーが検出され
友場合は、’ａｓｉｔｉ号がコントロール回路６へ出力
されるが、ＴＴＩ信号を受は友コントロール回路６は本
体く対してエラー信号１１を出力することとなる。
□１ 以上ａ明したように、従来はＩａａ付のメモリ素子ｔ−
１ｔ’用し九としても、メモリ装置としても１００方式
を採用していたため１例えば８ビツトの情報ビットに対
して器ビットものチェックビットを必要とする等、メモ
す素子を多量に便用する必要がＴｏす、結果として高ａ
ｔメモリ装置となって９え。
従って、本発明の目的は上記従来茂術の欠点をなくシ、
少な−メモリ素子でデータエラーの検出と修正を行うこ
とを可能ならしめ友経済性に優れ喪中導体メモリ装置を
提供するにある。
少な−メモリ素子でデータエラーの検出と修正を行うこ
とを可能ならしめ友経済性に優れ喪中導体メモリ装置を
提供するにある。
９４図は本１ｉ１１１ｉの一夷細例に係る半導体メモリ
装置のプロッタ図でＴｏす、＃Ｉ６図は第４図の半導体
メモり装置をペースとし九メモリ装置のブロック図であ
る。各図を通じて、メモリブロック４内のメモリ素子輩
、１〜’ｄは１００機能用のチェックビット出力に基く
修正不能エラー信号Ｕｌｌｆ、〜ｔＦｍ、がビット方向
に′接続され、オア回路８を介してＵ車信号としてコン
トロール回路５に出力して−る。一方、メモリブロック
４内のメモリ素子’１１〜’４１は開−に出力データＤ
Ｏ１＃Ｄ０９がビット方向に接続され、パリティチェッ
ク回路７にデータ人力を行なっている。パリティチェッ
ク回路７においては９ビツトの出方データＤ Ｏｌ”’
Ｄ Ｏ＠のパリティチェツタを行な−、もしパリティ
エラーが６れはパリティエラー（ｒｌ）信号ヲコントロ
ール回路６に出力する。なお、メモリブロック４に対し
ては、本体より８ビツトの入力データＤＩｔ〜ＤＩ、が
入力されるが、この入力データＤ１１〜ＤＩ８はパリテ
ィビットゼネレータ・に４導入さｎ、ここで発生し友パ
リティビットは人力データのｌピットＤ Ｘ ｅ と
してメモリブロック４に与えられる。
装置のプロッタ図でＴｏす、＃Ｉ６図は第４図の半導体
メモり装置をペースとし九メモリ装置のブロック図であ
る。各図を通じて、メモリブロック４内のメモリ素子輩
、１〜’ｄは１００機能用のチェックビット出力に基く
修正不能エラー信号Ｕｌｌｆ、〜ｔＦｍ、がビット方向
に′接続され、オア回路８を介してＵ車信号としてコン
トロール回路５に出力して−る。一方、メモリブロック
４内のメモリ素子’１１〜’４１は開−に出力データＤ
Ｏ１＃Ｄ０９がビット方向に接続され、パリティチェッ
ク回路７にデータ人力を行なっている。パリティチェッ
ク回路７においては９ビツトの出方データＤ Ｏｌ”’
Ｄ Ｏ＠のパリティチェツタを行な−、もしパリティ
エラーが６れはパリティエラー（ｒｌ）信号ヲコントロ
ール回路６に出力する。なお、メモリブロック４に対し
ては、本体より８ビツトの入力データＤＩｔ〜ＤＩ、が
入力されるが、この入力データＤ１１〜ＤＩ８はパリテ
ィビットゼネレータ・に４導入さｎ、ここで発生し友パ
リティビットは人力データのｌピットＤ Ｘ ｅ と
してメモリブロック４に与えられる。
さて、図面からも明らかな如く、メモリブロック４内の
メモリ素子輩、１〜’４９は１［バイトの４詳、つまり
８４１バイトのメモリを構成して−るが、各バイトは８
ビツトのデータと１ビツトのパリティビットで構成され
、パリティチェック方式が採らｎている。そして、第１
図、箒３図の構成と異なるａは、メモリ素子用、〜’４
９ 自体から修正不能エラー個号０１１〜■凰−が出力
されることと出力データ］） ０１− Ｄ Ｏ＠がパリ
ティチェック回路７にも接続されることでるる。
メモリ素子輩、１〜’４９は１［バイトの４詳、つまり
８４１バイトのメモリを構成して−るが、各バイトは８
ビツトのデータと１ビツトのパリティビットで構成され
、パリティチェック方式が採らｎている。そして、第１
図、箒３図の構成と異なるａは、メモリ素子用、〜’４
９ 自体から修正不能エラー個号０１１〜■凰−が出力
されることと出力データ］） ０１− Ｄ Ｏ＠がパリ
ティチェック回路７にも接続されることでるる。
かかる構成にお−て、データの絖み出しを行う場合、セ
＆／／）信号８ 〜Ｓ によってメモ１８Ｋ
８４に り素子Ｍ１、＃輩４９０所ｌｉＩのブロックを選び、コ
ントロール回路６よりのｏｎ＠号により、当蝮プロッタ
のデータの絖み出しを行なわせる。このｓｉｔ。
＆／／）信号８ 〜Ｓ によってメモ１８Ｋ
８４に り素子Ｍ１、＃輩４９０所ｌｉＩのブロックを選び、コ
ントロール回路６よりのｏｎ＠号により、当蝮プロッタ
のデータの絖み出しを行なわせる。このｓｉｔ。
メモリ素子’１１〜’４Ｇ内Ｋｌビットのエラーが６れ
ば当然パリティチェツタ回路ｉによってこｎが検出され
、パリティエラー信号ＰＪ！がコントロール回路ＩＫ出
力される。これに対して、メモリ素子Ｍ１□〜’４９内
に２ビツト以上のエラーかめれば、修正不能エラー信号
ｔｒｊｌ 〜１ｙ鳳。のいずれかが出力され、オア回
路Ｓを介して［７１信号としてコントロール回路６に出
力される。
ば当然パリティチェツタ回路ｉによってこｎが検出され
、パリティエラー信号ＰＪ！がコントロール回路ＩＫ出
力される。これに対して、メモリ素子Ｍ１□〜’４９内
に２ビツト以上のエラーかめれば、修正不能エラー信号
ｔｒｊｌ 〜１ｙ鳳。のいずれかが出力され、オア回
路Ｓを介して［７１信号としてコントロール回路６に出
力される。
一方、データの書き込みを行う場合、本体よ）ＯＳビッ
トの入力データＤＩｌ−ＤＩＢはメモリプロッタ４と併
せてパリティビットゼネレータ６に入力され、ζζでパ
リティピッ）１−生成し友上で入力データＤ１９として
出力し、メモリブロック４のｌビット分に書き込む、こ
の時、書き込み用の人力データＤ１１〜Ｄ１ｇに同期し
てコントロール回路６にはスタート信号ａＲＴが与えら
れ、同時に図示しないアドレスラインからの信号に基づ
いてメモリブロック４内のどの行のメモリ素子ｔアクセ
スするかが指令され為、その結果、コントロール回路６
からは、セレクト信号’１６Ｋ”６４にのいずれかが出
力され、同時に０１慣号が出力される。しかる後の適宜
タイｉングに更にライト信号ＷＴがメモリプロッタ４に
与えられる。
トの入力データＤＩｌ−ＤＩＢはメモリプロッタ４と併
せてパリティビットゼネレータ６に入力され、ζζでパ
リティピッ）１−生成し友上で入力データＤ１９として
出力し、メモリブロック４のｌビット分に書き込む、こ
の時、書き込み用の人力データＤ１１〜Ｄ１ｇに同期し
てコントロール回路６にはスタート信号ａＲＴが与えら
れ、同時に図示しないアドレスラインからの信号に基づ
いてメモリブロック４内のどの行のメモリ素子ｔアクセ
スするかが指令され為、その結果、コントロール回路６
からは、セレクト信号’１６Ｋ”６４にのいずれかが出
力され、同時に０１慣号が出力される。しかる後の適宜
タイｉングに更にライト信号ＷＴがメモリプロッタ４に
与えられる。
このため、メモリブロック４には本体より入力さ扛た８
ビツトの人力データＤＸｔ〜ＤＩ８並びにパリティビッ
トゼネレータ６より入力され７ｋｌビツトのパリティビ
ットの入力データＤ Ｘ ｅ が書き込まれることと
なる。
ビツトの人力データＤＸｔ〜ＤＩ８並びにパリティビッ
トゼネレータ６より入力され７ｋｌビツトのパリティビ
ットの入力データＤ Ｘ ｅ が書き込まれることと
なる。
さて、第４図、第５図の構成の特徴はデータの読み出、
し動作時により顕督、：１：である。即ち、データの読
み出し動作時に、オア回路８よりｔｒａｉｌが出力され
た場合、コントロール回路６はパリティチェック回路７
よりのパリティエラー信号Ｐ１が出てｉるか否かを判定
した上で、もしパリティ−エラー信号Ｐ１が出てｉなけ
れば本体に対してエラー信号１ｓは出力せず、出力デー
タＤＯ０−Ｄ０８は正しめデータとして本体に峨り込ま
せる。
し動作時により顕督、：１：である。即ち、データの読
み出し動作時に、オア回路８よりｔｒａｉｌが出力され
た場合、コントロール回路６はパリティチェック回路７
よりのパリティエラー信号Ｐ１が出てｉるか否かを判定
した上で、もしパリティ−エラー信号Ｐ１が出てｉなけ
れば本体に対してエラー信号１ｓは出力せず、出力デー
タＤＯ０−Ｄ０８は正しめデータとして本体に峨り込ま
せる。
何故、かかる＃ｆ’ｍＫなるかを詳細に述べるならば、
データ修正不能エラー信号υ８□〜■〜はメモリ素子’
１１〜Ｍ４ｅ内で発生する信号でろって、例えばメモリ
素子内の１１８番地分のデータに対するエラー信号であ
る。従って、このエラー信号田鳳 −口重、では、現在
読み出して−る指定番地０１ビツトがエラーして匹るの
か否かについては分らなｉ、そして、１ビツトのエラー
についてはパリティチェツタ回路マで判定可能である。
データ修正不能エラー信号υ８□〜■〜はメモリ素子’
１１〜Ｍ４ｅ内で発生する信号でろって、例えばメモリ
素子内の１１８番地分のデータに対するエラー信号であ
る。従って、このエラー信号田鳳 −口重、では、現在
読み出して−る指定番地０１ビツトがエラーして匹るの
か否かについては分らなｉ、そして、１ビツトのエラー
についてはパリティチェツタ回路マで判定可能である。
従って、九と見オア回路８よりＵｌ（１１号が出力され
友としても、パリティチェツタ回路Ｔよりパリティ−エ
ラー信号Ｐ１が出されていないとするならば、メモリプ
ロッタ４よ）読み出された出力データＩ） ０１− Ｄ
Ｏ＠はａりではｔｚことになる。
友としても、パリティチェツタ回路Ｔよりパリティ−エ
ラー信号Ｐ１が出されていないとするならば、メモリプ
ロッタ４よ）読み出された出力データＩ） ０１− Ｄ
Ｏ＠はａりではｔｚことになる。
これに対して、データの読み出し時に、オア回力８よｆ
ｉＵ１個号が出力され、同時にパリティ−エラー信号ｐ
ｇが出力され九場合、これは出力データＤＯ０〜Ｄ Ｏ
Ｂのりずれかのデータ修正が必要なことを示している。
ｉＵ１個号が出力され、同時にパリティ−エラー信号ｐ
ｇが出力され九場合、これは出力データＤＯ０〜Ｄ Ｏ
Ｂのりずれかのデータ修正が必要なことを示している。
そして、この場合、第６図の構成にデータ修正回路並び
にセレクタ回路を付加し九第６図のプロッタ図に示す如
き構成を通じてデータの修正が行なわれることとなる。
にセレクタ回路を付加し九第６図のプロッタ図に示す如
き構成を通じてデータの修正が行なわれることとなる。
ちなみに、第６図中９はデータ修正回路、Ｉｏはセレク
タ回路、１２は０１４号並びにパリティ−エラー信号Ｐ
ｆｆｉの両方が共に出力されていることを判定してＵＰ
信号を出力するアンド回路、１４はコントロール回路６
からのライト信号ＷＴ並びにアンド回路１２からのｕｐ
傷信号アンド条件をとり、オーバーライド信号ＯＲＤと
してメモリブロック４に与えるアンド回路でめる。
タ回路、１２は０１４号並びにパリティ−エラー信号Ｐ
ｆｆｉの両方が共に出力されていることを判定してＵＰ
信号を出力するアンド回路、１４はコントロール回路６
からのライト信号ＷＴ並びにアンド回路１２からのｕｐ
傷信号アンド条件をとり、オーバーライド信号ＯＲＤと
してメモリブロック４に与えるアンド回路でめる。
第６図に示し友データ修正回路９はその詳細を第１図に
示されるもので、メモリブロック４からのｓＩＥ不能エ
ラー信号Ｕｌ 〜ａｇｓ！びにアンド回路−２からの
ｕｐ傷信号入力されるアンド回路ムＮｌ〜ムＭ８走メモ
リブロック４からの出力データＤＯ′１〜ＤＯ′８並び
にアンド回路ムｉｌｌ〜ムＩＩＩの出力を入力され修正
された出力データＤ０１〜Ｄ Ｏｓ を出力するエク
スクルシブオア回路ｍｍｘｌ〜１１ｘ８から構成される
ものでるる。
示されるもので、メモリブロック４からのｓＩＥ不能エ
ラー信号Ｕｌ 〜ａｇｓ！びにアンド回路−２からの
ｕｐ傷信号入力されるアンド回路ムＮｌ〜ムＭ８走メモ
リブロック４からの出力データＤＯ′１〜ＤＯ′８並び
にアンド回路ムｉｌｌ〜ムＩＩＩの出力を入力され修正
された出力データＤ０１〜Ｄ Ｏｓ を出力するエク
スクルシブオア回路ｍｍｘｌ〜１１ｘ８から構成される
ものでるる。
一方、第６図に示し九セレクト回路ｔｏ＃ｉその詳細ｔ
＃Ｉ７図に示すもので、コントロール回路６′からのセ
レクト信号、９１ＬＫを受けるノット回路ＮＯ？、と、
入力データＤＸ１〜ＤＩ、並びにノット回路ＭＯＴ
Ｏ出力を受けるアンド回路ムムＮｌ〜ムムＮ８と、デー
タ修正囲路９の出力データＤｏ −Ｄｏ８並びにコン
トロール回路６からのセレクト信号ａｌＬＫｔ受はルア
７ ）’ｆｉｌｌ）ＢＡＮＩ ＃ＢＡＩＪ８ ト、各ア
ンド回路ムムＭｌ〜ムムＭ８とＢＡＭＩ−ＢＡｌｌＢの
各出力を受はメモリプロッタ４に対する入力デーＩ Ｄ
Ｉ’ｔ〜ＤＩｔを発生するオア回路から構成されるも
のである。
＃Ｉ７図に示すもので、コントロール回路６′からのセ
レクト信号、９１ＬＫを受けるノット回路ＮＯ？、と、
入力データＤＸ１〜ＤＩ、並びにノット回路ＭＯＴ
Ｏ出力を受けるアンド回路ムムＮｌ〜ムムＮ８と、デー
タ修正囲路９の出力データＤｏ −Ｄｏ８並びにコン
トロール回路６からのセレクト信号ａｌＬＫｔ受はルア
７ ）’ｆｉｌｌ）ＢＡＮＩ ＃ＢＡＩＪ８ ト、各ア
ンド回路ムムＭｌ〜ムムＭ８とＢＡＭＩ−ＢＡｌｌＢの
各出力を受はメモリプロッタ４に対する入力デーＩ Ｄ
Ｉ’ｔ〜ＤＩｔを発生するオア回路から構成されるも
のである。
さて、かかる構成において、本体よりスタート信号ｍｉ
ｔ！と図示しな＾書書込み命令が米た場合、スントロー
ル回路６よりセレクト信号’１６１〜’６４ＫＯ％／％
ずれかと、０１信号と、更にライト信号Ｗ丁が出力され
、メモリブロック４の所望のアドレスに人力データＤＯ
門Ｄ Ｏｓ並びにパリティ− ビットゼネレータ６からのパリティビットＤＯ９が書き
込まれる。ここで、１１４図の構成と異なる点は、人力
データＩＨ，〜ＤＩ８がセレクタ回路１゜を介してメモ
リブロック４に供給されることで、：Ａ７図からも明ら
かな如く、コントロール回路６よりのセレクト信号５１
１ＬＫが「ｒ、Ｊｖベベル時に、本体よりｑ人力データ
ＤＩ、〜ＤＩＩがメモリブロック４に対する入力データ
ＤＩ’〜Ｄ Ｘ’ｓとされる。
ｔ！と図示しな＾書書込み命令が米た場合、スントロー
ル回路６よりセレクト信号’１６１〜’６４ＫＯ％／％
ずれかと、０１信号と、更にライト信号Ｗ丁が出力され
、メモリブロック４の所望のアドレスに人力データＤＯ
門Ｄ Ｏｓ並びにパリティ− ビットゼネレータ６からのパリティビットＤＯ９が書き
込まれる。ここで、１１４図の構成と異なる点は、人力
データＩＨ，〜ＤＩ８がセレクタ回路１゜を介してメモ
リブロック４に供給されることで、：Ａ７図からも明ら
かな如く、コントロール回路６よりのセレクト信号５１
１ＬＫが「ｒ、Ｊｖベベル時に、本体よりｑ人力データ
ＤＩ、〜ＤＩＩがメモリブロック４に対する入力データ
ＤＩ’〜Ｄ Ｘ’ｓとされる。
一方、データの銃み出し時において、第４図構ＩＪｖ、
と異なる蝿は、メモリブロック−の出力データＤＯ′１
〜Ｄ Ｏ’ｓがデータ修正回路９ｆ：介して正規の出力
データＤ Ｏｔ〜ＤＯ８とされることである。なお、デ
ータ修正回路では修正不能エラー信号υ鳳、〜Ｕ〜 を
入力されるオア回路８からの［Ｆｌ信号とパリティチェ
ック回路７からのバリティエラー１３号ｐｍが共に出力
され友：時にアンド回路ｔ２から出力されるＵＰｇ１号
に基づ自、修正不能エラー信号ＩＴ ｆｆｉ １〜Ｕ
Ｉｌｌ ＠の出力されているビットをアンドロ路ムＭｌ
〜ムＮ８で噴出し、メモリブロック４からの出力データ
ＤＯ′〜ＤＯ′８の中で、アンド回路ムＭ１〜ムＭ８で
指定され九ビットをエクスクルシブオア回路鳳凰ｘｌ〜
鳳１ｘ８で反転、つまり修正した上で、出力データＤ０
１〜Ｄｏｇとして本体に出力する。
と異なる蝿は、メモリブロック−の出力データＤＯ′１
〜Ｄ Ｏ’ｓがデータ修正回路９ｆ：介して正規の出力
データＤ Ｏｔ〜ＤＯ８とされることである。なお、デ
ータ修正回路では修正不能エラー信号υ鳳、〜Ｕ〜 を
入力されるオア回路８からの［Ｆｌ信号とパリティチェ
ック回路７からのバリティエラー１３号ｐｍが共に出力
され友：時にアンド回路ｔ２から出力されるＵＰｇ１号
に基づ自、修正不能エラー信号ＩＴ ｆｆｉ １〜Ｕ
Ｉｌｌ ＠の出力されているビットをアンドロ路ムＭｌ
〜ムＮ８で噴出し、メモリブロック４からの出力データ
ＤＯ′〜ＤＯ′８の中で、アンド回路ムＭ１〜ムＭ８で
指定され九ビットをエクスクルシブオア回路鳳凰ｘｌ〜
鳳１ｘ８で反転、つまり修正した上で、出力データＤ０
１〜Ｄｏｇとして本体に出力する。
つｔｊｌ、修正不能エラー信号ＵＭ、〜ＵＮ、が出力さ
れて、しかもパリティエラー信号ｐｍが出力されている
と−うことは、出力データＤｏ’〜Ｄ〇−のりちのいず
れかが誤まりでめるということであるから、修正不能エ
ラーｇ１号Ｕ ｊｃ １〜Ｕに、の出されているビット
を反転、つまり修正すｎばｌいことになる。従って、こ
の場曾、コントロール回路器は本体く対してエラー信号
１Ｓの送出は行なわない。
れて、しかもパリティエラー信号ｐｍが出力されている
と−うことは、出力データＤｏ’〜Ｄ〇−のりちのいず
れかが誤まりでめるということであるから、修正不能エ
ラーｇ１号Ｕ ｊｃ １〜Ｕに、の出されているビット
を反転、つまり修正すｎばｌいことになる。従って、こ
の場曾、コントロール回路器は本体く対してエラー信号
１Ｓの送出は行なわない。
なお、こむで用いられるメモリブロック４のメモリ素子
は外部より特定の信号、つまりオーバーライド信号０Ｒ
Ｉ）を入力され友場合、書き込み動作時には書き込まれ
るべきビットについては外部より入力されえデータをそ
のｔま書き込むが、１０ａ付メモ替素子の４１鍬でるる
チェックビットは新たに生成せずに以前のデータの１１
とする機能を肩するものとする。
は外部より特定の信号、つまりオーバーライド信号０Ｒ
Ｉ）を入力され友場合、書き込み動作時には書き込まれ
るべきビットについては外部より入力されえデータをそ
のｔま書き込むが、１０ａ付メモ替素子の４１鍬でるる
チェックビットは新たに生成せずに以前のデータの１１
とする機能を肩するものとする。
上述したようなオーバーライド信号ＯＲＤによるデータ
書き込み機１ｊ！を用ｉて、データの読み出し時にオア
回路８から■１信号が出力され、同時にパリティチェッ
ク回路７からパリティエラー信号が出力された場合、出
力データＤｏへ〜Ｄｏ＋８は上述のようにデータ修正回
路９を介して、修正された出力データＤｏ’〜ＤＯ′８
として出力されるが、同一サイクル内での再書き込み、
つまりモディファイライト時には、コントロール回路６
からのライト１号ＷＴを入力されるアンド回路１４から
メモリブロック４に対してオーバーライド信号ＯＲＤが
出力される。この時、セレクタ回路ｌＯはコントロール
回路６からのセレクト信号！ＥＬＫの「夏」ノベル信号
により、データ修正回路９の出力データＤＯ□〜Ｄｏ８
ｆ：メモリブロック４に対する入力データＤ１ 〜ＤＩ
８とする様に切醤わる。
書き込み機１ｊ！を用ｉて、データの読み出し時にオア
回路８から■１信号が出力され、同時にパリティチェッ
ク回路７からパリティエラー信号が出力された場合、出
力データＤｏへ〜Ｄｏ＋８は上述のようにデータ修正回
路９を介して、修正された出力データＤｏ’〜ＤＯ′８
として出力されるが、同一サイクル内での再書き込み、
つまりモディファイライト時には、コントロール回路６
からのライト１号ＷＴを入力されるアンド回路１４から
メモリブロック４に対してオーバーライド信号ＯＲＤが
出力される。この時、セレクタ回路ｌＯはコントロール
回路６からのセレクト信号！ＥＬＫの「夏」ノベル信号
により、データ修正回路９の出力データＤＯ□〜Ｄｏ８
ｆ：メモリブロック４に対する入力データＤ１ 〜ＤＩ
８とする様に切醤わる。
なお、メモリブロック４内では、修正不能エラ−（Ａ号
ＵＪＩ！ −Ｈａ、倉出し九ビットのメモリ素子にの
みオーバーライド信号ＯＲＤが作用する様な回路方式が
採られてお）、その結果、修正不能エラー信号を出し九
メモリ素子に対して正しく修正され九データが書き込ま
れることとなる。なお、この場合、チェックビットの状
Ｉｉ！１は不変なために、メモリ素子内は１ビツトエラ
ーに戻ることとなる。
ＵＪＩ！ −Ｈａ、倉出し九ビットのメモリ素子にの
みオーバーライド信号ＯＲＤが作用する様な回路方式が
採られてお）、その結果、修正不能エラー信号を出し九
メモリ素子に対して正しく修正され九データが書き込ま
れることとなる。なお、この場合、チェックビットの状
Ｉｉ！１は不変なために、メモリ素子内は１ビツトエラ
ーに戻ることとなる。
ここで、メ毫り素子内にて仮に１ビツトエラーを修正し
て再書き込みする機能を持たせておけば、更にこの１ビ
ツトエラーは無くなり、データはノーエラーで記憶され
ることとなる之め、更に高信頼化を実現することが出来
るものである。
て再書き込みする機能を持たせておけば、更にこの１ビ
ツトエラーは無くなり、データはノーエラーで記憶され
ることとなる之め、更に高信頼化を実現することが出来
るものである。
以上述べ丸ように本発明によれば１００機能を有する中
導体メ毫り素子を極めて４済的にしかも高ａ傾度で運用
することを可能ならしめた半導体メモリ装置を得ること
が出来るものでるる。
導体メ毫り素子を極めて４済的にしかも高ａ傾度で運用
することを可能ならしめた半導体メモリ装置を得ること
が出来るものでるる。
第１図は従来の半導体メモリ装置のブロック図、第Ｓ図
は第１図の構成をベースとしたメモリ装置のブロック図
、 第８図は第２図の構成の部分回路５Ａ。 第４図は本発明の一実施例に係る半導体メモリ装置のブ
ロック図。 第６図＃ｉ＠４図の構成をベースとし九メモリ装置のブ
ロック図、 第６図は第６図の構成にデータ修正機能を付加した構成
のブロック図。 第７図は第６図のデータ修正回路０ｎＩ１１回路図、第
８図は第６図のセレクト回路の詳細回路図である。 ４・・・メモリブロック、マ・・・ハリティチェック回
路、８・・・オア回路、６・・・コントｏ−ル回路、６
・・・パリティビットゼネレータ、９・・・データ修正
回路、１０・・・セレクタ回路。 出願人代理人 櫓 股 清
は第１図の構成をベースとしたメモリ装置のブロック図
、 第８図は第２図の構成の部分回路５Ａ。 第４図は本発明の一実施例に係る半導体メモリ装置のブ
ロック図。 第６図＃ｉ＠４図の構成をベースとし九メモリ装置のブ
ロック図、 第６図は第６図の構成にデータ修正機能を付加した構成
のブロック図。 第７図は第６図のデータ修正回路０ｎＩ１１回路図、第
８図は第６図のセレクト回路の詳細回路図である。 ４・・・メモリブロック、マ・・・ハリティチェック回
路、８・・・オア回路、６・・・コントｏ−ル回路、６
・・・パリティビットゼネレータ、９・・・データ修正
回路、１０・・・セレクタ回路。 出願人代理人 櫓 股 清
Claims (1)
- 【特許請求の範囲】 １、メモリ素子の夕ｌに対してチェックビット用の本子
金併せて胃するメモリブロックと、前記メモリブロック
からチェックビット出力を導出する手段と、前記メモリ
ブロックに対してパリティビットと共にデータ１に書き
色む手段と、前記メモリブロックカ島らデータ睨み出し
を行う時、パリティチェックする手段と、前記チェック
ビット出力とパリティチェック手段゛出力に基づいてエ
ラー判定する手段とから成ることを特許とする半導体メ
毫り装置。 ２、特許請求の範囲第１１［Ｋ記載の半導体メモリ装置
において、エラー判定時にチェックビット出力に応じて
メモリブロックの出力データを修正する修正回路を有す
ることを特許とする半導体メモリ装置。 Ｌ４Ｉ許晴求のｍ５ｍ５項に紀−の半導体メモリ装置に
お−で、エラー判定時にメモリブロックに対してデータ
お再会舞込みを行うと共にこの書自込みに早うチェック
ビットの生成を規制することを特許とする半導体メモリ
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57022380A JPS58141498A (ja) | 1982-02-15 | 1982-02-15 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57022380A JPS58141498A (ja) | 1982-02-15 | 1982-02-15 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58141498A true JPS58141498A (ja) | 1983-08-22 |
Family
ID=12081037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57022380A Pending JPS58141498A (ja) | 1982-02-15 | 1982-02-15 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58141498A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6162954A (ja) * | 1984-02-21 | 1986-03-31 | サンジヤイ メ−ロトラ | 電気的にプログラム可能な且つ電気的に消去可能なメモリアレ−と共に用いられる誤り検査及び修正回路 |
| JPS6190392A (ja) * | 1984-10-08 | 1986-05-08 | Nippon Telegr & Teleph Corp <Ntt> | 半導体記憶装置 |
| JPS61264599A (ja) * | 1985-05-16 | 1986-11-22 | Fujitsu Ltd | 半導体記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5128453A (ja) * | 1974-09-03 | 1976-03-10 | Tokyo Shibaura Electric Co | |
| JPS55125597A (en) * | 1979-03-19 | 1980-09-27 | Nec Corp | Semiconductor memory circuit |
-
1982
- 1982-02-15 JP JP57022380A patent/JPS58141498A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5128453A (ja) * | 1974-09-03 | 1976-03-10 | Tokyo Shibaura Electric Co | |
| JPS55125597A (en) * | 1979-03-19 | 1980-09-27 | Nec Corp | Semiconductor memory circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6162954A (ja) * | 1984-02-21 | 1986-03-31 | サンジヤイ メ−ロトラ | 電気的にプログラム可能な且つ電気的に消去可能なメモリアレ−と共に用いられる誤り検査及び修正回路 |
| JPS6190392A (ja) * | 1984-10-08 | 1986-05-08 | Nippon Telegr & Teleph Corp <Ntt> | 半導体記憶装置 |
| JPS61264599A (ja) * | 1985-05-16 | 1986-11-22 | Fujitsu Ltd | 半導体記憶装置 |
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