JPS6162954A - 電気的にプログラム可能な且つ電気的に消去可能なメモリアレ−と共に用いられる誤り検査及び修正回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、一般的には半導体メモリチップに、特定的に
はオン・チップに組立てられた誤り検査及び修正回路に
係るものである。本誤り検査及び修正回路は、データバ
イトの不完全なプログラミング及びチップアレー内のデ
ータバイト保持失敗の両方或は何れか一方に基因する単
一ビット誤り全検出し、修正するように働らく。

本発明ハ、半導体メモリアレーのプログラム／消去持続
時間の延長、及びアレーの個々のメモリセル内のデータ
保持型の失敗の捕捉に有用なオン・チアブ検査及び修正
回路からなっている。この目的のために、メモリアレー
内の各データバイト位置毎にグつの附加的なメモリセル
がオン・チップに構成されている。チッププログラミン
グ動作の書込み段階中に、変形ハミングコードを用いて
ｑつのパリティビットが計算される。これらのｔつのパ
リティビットは各データバイトに附加され、附加的なメ
モリセル内に記憶される。書込み段階のｉ後に検証手順
が遂行され、それによってメモリアレー内にプロゲラみ
されたデータバイトが読出され、読まれたデータバイト
のにつのデータビットから新らしい組のｔつのチェック
ビットが作られる。これらのチェックビットはパリティ
ビットと比較され、書込まれたデータバイト内のビット
パターンと読出されたデータバイト内のビットパターン
とが同一であるか否がが判定される。もし読出されたデ
ータバイト内に僅かに７つのビットだけが誤っていれば
、この単一ビットの岨りを修正するために反転動作が遂
行され、プログラミングが満足に完了したことを表わす
信号を発生ずる。もし書込まれたデータバイトと読出さ
れたデータバイトとの間に一致が得られず、データバイ
ト内に１つよりも多い誤ｐが存在していることが指示さ
れると、データの一致が得られるが或は所定［９］数の
書込みが済んでしまうまで、チップに対する省込み手順
が反覆される。読出（〜動作中、誤り検査及び修正回路
は、プログラミングの検証動作中に行つ九ようにし−こ
、メモリアレーがら読出される各データバイト内の７つ
以下の誤りビットの修屯を遂行する。

以下に添附図面を参照１〜で本発明の詳細な説明する。

第１図に示すように、本発明の誤り検査及び修正回路は
、Ｘデコーダ回路６及びＹ選択回ｗ！！８に接続されて
いるメモリアレー４を含むメモリチップ２と共に用いる
ようになっている。アドレッシング動作中にＸ及びＹ入
力ＡＸ、ＡＹをラッチするために、Ｘデコーダ回路６及
びＹ選択回路８と共に、×アドレスラッチ１０及びＹア
ドレスラッチ１２をそれぞれ用いてもよい。また、プロ
グラミング中に、Ｘデコーダをメモリアレーに結合する
ワードライン、及びＹ選択回路をメモリアレーに結合す
るＹ選択ライン上の電圧忙上昇させるために電圧倍増器
１４を用いてもよい。メモリどシー４内に記憶きせるデ
ータＤｉｎは、データラッチ１６及び第１のマルチプレ
クサ１日を介してメモリチップ２へ入力される。データ
ラッチ１６は、チップ書込みイネーブル（ＷＥ）信号及
びチップイネーブル（ＣＥ）信号を受けているＯＲゲー
ト１７の出力によって可能化される。

メモリチップ２は、バイトアクセス可能な形態に配列さ
れている複数のメモリセルから作られている電気的にプ
ログラム可能で且つ電気的に消去可能なメモリ（ＥＥＦ
ＲＯＭ　）であることが好ましい。

即ち、メモリアレー４内のメモリセルの行は、メモリア
レー内の谷アドレス位置Ｋｇっの個々のメモリセルが存
在するように相互接続されている。

従って、与えられたバイトアドレスにアドレスＡＸ及び
ＡＹを入力すると、×７′コーダ回路６及びＹ選択回路
８はその与えられたアドレスに関連したメモリアレーア
ドレス位置におけるｇつの個々のデータメモリセルにア
クセスするようになる。

本発明を遂行するために、パリティビット情報をｄ己１
麓するためのグつのメモリセルも各ノ（イトアドレス毎
にメモリアレー４内に作られている。これらの、即ちパ
リティメモリセルは、Ｘ及びＹアドレス入力に応答し′
７Ｘデコーダ回路及びＹ選択回路によってアクセスされ
る個々のバイトの選択が、同時にこのバイトアドレスに
関連するｑつの）くリテイメモリセルの選択にもなるよ
うに、当業者には公知の技法によってＸデコーダ回路６
及びＹ選択回路８に接続することができる。

本発明のＩｖ４り検査及び修正回路を第１図に全体を２
０で示す。チップのプログラミング中、タイミング回路
２２の制御下にある誤り検査及び修正回路２０は、第一
のマルチプレクサ２４、ノ（リテイエンコーダ／チェッ
クビット発生器２６、デコーダ２８、データ修正回路３
０、及びテーク一致回路３２を含んでいる。タイミング
回路は、タイマ３４、排他的ＮＡＮＤゲート３８によっ
て駆動されるプログラミングランチ３６、及びＮＯＲゲ
ート４０を含み、これらは第１図に示すように接続され
ている。当業者ならば理解できるように、り・イマ３４
はステートマシンとして機能し、りつのステート、例え
はクリアステート、誓込みステート、検証ステート、及
び書込み完了ステートの７つで動作することが可能であ
る。タイマはクリアステートを表わすクリア信号、書込
みステートを表わす誓込み信号、検証ステートを表わす
第１及び第２の読出し信号、及び書込み完了ステートを
表わす書込み完了信号を出力する。またタイマ３４は、
書込みステート中に電圧倍増器１４の動作を可能化する
だめのクロック（ＣＬに）信号も出力する。タイマ動作
は、プログラミングラッチ３６のＱ出力から供給される
プログラミング（ＰＧＭ）信号によって開始される。Ｘ
アドレスラッチ１０及びＹアドレスラッチ１２を可能化
し、ラッチ１９のＳ入力に接続されているインバータ２
１にも供給されているＰＧＭ信号は、プログラミングラ
ッチ３６のＳ入力が排他的ＮＡＮＤゲート３８の出力に
よって高レベルに駆動されると、高レベルにスイッチす
る。ゲート３８の出力はＷＥ及びＣＥ信号が同時に低レ
ベルになると高レベルに駆動されるのである。

マルチプレクサ２４はマルチプレクサ１８とＹ選択回路
８とに接続されていて、これらからメモリアレー４内に
書込まれるデータバイトＤＬＰ１〜８及びメモリアレー
４から続出されたデータバイトプラス関連パリティビッ
ト５ｏｕｔ　１−１２　ｙ２交互に受ける。タイミング
回路２２内のタイマ３４が誓込みステートにあれば、マ
ルチプレクサ２４はデータバイトＤＬＰ　１〜Ｂをパリ
ティエンコーダ／チェックビット発生器２６へ通過させ
、発生器２６は変形ハミンｆコ−）”　（／　９３０年
１１月版、ベルシステムテクニカルジャーナル、第、２
６巻／グク〜／　ｂ　Ｏページ、Ｒ，Ｗ、ハミング「哄
り検出及び誤り修正コード」−照）に従ってｑつのパリ
ティビットＰ１〜４を発生する。パリティピッ）　ｐＨ
〜４の正確なパターンはデータバイトＤＬＰ」〜８のビ
ットパターンに依存する。一旦バリティビットが作られ
ると、それらはデータバイトと共にＹ選択回路８へ送ら
れ、Ｘ及びＹアドレス入力ＡＭ、Ａ）’によって選択さ
れたメモリアレー４内のバイト位置へ実際にプログラム
される。タイマ３４が検証ステートにある場合には、マ
ルチプレクサ２４はデータバイト／パリティビット５ｏ
ｕｔｈ〜１２ヲパリテイエンコータ”／チェックビット
発生器２６へ送り、発生器２６は元のパリティピッ）Ｐ
ｌ−４を供給するのに用いたものと同じ変形ノ・ミング
コードを用いてｑつのチェックビット０１〜４を発生す
る。チェックビットＣ１−４はデコーダ２８へ供給され
、デコーダ２８は一連の論理信号を発生する。、これら
の論理信号はデータ修正回路３０においてメモリアレー
４から続出されたデータバイトのｇつのピッ）　５ｏｕ
ｔ１〜Ｂと組合わされる。もしデータバイトがメモリア
レーから正確に読出されていれば、バイトはデータ修正
回路３０からＤＯＩＪｔ１〜８としてデーター敏回路３
２へ送られるだけである。しかし、もしメモリアレー４
からのデータバイトの読みに／ビットの誤りが発生して
いれば、データ修正回路３０はこのデータバイトをデー
タ一致回ｗ！５３２へ送る前に、この１つの誤りを修正
できるようになっている。即ち、データ修正回路は／ピ
ッ）Ｘり状態にあるデータバイト内の正しくないビット
ｔ−識別することができ、この識別したビットを１５Ｌ
転して上述の修正全行うのである。

メモリチップ２がプログラミングモードにある場合、第
１図ではＩＰ他的ＯＲゲートで概示されているデータ一
致回路３２は、データ修正回路３０から出力された修正
済バイトＤｏｕｔ１〜８と、データラッテ１６及びマル
チプレクサ１８を介してメモリチップへ入力された元の
バイトＤＬＰ工〜８とを比較する。データー紋回路３２
はＤｏｕｔ□〜８とＤｉｎとの間に一致が得られるとタ
イマ３４に信号する。

一致が得られない場合には、メモリアレー４内へのバイ
トのプログラミングが完全でないか、或はメモリアレー
内へのバイトの書込みに或はメモリアレーからのバイト
の読出し、に岨りが発生したかの伺れかを想定すること
ができる。これらの環境の下では、タイマは書込みステ
ー　ト（或はもしメモリアレーのクリアリングが進行中
であれば、クリアステート）に戻り、バイトＤＬＰ１〜
８をメモリアレー内へ再書込みするようになる。書込み
、比較及び再書込みのこのシーケンスは、データ一致回
路３２においてデータの一致が得られるか、或は書込み
及び読出しが所定回数行われてしまうまで続行される。

第２図は、マルチプレクサ２４内の回路の詳細を示すも
のである。即ち、マルチプレクサ２４は一連のＣＭＯＳ
スイッチング回路からなっている。

最初のｇつのスイッチング回路（代表的な１つを第一図
に４２で示す）はデータビットを処理し、残りのスイッ
チング回路（代表的な１つを第２図に４４で示す）はパ
リティビットを処理する。スイッチング回路４２は／対
のＣＭＯＳスイッチ４６及び４８を含み、これらのスイ
ッチはタイマ３４からの書込みプラスクリア信号によっ
て駆動される。スイッチ４６は、マルチプレクサ１８か
らデータビット［）ｚｐｊ　　を受けるインバータ５０
に接続されている。スイッチ４８はＹ選択回路８からデ
ータビットＳ。ｕＮを受けている。従って、タイマ３４
が書込みステートにある場合はデータビットＤｔｐ　ｉ
がパリティエンコーダ／チェックビット発生器に供給さ
れ、一方タイマ３４が検証モードにある場合−データビ
ット５ｏｕｔｉがパリティエンコーダ／チェックピット
発生器に供給されるようになる。スイッチングｒｇｌ路
４４内の同じようなＣＭＯＳスイッチ５２．５４の配列
は、タイマが書込みモード中はＶｃｅ即ち「／」に等し
い論理出力Ｂ１　　を発生し、タイマが検証動作中或は
メそリチップが通常の続出しモード動作中はパリティビ
ットＰ１　　の値に等しい出力を発生する。

第３図は、パリティエンコーダ／チェックピット発生器
の構成を示すものである。即ち、変形ハミングコード協
定に従って配列されている一連の排他的ＮＯＲゲート回
ｗＩ５６．５８．６０及び６２は、タイマの薔込み動作
中に、マルチプレクサ２４のスイッチング回路４２から
のデータバイト出力ＤＬＰ１〜８の種々のビット、及び
マルチプレクサ２４のスイッチング回路４４からの論理
ビット出力８１〜４を処理して、パリティピントＰ１＝
４　を発生する。タイマの検証動作中は、排他的ＮＩＬ
）Ｒゲート回路５６〜６２はデータバイト及び関連パリ
ティビットＳ。ｕｔｌ〜１２を受け、それらに応答して
チェックビットＣ工〜、を発生する。

デコーダ回路２８及びデータ修正回路３０の構成を第９
図に示す。デコーダ２８は図示のように配列されている
一連のＮＡＮＤゲート６６〜８０からなっていて、タイ
マ３４の検証動作中、或はチップの読出し動作中にメモ
リアレー４から読出されるバイトＳ。ｕｔ工〜８内の誤
りビットを修正するのに用いられる論理出力を発生する
。誤りビットの修正は、排他的ＮＯＲゲートにパイ）Ｓ
工〜８　を供給する（例えばゲート８２にＳ。ｕｔｌ　
　を印力口する等のように）ことによって行われる。バ
イト５ｏｕｔｌ〜８の個々のビットに誤りが検出された
か否かに依存して、ＮＡＮＤゲート６６〜８０からの論
理出力は排他的ＮＯＲゲートにバイトＳ０゜ｔ工〜８を
通過させたり、或は反転させて修正されたバイトＤ。ｕ
ｔ工〜８を発生させる。

さて本発明の詳細な説明しよう。メモリチップのプログ
ラミングモード中、書込みイネーブル（ＷＥ）信号及び
チップイネーブル（ＣＥ　）　８号は共ニ低レベルにス
イッチし、これらの信号が立下った後に排他的ＮＡＮＤ
ゲート３８の出力がプログラミングラッチ３６のセット
ＩｓＩ入力を高しベルニ駆動する。プログラミングラッ
チのＱ出力、例えばＰＧＭ信号自体が高レベルにスイッ
チし、タイマ３４をスタートさせる。データパイ１−Ｄ
ｉｎの所望のアドレス位置に組合わされているアドレス
人力Ｍ及びＡＹも、この時点でアドレスランチ１０及び
１２全通してＸデコーダ６及びＹ選択回ｗ６Ｂに入力さ
れ、メモリアレー４内の所望のデータノくイト位置にア
クセスする。一方、プログラムされるデータパイ）　Ｄ
ｉｎは需或は面信号の最初の立上り縁（これはアドレス
がラッチされてから７００ナノ秒後に発生し、／マイク
ロ秒より後に発生することはない）にデータラッチ１６
内−＼ラッチされる。タイマの最初のステートはクリア
ステートである。従ってクリアＬＣＬＲ）信号がタイマ
３４から出力され、メモリアレー４のクリアリングが開
始される（即ち、選択されたバイトアドレスのデータセ
ルの全てに論理「／」を書込むのを援助する）。この目
的のために、ｇつの論理「ｌ」がマルチプレクサ１８を
通してＤＬＰ１〜訂ルチプレクサ出力に供給される。次
でこれらの論理／は誤り検査及び修正回路２０内のマル
チプレクサ２４からパリティエンコーダ／チェックビッ
ト発生器２６に印加され、発生器２６はＤＬＰｌ〜８の
論理「／」値に対応する一連のパリティピッ）Ｐｉ〜４
を発生する。第二図及び第３図から、「クリア」バイト
に組合わされるパリティビット上工〜４の値も同様に全
て論理「／」であることは明白である。

これらのパリティ−ビットは「クリア」バイトと共にＹ
選択回路８に印加され、メモリアレー４内へプログラム
される。

タイマ３４内の内部クロックによって決定される例えば
θ５ミリ秒の間隔の後に、タイマのクリア信号が低レベ
ルとなり、タイマは次のステートに進んで第１の読出し
信号を出力する。タイマのクロックＩｃＬＫ）出力も同
時に低レベルにスイッチし、電圧倍増器１４をターンオ
フさせるのでメモリアレー４内のプログラミングが停止
される。

次でＹ選択回路８内のセンス増巾器（図示せず）が可能
化され、メモリアレー内にプログラムされた「クリア」
バイト及び組合わされているパリティビットを読出すこ
とができるようになる。メモリアレー４内の所望バイト
位置の全てのメモリセルが東際にクリアされたことの横
１は、続出された１クリア」バイト（例えばＳ。ｕｔ工
〜８）及び組合わされているパリティビット（例えばＳ
。ｕｔゎ、２）を誤り検査及び修正回路２０へ供給する
ことによって行われる。「クリア」バイト及びパリティ
ビットはマルチプレクサ２４を通してパリティエンコー
ダ／チェックビット発生器２６に送られ、ｔつのチェッ
クビットＣ工〜４　（「クリア」バイトが正しくプログ
ラムされ、読出されれば一宕で＠理「／」の筈である）
が作られる。これらのチェックビットＣ工〜４はデコー
ダ２８において処理されて前述のデコーダ出力が作られ
、これらのデコーダ出力はデータ修正回路３０において
メモリアレー４から読出された「クリア」バイト内に単
一ビットの誤りが発生したか否かを検出するのに用いら
れ、もしそうであれば、その単一ビットの誤りを修正す
るのに用いられる。「クリア」バイトは最後にデータ修
正回路３０からの出力バイトＤｏｕｔｌ〜Ｂとしてデー
タ一致回路３２に印加され、回路３２においてマルチプ
レクサ１８から供給された元の１クリア」バイトとの比
較が行われる。もし元の［クリアバイトＤＬＰ１〜８と
データ修正回路３０からの出力バイトＤＯＬ、ｌｔ１〜
８とが一致していれば、データ一致回路３２は信号を発
生し、この信号によってタイマ３４は次のステートに進
められることになる。

もし一致が得られなければ、タイマ３４はクリアステー
トに戻り、再びメモリセルのクリアを試みる。このクリ
ア及び読出しシーケンスは、一致が得られるか、或は例
えば６４’？イクルのような所定数のクリアサイクルが
終了するまで続行される。

後者の場合には、タイマ３４はタイマ満期信号を発生し
てプログラミングランチ３６のクリア（ＣＬ）入力をリ
セットし、タイマ動作を停止させる。

もし元の「クリア」バイトと出力「クリア」パイトドが
一致すれば、「クリア」バイトのプログラミング及び続
出し中には７つよりも多いビットの呟りは発生していな
かったことが推定でき、データ一致回路３２の出力はタ
イマ３４を次の書込みステート・＼前進させることがで
きる。誉込みステートにおいては、タイマ３４から出力
される高Ｌ／／＜ルの誓込み（ＷＴ）信号によってマル
チプレクサ１８は元のデータバイトＤ　ｉｎをＤＬＰ１
〜８ビットとして出力するようになる。「クリア」バイ
トで説明したようにして、データバイトは例えば６５４
９秒でメモリアレー４内へプログラム即ち書込筐れる。

次でタイマ３４は第２の続出しステートへ進み、第一の
読出し信号がタイマ３４から出力され、データバイト及
びその組合わされているパリティビットがＹ選択回路８
によってメモリアレー４から読出されて新しい組のＳ。

ｕｔｌ〜１Ｑが作られる。前述のようにして新シリーズ
のチェックビットＣ１−４がパリティエンコーダ／チェ
ックビット発生器２６によって作られ、データバイトパ
リテイビツ１−Ｐ１〜４　との比較のためにデコーダ２
８に供給されろ。再びデータ修正回路３０が比較及び誤
り検出機能を遂行し、メモリアレー４から読出されたデ
ータバイト内の／ビット１での修正を行う。データ修正
回路２０からのり。ｕｔユ〜８ビットは再びデータ一致
回路３２に送られ、データ一致回路３２はり。ｕｔ工〜
８ビットとＤＬＦ　１〜８ビツト、即ち元のデータバイ
トとメモリアレー４から続出されたデータバイトとの第
一の比較を遂行する。もし元のデータバイトとメモリア
レー４から読出されたデータバイトとが一致していれば
、プログラミング動作は成功展に完了したことになり、
データ一致回路はこのことをタイマ３４に通信してタイ
マに書込み完了信号を出力させる。これでチップは次の
プログラミング命令或は読出し命令に対してスタンバイ
に置かれる。一方、もしデータ一致回路３２においてデ
ータが一致しなければ、タイマは書込みステートに戻さ
れ、メモリアレー４内へのデータバイトの再書込みが行
われ、記憶され九データバイトの別の読出しが開始され
る。再書込み及び読出しシーケンスは、データ一致回路
３２におけるデータの一致によって表示されるようにデ
ータバイトが正しく読出されるか、或はタイマ３４によ
って示されるように所定回数の読出し及びデータ一致十
順゛が行われてし壕う１で１５１．４ｊｋ−Ｊれる。

メモリチップが読出し動作モードにあると、Ｗ　Ｅ　（
ｇ　移り、高レベルである。そのため排他的Ｉ刈Ａ　Ｎ
　Ｄゲート３８は低レベル信号を出力してプログラミン
グランチ３６を不能化し、タイマ３４が動作するのを阻
止するようになる。選択されたＡＸ及びＡＹアドレス信
号を用いてメモリアレー４内の所望バイト位置のアクセ
シングがその後に進行する。メモリアレー４内のアクセ
スされたデータバイト位置から読出されたデータノ（イ
ト、及び所望バイト位［Ｗに記憶させてある組合わされ
たパリティビットはＹ選択回路８によって処理されＳｏ
＋ｉｔ工〜０．ビットが作られる。チップのプログラミ
ング動作モード中と同様に、これらのＳ。ｕｔ□〜、２
ビツト６、チップの読出］〜動作中も誤り検査及び修正
回路２０に送られ、チェックビット０１〜４が作らオ１
１　メモリアレー４から読出されたデータバイト内の誤
りを検出するのに使用するためにデコードされる。デー
タ修正回ｊｉ３３０は再び続出されたデータバイト内の
／ビットまでを修正する。修正されたデータバイトはデ
ータ修正回路３０の出力から読出すために利用可能であ
る。しかしチップが読出し動作モードにある場合にはタ
イマ３４が活動していないので、データ一致回路３２に
おける一致は実効的に行われず、データバイトは単にデ
ータ修正回路３０からのＤｌｏｕｔ工〜８ビット出力と
してメモリチップから読出されるに過ぎない。

以上に本発明の７つの好ましい実施例を説明した。しか
し上述の誤り検査及び修正回路は、当業者ならば本発明
の範囲から逸脱することなく種々に変更できるであろう
。従って本発明は特許請求の範囲によってのみ限定され
るものであることを理解されたい。

【図面の簡単な説明】

第１図は本発明の誤り検査及び修正回路の概要図であり
、 第一図は第１図の誤り検査及び修正回路内に用いられて
いるマルチプレクサの詳細回路図であり、第３図は第１
図の誤り修正回路内に用いられているパリティエンコー
ダ／チェックピット発生器の詳細回路図であり、そして 第９図は第１図の誤り検査及び修正回路と共に用いられ
るデコーダ回路の詳細回路図である。 ２・・メモリチップ、 ４　メモリアレー、 ６・・・Ｘデコーダ回路、 ８　Ｙ選択回路、 １０・・・Ｘアドレスラッチ、 １２・・Ｙアドレスラッチ、 １４・電圧倍増器、 １６・・・データランチ、 １７・・・ＯＲゲート、 １８　マルチプレクサ、 ２０・・誤り検査及び修正回路、 ２１　・インバータ、 ２２・・タイミング回路、 ２４・・・マルチプレクサ、 ２６・・パリティエンコーダ／チェックビット発生器、 ２８・デコーダ、 ３０・・・データ修正回路、 ３２・・・データ一致回路、 ３４・・・タイマ、 ３６・・・プログラミングラッチ、 ３８・・・排他的ＮＡＮＤゲート、 ４０　・・・　ＮＯＲゲ　−　ト　、 ４２．４４・・・スイッチング回路、 ４６．４８．５２．５４・・・ＣＭＯＳスイッチ、５０
・・・インバータ、 ５６．５８．６０．６２・・・排他的ＮＯＲゲート、６
６．６８．７０．７２．７４．７６、Ｔ８．８０　・・
・　ＮＡＮＤ　　ゲ　−　ト　、８２・・・排他的ＮＯ
Ｒゲート。 手続補正書（方式） １．事件の表示　　　昭和６０年特許願第３３６１７号
３、補正をする者 事件との関係　　出願人 氏　名　　　　サンジャイ　メーロトラ外１名 ４、代理人

Claims (2)

【特許請求の範囲】
1. （１）半導体メモリアレー内に記憶させつつあるデータ
   が正しく且つ完全にアレー内にプログラムされたか否か
   を決定し、読出し動作中にこのように記憶されたデータ
   の誤りを修正する回路であって：メモリアレー内に記憶
   させるデータ上のパリティ情報を受けて保持するパリテ
   ィ記憶手段；メモリアレーのプログラミング中に記憶さ
   せるデータを受けるように接続されていて、記憶させる
   データのビットパターンの関数としてパリティ情報を発
   生し、且つメモリアレー内に記憶させてあるデータの読
   出しに応答してチェックビットの形状の検証情報を発生
   する回路手段； メモリアレー内へのプログラミング及びメモリアレーか
   らのデータの読出しの際の誤りの発生を検出するために
   、前記パリティ情報と前記検証情報とを比較するデコー
   ダ手段；及び メモリアレーからデータが読出される時に前記デコーダ
   手段によって検出された誤りを修正する修正手段 を具備する回路。
2. （２）半導体メモリアレーにおけるデータプログラミン
   グ動作の正確さを検証する方法であって：プログラムさ
   れたデータを受けてそれらからパリティ情報を発生し； プログラムされるデータ及び前記パリティ情報をメモリ
   アレー内へ書込み； メモリアレー内へ書込まれたデータ及びパリティ情報を
   読み、このようにして読まれたデータ及びパリティ情報
   に応答して検証情報を発生すすることによってメモリア
   レープログラミング動作の正確さを検証し； メモリアレーから読出したデータがメモリアレー内へ書
   込まれたデータと一致するか否かを決定するために、前
   記検証情報と前記パリティ情報とを比較し；そして 前記パリティ・情報と前記検証情報との比較の結果、メ
   モリアレーから読出したデータとメモリアレー内へ書込
   まれたデータとが一致していない場合には、メモリアレ
   ー内へデータを再書込みする諸段階を含む方法。