JPS63224095A - メモリのデ−タ初期化方式 - Google Patents
メモリのデ−タ初期化方式Info
- Publication number
- JPS63224095A JPS63224095A JP62058480A JP5848087A JPS63224095A JP S63224095 A JPS63224095 A JP S63224095A JP 62058480 A JP62058480 A JP 62058480A JP 5848087 A JP5848087 A JP 5848087A JP S63224095 A JPS63224095 A JP S63224095A
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- JP
- Japan
- Prior art keywords
- initialization
- memory
- bank
- time
- data
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- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 40
- 238000011423 initialization method Methods 0.000 claims description 5
- 238000000034 method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000011144 upstream manufacturing Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
A、産業上の利用分野
本発明は、メモリのデータ初期化方式に関する。
B0発明の概要
本発明は、電源投入時に冗長ビットを付加してデータの
初期化を行うメモリにおいて、複数のメモリバンクを一
括選択するバンクセレクト信号を生成し、各バンクに並
列的に初期化データを書込むことにより。
初期化を行うメモリにおいて、複数のメモリバンクを一
括選択するバンクセレクト信号を生成し、各バンクに並
列的に初期化データを書込むことにより。
初期化時間を大龜に短縮できるようにしたものである。
C0従来の技術
一般に、コンピュータシステムに便用されるダイナミッ
ク’RAM又はスタティックRAM等の半導体メモリは
、そのデータ保全性、信頼性を確保するためにパリティ
、ECC等の冗長ビットな付腑したデータ構成fされる
。そして、該メモリは。
ク’RAM又はスタティックRAM等の半導体メモリは
、そのデータ保全性、信頼性を確保するためにパリティ
、ECC等の冗長ビットな付腑したデータ構成fされる
。そして、該メモリは。
電源投入時にデータ及び冗長ビットを初期化するために
ファームウェアもしくはホストプログラム等で全エリア
に渡ってデータ書込み処理を順次行うようにしている。
ファームウェアもしくはホストプログラム等で全エリア
に渡ってデータ書込み処理を順次行うようにしている。
第2図は従来の初期化回路を示す、T3個のメモリバン
ク11〜IDに対してアドレスデコーダ2にアドレスバ
ス3から上位アドレスデータを与えて該デコーダ2の出
力にバンク1.〜1.nの1つを選択させ、下位アドレ
スデータをメモリバンク11〜1つに共通に与えて選択
されたバンクの1アドレスを決定し、このアドレスに対
して入出力データバス4から書込ろデータを与えると共
にチェックビット生成回路6からチェックビットを与え
る。
ク11〜IDに対してアドレスデコーダ2にアドレスバ
ス3から上位アドレスデータを与えて該デコーダ2の出
力にバンク1.〜1.nの1つを選択させ、下位アドレ
スデータをメモリバンク11〜1つに共通に与えて選択
されたバンクの1アドレスを決定し、このアドレスに対
して入出力データバス4から書込ろデータを与えると共
にチェックビット生成回路6からチェックビットを与え
る。
こうした書込÷を全アドレスに順次行なう。
D0発明が解決しようとする問題点
従来の初期化方式では、ROMに内蔵されるプログラム
等によって初期化に必要なメモリの全エリアnバンクに
対して順次書込み処理を行う7このため、大容量のメモ
リを持つシステムでは、初期化に長い時間を必要とし、
システムの構築あるいは運用上に制約を生じる場合があ
った。即ち、通常のハードウェア、ソフトウェアでメモ
リサブシステムが構成されている限り、1回のメモリサ
イクルで10ケーシヨンしかデータの書込み(初期化)
がなされないため、メモリ容量の増加に伴って初期化に
要する時間が長くなる。
等によって初期化に必要なメモリの全エリアnバンクに
対して順次書込み処理を行う7このため、大容量のメモ
リを持つシステムでは、初期化に長い時間を必要とし、
システムの構築あるいは運用上に制約を生じる場合があ
った。即ち、通常のハードウェア、ソフトウェアでメモ
リサブシステムが構成されている限り、1回のメモリサ
イクルで10ケーシヨンしかデータの書込み(初期化)
がなされないため、メモリ容量の増加に伴って初期化に
要する時間が長くなる。
E1問題点を解決するための手段と作用本発明は、上記
問題点に鑑みてなされたもので。
問題点に鑑みてなされたもので。
電源投入時に冗長ビットも付加したデータを各メモリバ
ンクに順次書込む該メモリのデータ初期化方式において
、各メモリバンクのバンクセレクト信号を上位アドレス
データのデコード出力とするノーマルモードと、各メモ
リバンクの並列的選択をするイニシャライズモードとに
切換える手段を備え、装置電源の立上り時に前記イニシ
ャライズモードに強制して各メモリバンクに並列的に初
期化データを書込むようにし、メモリバンクのバンクセ
レクト信号で全バンクを一括選択し、各バンクに同じデ
ータ及び冗長ビットを下位アドレスの選択に従って順次
書込むことで初期化を得る。
ンクに順次書込む該メモリのデータ初期化方式において
、各メモリバンクのバンクセレクト信号を上位アドレス
データのデコード出力とするノーマルモードと、各メモ
リバンクの並列的選択をするイニシャライズモードとに
切換える手段を備え、装置電源の立上り時に前記イニシ
ャライズモードに強制して各メモリバンクに並列的に初
期化データを書込むようにし、メモリバンクのバンクセ
レクト信号で全バンクを一括選択し、各バンクに同じデ
ータ及び冗長ビットを下位アドレスの選択に従って順次
書込むことで初期化を得る。
F、実施例
第1図は本発明の一実施例を示す回路図である。
同図が第2図と異なる部分は、デコーダ2の各出力を夫
々オアゲート6、〜611を通してメモリバンクl、〜
I!、のバンクセレクト信号とし、各オアゲート6、〜
6つの他方の共通入力としてモード切換回路7からの出
力を与える構成にされる。モード切換回路7は、装置電
源の立上りを検出し、この豆上り時にオアゲート61〜
輸の全部をアクティブにする。具体的には、を源電圧v
ccの!上りで抵抗R1とコンデンサCKよる充電を開
始し、このコンデンサCの電圧を論理レベルとしてバッ
ファゲートG、、G、を通してフリップフロップ7Fを
セットし、フリップフロップFFのセット出力1をオア
ゲート6、〜611を通してメモリバンクl、〜1つの
全部にセレクト信号を与える。フリップフロップFFは
初期化終了vjK初期化プログラムにより生成するモー
ド復滞信号によってリセットされる。−1!た。コンデ
ンサCは、装置停止による電源電圧vc0のダウンで抵
抗R3とダイオードDを通して急速に放電復帰される。
々オアゲート6、〜611を通してメモリバンクl、〜
I!、のバンクセレクト信号とし、各オアゲート6、〜
6つの他方の共通入力としてモード切換回路7からの出
力を与える構成にされる。モード切換回路7は、装置電
源の立上りを検出し、この豆上り時にオアゲート61〜
輸の全部をアクティブにする。具体的には、を源電圧v
ccの!上りで抵抗R1とコンデンサCKよる充電を開
始し、このコンデンサCの電圧を論理レベルとしてバッ
ファゲートG、、G、を通してフリップフロップ7Fを
セットし、フリップフロップFFのセット出力1をオア
ゲート6、〜611を通してメモリバンクl、〜1つの
全部にセレクト信号を与える。フリップフロップFFは
初期化終了vjK初期化プログラムにより生成するモー
ド復滞信号によってリセットされる。−1!た。コンデ
ンサCは、装置停止による電源電圧vc0のダウンで抵
抗R3とダイオードDを通して急速に放電復帰される。
こうした構成において、オアゲート61〜6ゎとモード
切換回路7によって、メモリバンク1.〜1ゎのアドレ
ッシングは、アドレスデコーダ2のアドレスに対応した
バンクセレクト信号によるノーマルモードと、メモリ初
期化のためにアドレス入力に無関係に全バンクのセレク
ト信号を得るイニシャライズモードとの切換がなされる
。即ち。
切換回路7によって、メモリバンク1.〜1ゎのアドレ
ッシングは、アドレスデコーダ2のアドレスに対応した
バンクセレクト信号によるノーマルモードと、メモリ初
期化のためにアドレス入力に無関係に全バンクのセレク
ト信号を得るイニシャライズモードとの切換がなされる
。即ち。
電源投入時には、モード切換回路7のフリップフロップ
FFがセットされ、オアゲート6、〜6つを通してメそ
リパンク1.〜1!1の全部が選択され、初期化プログ
ラムによる下位アドレスデータに対して全部のメモリバ
ンク11〜1!:lの並列的書込みがなされる。そして
、全部のメそりバンク11〜1K。
FFがセットされ、オアゲート6、〜6つを通してメそ
リパンク1.〜1!1の全部が選択され、初期化プログ
ラムによる下位アドレスデータに対して全部のメモリバ
ンク11〜1!:lの並列的書込みがなされる。そして
、全部のメそりバンク11〜1K。
ピついて、初期化終了したときに、初期化プログラムが
モード復帰信号を七−ド切換回路7に与えることでノー
マルモードに復帰する。
モード復帰信号を七−ド切換回路7に与えることでノー
マルモードに復帰する。
従って、メモリバンク11〜1rJの初期化には。
初期化の対象となるメモリエリアの1バンク分の処理と
同じ時間、即ちDバンクでは従来の1/nの時間でなさ
れる。
同じ時間、即ちDバンクでは従来の1/nの時間でなさ
れる。
なお、実施例において、モード切換回路7は初期化プロ
グラムによってフリップフロップFFをセットとリセッ
トする構成など適宜設計変更しうるものである。
グラムによってフリップフロップFFをセットとリセッ
トする構成など適宜設計変更しうるものである。
G0発明の効果 −
以上のとおり、本発明は複数のメモリバンクの初期化に
各メモリバンクを一括選択するバンクセレクト信号を得
るようにしたため、電源重上り時の初期化にDバンク構
成で14の時間まで短縮することができる。また、!!
置置載成上、モード切換回路と少しのゲート回路の増設
で済むし、初期化のためのソフトウェア又はファームウ
ェアの負担も軽減できる。
各メモリバンクを一括選択するバンクセレクト信号を得
るようにしたため、電源重上り時の初期化にDバンク構
成で14の時間まで短縮することができる。また、!!
置置載成上、モード切換回路と少しのゲート回路の増設
で済むし、初期化のためのソフトウェア又はファームウ
ェアの負担も軽減できる。
第1図は本発明の一実施例を示す回路図、第2図は従来
の回路図である。 11.1n・・・メモリバンク、2・・・デコーダ、5
・・・チェックピット生成回路、7・・・モード切換回
路。 第2図 伏釆の回外m
の回路図である。 11.1n・・・メモリバンク、2・・・デコーダ、5
・・・チェックピット生成回路、7・・・モード切換回
路。 第2図 伏釆の回外m
Claims (1)
- 電源投入時に冗長ビットも付加したデータを各メモリ
バンクに順次書込む該メモリのデータ初期化方式におい
て、各メモリバンクのバンクセレクト信号を上位アドレ
スデータのデコード出力とするノーマルモードと、各メ
モリバンクの並列的選択をするイニシャライズモードと
に切換える手段を備え、装置電源の立上り時に前記イニ
シャライズモードに強制して各メモリバンクに並列的に
初期化データを書込むことを特徴とするメモリのデータ
初期化方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62058480A JPS63224095A (ja) | 1987-03-13 | 1987-03-13 | メモリのデ−タ初期化方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62058480A JPS63224095A (ja) | 1987-03-13 | 1987-03-13 | メモリのデ−タ初期化方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63224095A true JPS63224095A (ja) | 1988-09-19 |
Family
ID=13085595
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62058480A Pending JPS63224095A (ja) | 1987-03-13 | 1987-03-13 | メモリのデ−タ初期化方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63224095A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02291037A (ja) * | 1989-04-25 | 1990-11-30 | Nec Corp | メモリ装置 |
JPH03222180A (ja) * | 1990-01-25 | 1991-10-01 | Nec Corp | 大容量半導体記憶装置 |
-
1987
- 1987-03-13 JP JP62058480A patent/JPS63224095A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02291037A (ja) * | 1989-04-25 | 1990-11-30 | Nec Corp | メモリ装置 |
JPH03222180A (ja) * | 1990-01-25 | 1991-10-01 | Nec Corp | 大容量半導体記憶装置 |
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