JPS5885999A - 誤り処理方式 - Google Patents
誤り処理方式Info
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- JPS5885999A JPS5885999A JP56183304A JP18330481A JPS5885999A JP S5885999 A JPS5885999 A JP S5885999A JP 56183304 A JP56183304 A JP 56183304A JP 18330481 A JP18330481 A JP 18330481A JP S5885999 A JPS5885999 A JP S5885999A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/073—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a memory management context, e.g. virtual memory or cache management
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は誤シ処塩方式、特に半導体記憶装置（以下半導
体メモリと略称する）の読出しデータのＷＡシ処鳳方弐
に関する。
体メモリと略称する）の読出しデータのＷＡシ処鳳方弐
に関する。
辺部、半導体メ七りに紘その斉合性の良さのため一シ検
出ｅ訂正關路を白票して、貌出しデータの誤シを内部的
に検出および訂正する誤シ検出・訂正方式を採用するも
のが多・くなっている。１ビツトのｗ！４シを訂正し、
２ビツトの誤シを検出する５ＥＣ−ＤＩＤ方式紘その代
表的な方式である。
出ｅ訂正關路を白票して、貌出しデータの誤シを内部的
に検出および訂正する誤シ検出・訂正方式を採用するも
のが多・くなっている。１ビツトのｗ！４シを訂正し、
２ビツトの誤シを検出する５ＥＣ−ＤＩＤ方式紘その代
表的な方式である。
一方、メモリの誤シに紘復旧可能なり４ｂと復旧不可能
な恒久的−〕とがある。特に、メモリにおいては、復旧
可能な誤シのうち、いわゆる、ソフトエラーが保守上−
刻な問題になシっ＼ある。
な恒久的−〕とがある。特に、メモリにおいては、復旧
可能な誤シのうち、いわゆる、ソフトエラーが保守上−
刻な問題になシっ＼ある。
自然界にはつ′２ンあるいはトリウムなどの放射−性物
質が微少量存在してお如、これらの放射性物質が大気中
に微弱な放射線を放出している。また、半導体製品の容
器に使用されているセラミックやプラスチックなどの物
質も微少の放射性物質を含み、たとえばセラミックの表
面から祉面積Ｉ ｃｍ！当シ、１時間に０．０１〜１０
０個のα粒子を発生している。
質が微少量存在してお如、これらの放射性物質が大気中
に微弱な放射線を放出している。また、半導体製品の容
器に使用されているセラミックやプラスチックなどの物
質も微少の放射性物質を含み、たとえばセラミックの表
面から祉面積Ｉ ｃｍ！当シ、１時間に０．０１〜１０
０個のα粒子を発生している。
これらの放射縮拡容器内を走って半導体チップに当ると
シリコン内を２５μはど走って消える。
シリコン内を２５μはど走って消える。
仁のとき放射線のエネルギーによシシリコン結晶内にプ
ラス・マイナスの電荷ベアを発生させ、この電荷ペアの
動きＫよシ誤シ動作が生ずる。たとえば、１個のα粒子
は０．０３〜０．０４ピコクーロンの負電荷を発生させ
るといわれるが、代表的なメモリセル容量Ｈｏ、ｏｓ〜
０．１ピ；ファラッドであるため、１個のα粒子によシ
０．３〜０．８ポル）Ｏ電位変動をもたらせる。したが
って特定のメモリセルが複数個の一粒子を受けるとその
メモリセルが記憶している２値情報を反転させ得るだけ
の電位変動を発生させる。しかも、写真光学的加工技術
の進１＃ｌあるいは電子ビームやＸ線の導入等にょシ今
後も半導体集積回路（以下ＩＣと略称する）の微細化は
進み、よシ微小な容量で微小な信号を取シ扱うようにな
ってくると、問題紘よシ深刻化してくる。
ラス・マイナスの電荷ベアを発生させ、この電荷ペアの
動きＫよシ誤シ動作が生ずる。たとえば、１個のα粒子
は０．０３〜０．０４ピコクーロンの負電荷を発生させ
るといわれるが、代表的なメモリセル容量Ｈｏ、ｏｓ〜
０．１ピ；ファラッドであるため、１個のα粒子によシ
０．３〜０．８ポル）Ｏ電位変動をもたらせる。したが
って特定のメモリセルが複数個の一粒子を受けるとその
メモリセルが記憶している２値情報を反転させ得るだけ
の電位変動を発生させる。しかも、写真光学的加工技術
の進１＃ｌあるいは電子ビームやＸ線の導入等にょシ今
後も半導体集積回路（以下ＩＣと略称する）の微細化は
進み、よシ微小な容量で微小な信号を取シ扱うようにな
ってくると、問題紘よシ深刻化してくる。
放射線の影響による２値記憶情報の反転ｈ−ｔ−の瞬間
だけのものであシ、放射線の影響がなくなれば半導体メ
モリ拡止しく動作する。しかし、いり九ん反転した２値
記憶情報は放射線の影響が除去されただけでは元の状態
に復旧し得す、あたかもハードウェア故障のように恒久
的な誤りであるかの如くみえ、保守上の混胤を招く。
だけのものであシ、放射線の影響がなくなれば半導体メ
モリ拡止しく動作する。しかし、いり九ん反転した２値
記憶情報は放射線の影響が除去されただけでは元の状態
に復旧し得す、あたかもハードウェア故障のように恒久
的な誤りであるかの如くみえ、保守上の混胤を招く。
前述の従来の誤シ処理方式はこのようなソフトエラーに
対して特別な配慮を払うことなく、ハードウェア故障の
ような恒久的誤りと同−扱いをしているため、上述のよ
うに保守効率が悪いという欠点がある。
対して特別な配慮を払うことなく、ハードウェア故障の
ような恒久的誤りと同−扱いをしているため、上述のよ
うに保守効率が悪いという欠点がある。
もちろん、ＩＣ０ａ造工租において、ソフトエラーを防
止するための工夫がされている場合もあるが、この方法
はそれだけ生意工１が多くなるためＩＣｄ高価になるし
、また製造のバラツキのため十全性状期し難い。
止するための工夫がされている場合もあるが、この方法
はそれだけ生意工１が多くなるためＩＣｄ高価になるし
、また製造のバラツキのため十全性状期し難い。
本発明の目的は、保守効率の良い糾シ処履方式を提供す
ることにある。
ることにある。
本発明の方式拡読出しデータの誤シ検出・訂正手段を有
する読み書き可能な半導体メモリを備えた情報処理装置
において、前記Ｉｎ検出・訂正手段が訂正可能なｔ＆ｎ
を検出すると該ｇｅｕ＋の発生個所を特定し得る一シ情
報を前記半導体記憶装置へのアクセスアドレスを保持す
るアドレスレジスタと前記誤シ検出・訂正手段とから得
て保持する誤シ情報保持手段と、ｗ４〕が検出されなか
った前記読出しデータに絖く貌出しデータに前記訂正可
能なｗＡシが検出されると咳誤シに対して前起誤シ情報
保持手段に保持され九ｗＡシ情報に基づいた書込みおよ
び該書込みに続いて再読出しを行なわせるように動作す
る読み書き制御手段と、前記ｗ４３）情報保持手段に保
持されたＷ／１４〕情報を前記情報処理装置にあって障
害処理を行なう装置へ伝達するよう動作する一ｐ情報伝
達手段とを設けたことを特徴とする。
する読み書き可能な半導体メモリを備えた情報処理装置
において、前記Ｉｎ検出・訂正手段が訂正可能なｔ＆ｎ
を検出すると該ｇｅｕ＋の発生個所を特定し得る一シ情
報を前記半導体記憶装置へのアクセスアドレスを保持す
るアドレスレジスタと前記誤シ検出・訂正手段とから得
て保持する誤シ情報保持手段と、ｗ４〕が検出されなか
った前記読出しデータに絖く貌出しデータに前記訂正可
能なｗＡシが検出されると咳誤シに対して前起誤シ情報
保持手段に保持され九ｗＡシ情報に基づいた書込みおよ
び該書込みに続いて再読出しを行なわせるように動作す
る読み書き制御手段と、前記ｗ４３）情報保持手段に保
持されたＷ／１４〕情報を前記情報処理装置にあって障
害処理を行なう装置へ伝達するよう動作する一ｐ情報伝
達手段とを設けたことを特徴とする。
次に木兄１ｊｌＫついて図面を参照して詳細に説明する
。
。
本発明の一実施例をブロック図で示す第１図を参照する
と、本実施例は中央処ＮＷ装置（以下ＣＰＵと略称する
）４００、主記憶装置（以下メモリと略称する）５００
、アドレス回路１００、データ回路２００および制御回
路３００で構成されてお夛、これら各構成装置また紘回
路間に記した３桁の記号は信号を示している。ＣＰＵ
４００とアドレス回路１００、データ回路２００および
制御回路３００との間の各信号は、図面の繁雑化を避け
るため図示していない入出力制御装置等とバス接続され
、これらの入出力制御装置等はＣＰＵ４００と共にメモ
リ５００を共有する。以下の説明ではＣＰＵ４００がメ
モリ５００をアクセスする場合にりいてのみ記述してい
るが、入出力制御装置勢がメモリ５００をアクセスする
場合についても同様である。
と、本実施例は中央処ＮＷ装置（以下ＣＰＵと略称する
）４００、主記憶装置（以下メモリと略称する）５００
、アドレス回路１００、データ回路２００および制御回
路３００で構成されてお夛、これら各構成装置また紘回
路間に記した３桁の記号は信号を示している。ＣＰＵ
４００とアドレス回路１００、データ回路２００および
制御回路３００との間の各信号は、図面の繁雑化を避け
るため図示していない入出力制御装置等とバス接続され
、これらの入出力制御装置等はＣＰＵ４００と共にメモ
リ５００を共有する。以下の説明ではＣＰＵ４００がメ
モリ５００をアクセスする場合にりいてのみ記述してい
るが、入出力制御装置勢がメモリ５００をアクセスする
場合についても同様である。
第２図、第３図および第４図はそれぞれアドレス回路１
００、データ回路２００および制御回路３００の詳細回
路図である。
００、データ回路２００および制御回路３００の詳細回
路図である。
第２図を参照すると、アドレス回路１ｏｏｄｙドレスレ
ジスタ１０１とエラーアドレスレジスタ１０２と６ケの
否定論理積回路１０３〜１０８と２ケの論理積回路１０
９．１１０とから構成されている。
ジスタ１０１とエラーアドレスレジスタ１０２と６ケの
否定論理積回路１０３〜１０８と２ケの論理積回路１０
９．１１０とから構成されている。
落３図を参照すると、データ回路２００は書込みデータ
チェック回路２０１と書込みデータレジスタ２０２とデ
ータラッチ回路２０３と読出しデータチェック回路２０
４と再書込みデータレジスタ２０５と読出しデータレジ
スタ２０６と９ケの否定論理積回路２０７〜２１５と２
ケの論理積回路２１６，２１７とから構成されている。
チェック回路２０１と書込みデータレジスタ２０２とデ
ータラッチ回路２０３と読出しデータチェック回路２０
４と再書込みデータレジスタ２０５と読出しデータレジ
スタ２０６と９ケの否定論理積回路２０７〜２１５と２
ケの論理積回路２１６，２１７とから構成されている。
第４図を参照すると、制御回路３００はＪＫフリップフ
■ツブ３０１〜３０３とＤｗフリップフロップ３０４，
３０５と読出しタイマー３０６と書込みタイマー３０７
とカウンタ３０８と遅延回路３０９と６個の否定論理積
回路３１０〜３１５と７個の否定回路３１６〜３２２と
５ケの論理積回路３２３〜３２７とから構−成されてい
る。
■ツブ３０１〜３０３とＤｗフリップフロップ３０４，
３０５と読出しタイマー３０６と書込みタイマー３０７
とカウンタ３０８と遅延回路３０９と６個の否定論理積
回路３１０〜３１５と７個の否定回路３１６〜３２２と
５ケの論理積回路３２３〜３２７とから構−成されてい
る。
さて、ダイナミックＭＯ８−ＲＡＭ ＩＣで構成される
メモリ５００は一定周期でリフレッシ為信号考ＲＦＢを
出力して、メモリセルを充電し、記憶情報の喪失を防い
でいる。一方、読出しタイマーノ３６６と書込みタイマ
ー３０７は後述のようにそれぞれメモリ５００の読出し
サイクルと畳込みサイクルの終盤で読出しサイクルエン
ド信号ＲＣｇと書込みサイクルエンド信号ＷＣＢとを否
定の形でパス上に出力して、読出し動作もしくは畳込み
動作ｏｔｓｐが近いことを予告し、ＣＰＵ４００の動作
の便宜を図りている。ｉ九、耽出しデータチェック回路
２０４はメモリ５００からの読出しデータＲＤＴに訂正
可能なＷＡシを検出すると負傷装置をバス上に出力し、
後述するようにして再書込み動作と再読出し動作を行な
う。
メモリ５００は一定周期でリフレッシ為信号考ＲＦＢを
出力して、メモリセルを充電し、記憶情報の喪失を防い
でいる。一方、読出しタイマーノ３６６と書込みタイマ
ー３０７は後述のようにそれぞれメモリ５００の読出し
サイクルと畳込みサイクルの終盤で読出しサイクルエン
ド信号ＲＣｇと書込みサイクルエンド信号ＷＣＢとを否
定の形でパス上に出力して、読出し動作もしくは畳込み
動作ｏｔｓｐが近いことを予告し、ＣＰＵ４００の動作
の便宜を図りている。ｉ九、耽出しデータチェック回路
２０４はメモリ５００からの読出しデータＲＤＴに訂正
可能なＷＡシを検出すると負傷装置をバス上に出力し、
後述するようにして再書込み動作と再読出し動作を行な
う。
メモリ５００からリフレッシ島信号ＲＦＢが出力されて
いす、かつ胱出しサイクルエンド償号奪ＲＣ］ｉ３と書
込みサイクルエンド信号ＷＣＢのいずれもが出力されて
いす、かつまた再書込み信号ＺＲＥＷか再読出し信号Ｒ
ＥＲかのいずれもが出力されていない場合に、ＪＫフリ
ップフ四ツブ３０３はリディ信号ＲＤＹをパス上に出力
して、メそす５００が未使用であることを表明している
。この状態のときＣＰＵ４００はメモリ５００をアクセ
スできる゛。
いす、かつ胱出しサイクルエンド償号奪ＲＣ］ｉ３と書
込みサイクルエンド信号ＷＣＢのいずれもが出力されて
いす、かつまた再書込み信号ＺＲＥＷか再読出し信号Ｒ
ＥＲかのいずれもが出力されていない場合に、ＪＫフリ
ップフ四ツブ３０３はリディ信号ＲＤＹをパス上に出力
して、メそす５００が未使用であることを表明している
。この状態のときＣＰＵ４００はメモリ５００をアクセ
スできる゛。
いま、ＣＰＵ４００がメモリ５００に対するアクセス指
示であるメモドアー信号ＭＲＰとアドレス信号ＡＤＨと
読み書き信号ＲＷＣ（論理“１つとをタイミングｔ、で
バス上に出力してメモリ５００の読出し動作を行なう場
合について、第５図に示すタイムチャートを参照しなが
ら説明する。
示であるメモドアー信号ＭＲＰとアドレス信号ＡＤＨと
読み書き信号ＲＷＣ（論理“１つとをタイミングｔ、で
バス上に出力してメモリ５００の読出し動作を行なう場
合について、第５図に示すタイムチャートを参照しなが
ら説明する。
アドレスレジスタ１０１は２０ビツトの情報ビットと３
ビツトのパリティビットとからなるアドレス信号ＡＤＨ
のパリティチェックを行ない、誤シがなければ無アドレ
スエラー信号ＮＡＨを論理“１”にする。
ビツトのパリティビットとからなるアドレス信号ＡＤＨ
のパリティチェックを行ない、誤シがなければ無アドレ
スエラー信号ＮＡＨを論理“１”にする。
メモリリファー信号ＭＲＦはこのアドレスパリティチェ
ックＫｌ！する時間および書込み動作時ヂ（読み書き信
号ＲＷＣは論理“０″）にはデータパリティチェックに
蚤する時間のうちの長い時間分だけ遅延回路３０９にお
いて遅延され、タイミングｔ１において遅延メモリリフ
ァー信号ＤＭＦを発生する。
ックＫｌ！する時間および書込み動作時ヂ（読み書き信
号ＲＷＣは論理“０″）にはデータパリティチェックに
蚤する時間のうちの長い時間分だけ遅延回路３０９にお
いて遅延され、タイミングｔ１において遅延メモリリフ
ァー信号ＤＭＦを発生する。
この遅延メモリリファ−信号ＤＭＦと無アドレスエラー
信号ＮＡＥとが論理積回路３２４においてＡＮＤ条件を
成立させ（読出しサイクルの始めなので当然、読出しサ
イクルエンド信号ＲＣＢは論理“０”のため）、ＪＫフ
リップフロップ３０３をセットして、メモリ５００が使
用中になったことを表明する。ＪＫフリップフロップ３
０３の出力Ｑと、否定回路３２０および否定論理積回路
硬３１３とを経由した読み書き信号ＲＷＣとの供給を受
けると、読出しタイマー３０６は胱出し起動信号Ｒ８Ｔ
をメモリ５００に供給する。
信号ＮＡＥとが論理積回路３２４においてＡＮＤ条件を
成立させ（読出しサイクルの始めなので当然、読出しサ
イクルエンド信号ＲＣＢは論理“０”のため）、ＪＫフ
リップフロップ３０３をセットして、メモリ５００が使
用中になったことを表明する。ＪＫフリップフロップ３
０３の出力Ｑと、否定回路３２０および否定論理積回路
硬３１３とを経由した読み書き信号ＲＷＣとの供給を受
けると、読出しタイマー３０６は胱出し起動信号Ｒ８Ｔ
をメモリ５００に供給する。
一方、上述の論理積回路３２４の出力線否定論理積回路
３１１においてクロックＣＬＫと論理積演算されてクロ
ツク０信号ＣＫＯを出力する。このクロツク０信号ＣＫ
Ｏによシ、アドレスレジスタ１０１に保持されているア
ドレス信号人ＤＲは、否定論理積回路１０４と１０８と
を経由してアドレス信号ＡＤＲ′としてメ峰す５００に
供給され、このアドレス信号ＡＤＲによシ決るメモリ５
００のアドレスの読出し動作が実行される。
３１１においてクロックＣＬＫと論理積演算されてクロ
ツク０信号ＣＫＯを出力する。このクロツク０信号ＣＫ
Ｏによシ、アドレスレジスタ１０１に保持されているア
ドレス信号人ＤＲは、否定論理積回路１０４と１０８と
を経由してアドレス信号ＡＤＲ′としてメ峰す５００に
供給され、このアドレス信号ＡＤＲによシ決るメモリ５
００のアドレスの読出し動作が実行される。
なお、上述のアドレスレジスタかｋおけるアドレスパリ
ティチェックの結果、ＷＡシが発生すると無アドレスエ
ラー信号ＮＡＥは論理“０′″となるため、前述の論理
積回路３２４において遅延メモリリファ−信号ＤＭＦと
のＡＮＤ条件は成立せず、メモリ５００を未使用表明の
ま＼にして、必賛なエラー処理を行う。
ティチェックの結果、ＷＡシが発生すると無アドレスエ
ラー信号ＮＡＥは論理“０′″となるため、前述の論理
積回路３２４において遅延メモリリファ−信号ＤＭＦと
のＡＮＤ条件は成立せず、メモリ５００を未使用表明の
ま＼にして、必賛なエラー処理を行う。
メモリ５００からの１６ビツトの情報ビットと６ビツト
の誤シ訂正ビット（ｎｃｃ）とからなる読出しデータＲ
ＤＴはタイミングｔ、でデークラッチ回路２０３に入力
され、タイミングｔ４で貌出しタイマー３０６が発生す
るリードエンドクロックＲｇＣに応答して訳出しデータ
チェ、ツク回路２０４に読み出され、ＢＣＣによるｖ４
〕のチェックと、誤シが参る場合には誤シの訂正が行な
われる。この時点で杜、もしＹ／Ｉ４ｐがある場合でも
ＣＰ Ｕ ４００からカウンタ３０８へは誤シ読出し信
号ＥＲＥは出力されていない丸め、ＷＡシがありてもな
くても読出しデータチェック回路２０４の読出しデータ
は読出しデータレジスタ２０６を経由してＣＰＵ４００
へ読み出されていく。
の誤シ訂正ビット（ｎｃｃ）とからなる読出しデータＲ
ＤＴはタイミングｔ、でデークラッチ回路２０３に入力
され、タイミングｔ４で貌出しタイマー３０６が発生す
るリードエンドクロックＲｇＣに応答して訳出しデータ
チェ、ツク回路２０４に読み出され、ＢＣＣによるｖ４
〕のチェックと、誤シが参る場合には誤シの訂正が行な
われる。この時点で杜、もしＹ／Ｉ４ｐがある場合でも
ＣＰ Ｕ ４００からカウンタ３０８へは誤シ読出し信
号ＥＲＥは出力されていない丸め、ＷＡシがありてもな
くても読出しデータチェック回路２０４の読出しデータ
は読出しデータレジスタ２０６を経由してＣＰＵ４００
へ読み出されていく。
読出しデータチェック回路２０４において、訂正不可能
な２ビツト以上のｖ４シが検出されると、ＣＰＵ４００
へ赤信号ＲＥＤと訂正されないｔ−の読出しデータＲＤ
Ｔとを出力して、ＣＰＵＫ読出し不可の通知をする。読
出しデータチェック回路２０４において、訂正可能な１
ビツトの１１４ｂが検出されると、黄＠’＊ＹＥＬを発
生し、訂正済の読出しデータＲＤＴとともにＣＰＵ４０
０へ出力する。上述の訂正済の読出しデータＲＤＴは黄
信号ＹＩＩＩＬとクロックＣＩ、にとの論理積結果であ
るクロックエンド信号ＣＫＲによシ再書込みデータレジ
スタ２０５に入力される。
な２ビツト以上のｖ４シが検出されると、ＣＰＵ４００
へ赤信号ＲＥＤと訂正されないｔ−の読出しデータＲＤ
Ｔとを出力して、ＣＰＵＫ読出し不可の通知をする。読
出しデータチェック回路２０４において、訂正可能な１
ビツトの１１４ｂが検出されると、黄＠’＊ＹＥＬを発
生し、訂正済の読出しデータＲＤＴとともにＣＰＵ４０
０へ出力する。上述の訂正済の読出しデータＲＤＴは黄
信号ＹＩＩＩＬとクロックＣＩ、にとの論理積結果であ
るクロックエンド信号ＣＫＲによシ再書込みデータレジ
スタ２０５に入力される。
クロックエンド信号ＣＫＥとメモリリファ−信号ＭＲＦ
との論理積回路１０９におけるＡＮＤはアドレスレジス
タ１０１が保持しているアドレス信号、すなわち１ビツ
トの誤シを犯したアドレス信号をエラーアドレスレジス
タ１０２にセットする。
との論理積回路１０９におけるＡＮＤはアドレスレジス
タ１０１が保持しているアドレス信号、すなわち１ビツ
トの誤シを犯したアドレス信号をエラーアドレスレジス
タ１０２にセットする。
黄信号ＹＥＬと再読出し信号ＲＥＲの否定信号とは論理
積回路３２３においてＡＮＤ条件を満足しＪＫフリップ
フロップ３０１をセットする入力信号を発生させる。一
方、リードエンドクロックＲＥＣは否定回路３１６と否
定論理積回路３１２を経由した後、ＪＫフリップフロッ
プ３０１をセットするタイミングとなる。ＪＫ７リツプ
フ田ツブ３０１がセットされるとタイミングｔ、で再書
込み信号ＨＥＷを出力し、リードエンドクロック４ＲＥ
ＣによシＤ戯フリップフロップ３０４をセットしてセレ
クト１信号８］１３１を出力する。このセレクト１信号
８ Ｈｚ Ｉ Ｂ 、それぞれエラーアドレスレジスタ
１０２と再書込みデータレジスタ２０５に保持されてい
るアドレスとデータとをアドレス信号人ＤＲと書込みデ
ータＶＤＴとしてメモリ１５００に供給する。また、再
書込み信号ＲＦｉＷの否定信号（ＪＫフリップフロップ
３０１の否定出力Ｑ）は否定論理積回路３１４において
レベルが逆転されて書込みタイマー３０７を動作させ、
書込み起動信号Ｗ８Ｔをメモリ５００に出力する。
積回路３２３においてＡＮＤ条件を満足しＪＫフリップ
フロップ３０１をセットする入力信号を発生させる。一
方、リードエンドクロックＲＥＣは否定回路３１６と否
定論理積回路３１２を経由した後、ＪＫフリップフロッ
プ３０１をセットするタイミングとなる。ＪＫ７リツプ
フ田ツブ３０１がセットされるとタイミングｔ、で再書
込み信号ＨＥＷを出力し、リードエンドクロック４ＲＥ
ＣによシＤ戯フリップフロップ３０４をセットしてセレ
クト１信号８］１３１を出力する。このセレクト１信号
８ Ｈｚ Ｉ Ｂ 、それぞれエラーアドレスレジスタ
１０２と再書込みデータレジスタ２０５に保持されてい
るアドレスとデータとをアドレス信号人ＤＲと書込みデ
ータＶＤＴとしてメモリ１５００に供給する。また、再
書込み信号ＲＦｉＷの否定信号（ＪＫフリップフロップ
３０１の否定出力Ｑ）は否定論理積回路３１４において
レベルが逆転されて書込みタイマー３０７を動作させ、
書込み起動信号Ｗ８Ｔをメモリ５００に出力する。
かくして、工２−アドレスレジスタ１０２に保持されて
いるアドレスに対して再書込みデータレジスタ２０５に
保持されているデータが書き込まれることになる。この
アドレス紘上述のメモリ５００の読出し動作を行なった
アドレスそのものであシ、書き込むデータ紘この読出し
動作によシ貌出しデータチェック回路２０４に読み出さ
れ、ｗＡシの訂正をされたデータである。すなわち、訂
正済データによｐ再書込みが行なわれたことになる。
いるアドレスに対して再書込みデータレジスタ２０５に
保持されているデータが書き込まれることになる。この
アドレス紘上述のメモリ５００の読出し動作を行なった
アドレスそのものであシ、書き込むデータ紘この読出し
動作によシ貌出しデータチェック回路２０４に読み出さ
れ、ｗＡシの訂正をされたデータである。すなわち、訂
正済データによｐ再書込みが行なわれたことになる。
再書込み動作の終末（タイミング１． ）になると書込
みタイマー３０７は、ライトエンドク薗ツクＷＢＣを出
力する。このライトエンドクロックヂＷＢＣは、ＤＷｉ
フリップフロップ３０５をセットしてタイミングｔマで
再読出し信号ＲＥＲを出力する。また、この時点では黄
信号ＹＥＬｌｉ消滅しているため論！！！秋回路３２３
のＡＮＤは成立していないのでＪＫフリップフロップ３
０１をリセットして再書込み信号ＲＥＶを終らせる。し
かしながら、リードエンドクロックＲＥＣは出力されて
いないため、Ｄ型フリップフｐツブ３０４は依然として
セレクト１信号８］１３１を出力している。再読出し信
号ＲＢＲの否定信号（ＪＫ７リツプフ京ツブ３０５の否
定出力Ｑ）紘否定論理積回路３１３においてレベルが逆
転されて読出しタイマー３０６を動作させ、耽出し起動
信号Ｒ８Ｔをメモリ５００に出力する。かくして、再書
込みを行なりたアドレスから再び読出し動作を行なうこ
とになる。
みタイマー３０７は、ライトエンドク薗ツクＷＢＣを出
力する。このライトエンドクロックヂＷＢＣは、ＤＷｉ
フリップフロップ３０５をセットしてタイミングｔマで
再読出し信号ＲＥＲを出力する。また、この時点では黄
信号ＹＥＬｌｉ消滅しているため論！！！秋回路３２３
のＡＮＤは成立していないのでＪＫフリップフロップ３
０１をリセットして再書込み信号ＲＥＶを終らせる。し
かしながら、リードエンドクロックＲＥＣは出力されて
いないため、Ｄ型フリップフｐツブ３０４は依然として
セレクト１信号８］１３１を出力している。再読出し信
号ＲＢＲの否定信号（ＪＫ７リツプフ京ツブ３０５の否
定出力Ｑ）紘否定論理積回路３１３においてレベルが逆
転されて読出しタイマー３０６を動作させ、耽出し起動
信号Ｒ８Ｔをメモリ５００に出力する。かくして、再書
込みを行なりたアドレスから再び読出し動作を行なうこ
とになる。
このときも、前回の読出し動作時と同様に読出しデータ
チェック回路２０４において読出しデータのＥＣＣによ
るｗ４．ａＯチェックと訂正が行なわれる。ｗＡシのチ
ェックの結果、もしｖ４シがなければ前回の読出し動作
時に発生した１ビツトの誤シは回復していることになシ
、前回の１ビツトＷＡシはンフトエ２−と見做される。
チェック回路２０４において読出しデータのＥＣＣによ
るｗ４．ａＯチェックと訂正が行なわれる。ｗＡシのチ
ェックの結果、もしｖ４シがなければ前回の読出し動作
時に発生した１ビツトの誤シは回復していることになシ
、前回の１ビツトＷＡシはンフトエ２−と見做される。
また、２ビツト以上の誤〉が検出されると前回読出し時
の処理と同様に赤信号ＲＢＤを出力して、ＣＰＵに絖出
し不可の通知をする。
の処理と同様に赤信号ＲＢＤを出力して、ＣＰＵに絖出
し不可の通知をする。
今回も１ビツトのｗＡシが検出されると読出しデータチ
ェック回路２０４は再び黄信号ＹＢＬを出力するが、今
回ａＤＩ！フリップフロップ３０５がこの時点ではセッ
トされているため、論理積回路３２３ＶｃおいてＡＮＤ
が成立せず、再書込み信号ＲＢＷは出力しない。黄信号
ＹＢＬと再読出し信号ＲＥＲとは否定論理積回路３１０
においてＮＯを成立させ、否定（９）９１５３１ Ｂで
レベルが逆転されてＪＫ７リツプフロツプ３０２をセッ
トし、タイミ、グｔ、で割込み信号ＩＮＴをＣＰＵへ出
力する。
ェック回路２０４は再び黄信号ＹＢＬを出力するが、今
回ａＤＩ！フリップフロップ３０５がこの時点ではセッ
トされているため、論理積回路３２３ＶｃおいてＡＮＤ
が成立せず、再書込み信号ＲＢＷは出力しない。黄信号
ＹＢＬと再読出し信号ＲＥＲとは否定論理積回路３１０
においてＮＯを成立させ、否定（９）９１５３１ Ｂで
レベルが逆転されてＪＫ７リツプフロツプ３０２をセッ
トし、タイミ、グｔ、で割込み信号ＩＮＴをＣＰＵへ出
力する。
すなわち、この場合には固定誤りと見做なして誤り情報
をＣＰＵへ報告するための手配をする。もちろん、前回
読出し時の１ビツト＊ｉｔｉソ７トエツーでＴｏりて今
回紘回復しておシ、かつ別のビットが今回の再読出しで
ン７トエラーを犯しているかもしれないがこのような確
率は極めて低いと考えられる。
をＣＰＵへ報告するための手配をする。もちろん、前回
読出し時の１ビツト＊ｉｔｉソ７トエツーでＴｏりて今
回紘回復しておシ、かつ別のビットが今回の再読出しで
ン７トエラーを犯しているかもしれないがこのような確
率は極めて低いと考えられる。
再読出し信号ＲＩｉｍＨの終末で、再読出し信号層ＲＥ
Ｒと再書込み信号ＲＢＷとも消失し、かつリードサイク
ルエンド信号ＲＣＢが発生しているため、メモリリフレ
ッシ島信号ＲＦＥが出力されていなければ論理積回路３
２６においてＡＮＤが成立してＪＫフリップフロップ３
０３を９セツトし、リディ信号ＲＤＹを発生させる。し
たがりてメモリ５００はタイミングｔ、においてビジー
状態になって以来、始めてタイミングｔ６においてリデ
イ状態にな９、割込み信号ＩＮＴが発生している状態で
自由にメモリ５００をアクセスできるようになる。
Ｒと再書込み信号ＲＢＷとも消失し、かつリードサイク
ルエンド信号ＲＣＢが発生しているため、メモリリフレ
ッシ島信号ＲＦＥが出力されていなければ論理積回路３
２６においてＡＮＤが成立してＪＫフリップフロップ３
０３を９セツトし、リディ信号ＲＤＹを発生させる。し
たがりてメモリ５００はタイミングｔ、においてビジー
状態になって以来、始めてタイミングｔ６においてリデ
イ状態にな９、割込み信号ＩＮＴが発生している状態で
自由にメモリ５００をアクセスできるようになる。
しかしながら、この状態でメモリリファ−信号ＭＲＦ（
、第１回目のメモリリファ−信号）が発生してメモリ５
００を読み出し、この読出しデータＲＤ Ｔ’に１ビツ
トｗＡシがあっても、割込み信号層ＩＮＴのためエラー
アドレスとその訂正済データとはそれぞれエラーアドレ
スレジスタ１０２と再書込みデータレジスタ２０５に入
力することを論理積回路１０９と２１７において拒まれ
、かつ論Ｉｌ積回路３２３において再書込み信号ＲＥＷ
ＩＤ発生を阻止する。
、第１回目のメモリリファ−信号）が発生してメモリ５
００を読み出し、この読出しデータＲＤ Ｔ’に１ビツ
トｗＡシがあっても、割込み信号層ＩＮＴのためエラー
アドレスとその訂正済データとはそれぞれエラーアドレ
スレジスタ１０２と再書込みデータレジスタ２０５に入
力することを論理積回路１０９と２１７において拒まれ
、かつ論Ｉｌ積回路３２３において再書込み信号ＲＥＷ
ＩＤ発生を阻止する。
この状態においてもリデイ信号ＲＤＹは依然発生してい
るため、さらに第２回目のメモリリファ−信号ＭＲＦが
発生してメモリ５００がアクセスされ、たとえ第１回目
のメモリリファ−信号ＭＲＦによる１ビツト誤υが固定
ｖＡυであったとしても、その誤シ情報はＣＰＵへ伝達
されないことになる。
るため、さらに第２回目のメモリリファ−信号ＭＲＦが
発生してメモリ５００がアクセスされ、たとえ第１回目
のメモリリファ−信号ＭＲＦによる１ビツト誤υが固定
ｖＡυであったとしても、その誤シ情報はＣＰＵへ伝達
されないことになる。
しかしながら、メモリ５００を構成するメモリＩＣは、
たとえば、６４Ｋ（Ｋ−１，０２４）＠ｘｌビットの如
く多数語に対する１ビツトからなっているため、連続し
丸数回のメモリアクセスは同一メモリＩＣに含まれるア
ドレスでおる確率が極めて高く、第２回目以降のメモリ
アクセスに伴うｔａｂ情報の伝達娘心ずしも必要でない
。
たとえば、６４Ｋ（Ｋ−１，０２４）＠ｘｌビットの如
く多数語に対する１ビツトからなっているため、連続し
丸数回のメモリアクセスは同一メモリＩＣに含まれるア
ドレスでおる確率が極めて高く、第２回目以降のメモリ
アクセスに伴うｔａｂ情報の伝達娘心ずしも必要でない
。
さて、割込み信号ＩＮＴを受けたＣＰＵがこれに応答し
てもよいようなシステム状態になると、ＣＰＵは誤シ読
出し信号ＥＲｎをカウンタ３０８へ出力する。カウンタ
３０８は誤シ読出し信号ガＥＲＥに応答してメモリ誤シ
読出し信号ＭＢＲを出力して、ＪＫフリップフｐツブ３
０２において割込み信号ＬＮＴをクリアするとともに、
ｔｏ情報をＣＰＵへ伝達す、るためのアドレス１信号人
Ｄ１、アドレス２信号ＡＤ２、データ１信号ＤＴＩおよ
びデータ２信号１）Ｔ２を順次、ＣＰＵ４００からの認
識信号ＡＣＫを受ける度（合計４回）に発生する。
てもよいようなシステム状態になると、ＣＰＵは誤シ読
出し信号ＥＲｎをカウンタ３０８へ出力する。カウンタ
３０８は誤シ読出し信号ガＥＲＥに応答してメモリ誤シ
読出し信号ＭＢＲを出力して、ＪＫフリップフｐツブ３
０２において割込み信号ＬＮＴをクリアするとともに、
ｔｏ情報をＣＰＵへ伝達す、るためのアドレス１信号人
Ｄ１、アドレス２信号ＡＤ２、データ１信号ＤＴＩおよ
びデータ２信号１）Ｔ２を順次、ＣＰＵ４００からの認
識信号ＡＣＫを受ける度（合計４回）に発生する。
アドレス１信号ＡＤＩとアドレス２（１号ＡＤ２とは、
それぞれ否定論理積回路１０７と１０６とにおいてエラ
ーアドレスレジスタ１０１に保持されている誤シアドレ
スのうちのそれぞれ１６ビツトと４ピツトとを取シ出し
、１６ビツトのビット幅を有する読出しデータレジスタ
２０６からＣＰＵへ伝達させる。また、データ１信号Ｄ
ＴＩとデータ信号ＤＴ２と紘、それぞれ否定論理積回路
２１０と２０９とにおいて再書込みデータレジスタ２０
５に保持されている訂正済データのうちのそれぞれ１６
情報ビツトと６誤シ訂正ビツトとを取り出し、データレ
ジスタ２０６からＣＰＵへ伝達させる。
それぞれ否定論理積回路１０７と１０６とにおいてエラ
ーアドレスレジスタ１０１に保持されている誤シアドレ
スのうちのそれぞれ１６ビツトと４ピツトとを取シ出し
、１６ビツトのビット幅を有する読出しデータレジスタ
２０６からＣＰＵへ伝達させる。また、データ１信号Ｄ
ＴＩとデータ信号ＤＴ２と紘、それぞれ否定論理積回路
２１０と２０９とにおいて再書込みデータレジスタ２０
５に保持されている訂正済データのうちのそれぞれ１６
情報ビツトと６誤シ訂正ビツトとを取り出し、データレ
ジスタ２０６からＣＰＵへ伝達させる。
本実施例の効果線、極めて高い確率で固定ｖ４シＯみに
関する誤り情報をＣＰＵへ伝達するため、保守上の混乱
を回避できるようになシ、保守効率を高めることである
。
関する誤り情報をＣＰＵへ伝達するため、保守上の混乱
を回避できるようになシ、保守効率を高めることである
。
本実施例ではアドレス回路１００、データ回路間する情
報をＣＰ′Ｆ、伝達している、が、第１回目の読出しデ
ータに訂正可能な誤りが発生した場合にも＃誤シに関す
る誤υ情報をｃｐ伊く伝達するようにしてもよい。
報をＣＰ′Ｆ、伝達している、が、第１回目の読出しデ
ータに訂正可能な誤りが発生した場合にも＃誤シに関す
る誤υ情報をｃｐ伊く伝達するようにしてもよい。
この実施例の効果は、第２回目の読出しデータにたとえ
Ｉがなくとも、ＣＰ’１ｆｉ−で＃Ｉ１回目の読出しデ
ータの誤シに関する誤シ情報を監視し続けることによシ
、固定故障や前兆を事前に把握することが可能になるた
め、定期点検時勢に部品交換等の処置を施しておけば、
故障間隔を長くでをることである。
Ｉがなくとも、ＣＰ’１ｆｉ−で＃Ｉ１回目の読出しデ
ータの誤シに関する誤シ情報を監視し続けることによシ
、固定故障や前兆を事前に把握することが可能になるた
め、定期点検時勢に部品交換等の処置を施しておけば、
故障間隔を長くでをることである。
特に、ソフトエラー発生による訂正可能なｗＡｐが長時
間放置されることＫよシ、再度同一データ領域にソフト
エラーが発生して２ピツト以上の訂正不可能な誤シに発
展することを回避するうえで顕著な効果がある。
間放置されることＫよシ、再度同一データ領域にソフト
エラーが発生して２ピツト以上の訂正不可能な誤シに発
展することを回避するうえで顕著な効果がある。
本発明の効果は、以上のように、１ＩＲｊ）検出・引止
手段の出力を障害処理装置へ伝達する代＃）Ｋ１前記誤
シ検出・訂正手段が訂正可能なｗ４シを検出すると該１
シの発生個所を特定し得る情報をアドレスレジスタと前
記ＷＩＩ４ｐ検出・訂正手段とから得て保持する誤ル情
報保持手段と、誤シが検出されなかった前記読出しデー
タに絖く読出しデータに前記訂正可能な誤シが検出され
ると該誤シに対して前記誤シ情報保持手段に保持された
艷シ情報に基づいた書込みおよび誼書込みに絖いて再読
出しを行なわせるように動作する読み書き制御手段と、
前記ｔｔｂ情報保持手段に保持されたＷＡｂ情報を障害
処理装置へ伝達するよう動作するｌＩシ情報伝達手段と
を設けることによシ、ソフトエラーと固定誤シとの切分
けが高い確率ででき、ま九誤シ発生個所がオンラインで
障害処理装置へ伝達されるため、保守効率を向上させる
ことができる。
手段の出力を障害処理装置へ伝達する代＃）Ｋ１前記誤
シ検出・訂正手段が訂正可能なｗ４シを検出すると該１
シの発生個所を特定し得る情報をアドレスレジスタと前
記ＷＩＩ４ｐ検出・訂正手段とから得て保持する誤ル情
報保持手段と、誤シが検出されなかった前記読出しデー
タに絖く読出しデータに前記訂正可能な誤シが検出され
ると該誤シに対して前記誤シ情報保持手段に保持された
艷シ情報に基づいた書込みおよび誼書込みに絖いて再読
出しを行なわせるように動作する読み書き制御手段と、
前記ｔｔｂ情報保持手段に保持されたＷＡｂ情報を障害
処理装置へ伝達するよう動作するｌＩシ情報伝達手段と
を設けることによシ、ソフトエラーと固定誤シとの切分
けが高い確率ででき、ま九誤シ発生個所がオンラインで
障害処理装置へ伝達されるため、保守効率を向上させる
ことができる。
第１因は本発明の一実施例、第２図と第３図と第４図と
は誼実施例の部分詳細および第５図は本実施骨の動作タ
イミングをそれぞれ示す。 図において、４００・・・・・・中央処理装置（ＣＰＵ
）、５００・・・・・・主記憶装置（メモリ）、１００
・・・・・・アドレス回路、２００・・・・・・データ
回路、３００・・・・・・制御回路、１０１・・・・・
・アドレスレジスタ、１０２・・・・・・エラーアドレ
スレジスタ、２０１・・・・・・書込みデータチェック
回路、２０２・・・・・・書込みデータレジスタ、２０
３・・・・・・データラッチ回路、 ２０４・・・・・
・耽出しデータチェック回路、２０５・・・・・・再書
込みデータレジスタ、２０６・・・・・・耽出しデータ
レジスタ、３０１，３０２．３０３・・・・・−Ｊ Ｋ
フリラグフロップ、３０４，３０５・・・・・・Ｄ波フ
リツノ７ｏツノ、７３０６・・・・・・読出しタイマー
、３０７・・・・・・畳込みりイマー、３０８・・・・
・・カウンタ、３０９・・・・・・遅延回路、１０３〜
１０８．２０７〜２１５，３１０〜３１５・・・・・・
否定論理積回路、１０９，１１０，２１６，２１７，３
２３〜３２７・・・・・・論理積回路、３１６〜３２２
・・・・・・否定回路、ＡＤＨ，ＡＤＨ’・・・・・・
アドレス信号、ＷＤＴ、ＷＤＴ’・・・・・・書込みデ
ータ、ＲＤＴ、ＲＤＴ−・・・・・読出しデータ、ｙＭ
ＲＦ・・・・・・メモリリファ−信号、ＲＤＹ・・・・
・・リディ信号、ＲＷＣ・・・・・・読み書き信号、人
ＣＫ・・・・・・ｗｔ識傷信号ＥＲＲ・・・・・・誤シ
読出し信号、Ｒ８Ｔ・・・・・観出し起動信号、ＷＳＴ
・・・・・・書込み起動信号、置・・・・・・黄信号、
ＲＥＤ・・・・・・赤信号、ＩＮＴ・・・・・割込み信
号、ＲＦＥ−・・・・・リフレッシ、（１号、ＮＡＢ・
・・・・・無アドレスエラー信号、ＮＤＥ・・・・・・
無データエラー信号、ＣＫＯ・・・・・・クロ、り０傷
号、ＣＫＢ・・・・・・クロックエンド信号・ＣＬＫ・
・・・・・クロック、ＡＤＩ・・・・・・アビ２２１０
１号、ＡＤ２・・・・・・アドレス２１！号、ＤＴＩ・
・・・・データ１＠１号、ＤＴ２・・・・・・データ２
１！号、ｓｈｏ・・・・・・セレクト０１１号、ｇＳＥ
ｌ・・・・・・セレクト１信号、Ａ１２・・・・・・ア
ドレス１２信号、ＭＥＲ・・・・・・メモリＷＡシ読出
し信号、ＭＦｉＲ・・−・・メモリｗＡ多読出し信号の
否定、ＲＦｉＣ・・・・・・リードエンドクロック、Ｄ
ＭＦ・・・・・・遅延メモリリファ−信号、ＲＢＷ−・
・・・・再書込み信号、ＲＢＲ・・・・・・再読出し信
号、虹１・・・・・・読出しサイクルエンド信号の否定
、晃１・・・・・・書込みサイクルエンド信号の否定。 第２図 第３図 第４図 ＲＤγ 拵５図
は誼実施例の部分詳細および第５図は本実施骨の動作タ
イミングをそれぞれ示す。 図において、４００・・・・・・中央処理装置（ＣＰＵ
）、５００・・・・・・主記憶装置（メモリ）、１００
・・・・・・アドレス回路、２００・・・・・・データ
回路、３００・・・・・・制御回路、１０１・・・・・
・アドレスレジスタ、１０２・・・・・・エラーアドレ
スレジスタ、２０１・・・・・・書込みデータチェック
回路、２０２・・・・・・書込みデータレジスタ、２０
３・・・・・・データラッチ回路、 ２０４・・・・・
・耽出しデータチェック回路、２０５・・・・・・再書
込みデータレジスタ、２０６・・・・・・耽出しデータ
レジスタ、３０１，３０２．３０３・・・・・−Ｊ Ｋ
フリラグフロップ、３０４，３０５・・・・・・Ｄ波フ
リツノ７ｏツノ、７３０６・・・・・・読出しタイマー
、３０７・・・・・・畳込みりイマー、３０８・・・・
・・カウンタ、３０９・・・・・・遅延回路、１０３〜
１０８．２０７〜２１５，３１０〜３１５・・・・・・
否定論理積回路、１０９，１１０，２１６，２１７，３
２３〜３２７・・・・・・論理積回路、３１６〜３２２
・・・・・・否定回路、ＡＤＨ，ＡＤＨ’・・・・・・
アドレス信号、ＷＤＴ、ＷＤＴ’・・・・・・書込みデ
ータ、ＲＤＴ、ＲＤＴ−・・・・・読出しデータ、ｙＭ
ＲＦ・・・・・・メモリリファ−信号、ＲＤＹ・・・・
・・リディ信号、ＲＷＣ・・・・・・読み書き信号、人
ＣＫ・・・・・・ｗｔ識傷信号ＥＲＲ・・・・・・誤シ
読出し信号、Ｒ８Ｔ・・・・・観出し起動信号、ＷＳＴ
・・・・・・書込み起動信号、置・・・・・・黄信号、
ＲＥＤ・・・・・・赤信号、ＩＮＴ・・・・・割込み信
号、ＲＦＥ−・・・・・リフレッシ、（１号、ＮＡＢ・
・・・・・無アドレスエラー信号、ＮＤＥ・・・・・・
無データエラー信号、ＣＫＯ・・・・・・クロ、り０傷
号、ＣＫＢ・・・・・・クロックエンド信号・ＣＬＫ・
・・・・・クロック、ＡＤＩ・・・・・・アビ２２１０
１号、ＡＤ２・・・・・・アドレス２１！号、ＤＴＩ・
・・・・データ１＠１号、ＤＴ２・・・・・・データ２
１！号、ｓｈｏ・・・・・・セレクト０１１号、ｇＳＥ
ｌ・・・・・・セレクト１信号、Ａ１２・・・・・・ア
ドレス１２信号、ＭＥＲ・・・・・・メモリＷＡシ読出
し信号、ＭＦｉＲ・・−・・メモリｗＡ多読出し信号の
否定、ＲＦｉＣ・・・・・・リードエンドクロック、Ｄ
ＭＦ・・・・・・遅延メモリリファ−信号、ＲＢＷ−・
・・・・再書込み信号、ＲＢＲ・・・・・・再読出し信
号、虹１・・・・・・読出しサイクルエンド信号の否定
、晃１・・・・・・書込みサイクルエンド信号の否定。 第２図 第３図 第４図 ＲＤγ 拵５図
Claims (2)
- （１） ＩＩ出しデータの誤シ検出・訂正手段を有す
る読み書き可能外生導体記憶装置を備えた情報処理装置
において、前記ＷＡｈ検出・訂正手段が訂正可能な誤シ
を検出すると＃誤りの発生個所を特定し得る誤シ情報を
前記半導体記憶装置・＼のアクセスアドレスを保持する
アト−レスレジスタと前記ｖ４ｂ検出・訂正手段とから
得て保持するｖ４シ情報保持手段と、誤シが検出されな
かった前記読出しデータに絖く読出しデータに前記訂正
可能な誤ルが検出されると諌誤シに対して前記Ｗ１４多
情報保持手段に保持された誤ル情報に基づいた書込みお
よび該書込みに続いて再読出しを行なわせるように動作
する読み書き制御手段と、前記誤シ情報保持手段に保持
されたｖ１４シ情報を前記情報処理装置にありて障書九
塩を行なう装置へ伝達するよう動作する誤シ情報伝達手
段とを設けたことを特徴とする誤ｂｍ鳳方式。 - （２）前記Ｗ１４ｎ情報伝達手段は前記再読出しの場合
の貌出しデータに前記訂正可能なｗＩ４シが再び検出さ
れたと＊に＠シ諌誤シに対して前記誤シ情報保持手段に
保持されたＷＡｈ情報を伝達するように動作することを
特徴とする特許請求の範囲第（１）項記載の誤〕処理方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56183304A JPS5885999A (ja) | 1981-11-16 | 1981-11-16 | 誤り処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56183304A JPS5885999A (ja) | 1981-11-16 | 1981-11-16 | 誤り処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5885999A true JPS5885999A (ja) | 1983-05-23 |
Family
ID=16133329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56183304A Pending JPS5885999A (ja) | 1981-11-16 | 1981-11-16 | 誤り処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5885999A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6162954A (ja) * | 1984-02-21 | 1986-03-31 | サンジヤイ メ−ロトラ | 電気的にプログラム可能な且つ電気的に消去可能なメモリアレ−と共に用いられる誤り検査及び修正回路 |
-
1981
- 1981-11-16 JP JP56183304A patent/JPS5885999A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6162954A (ja) * | 1984-02-21 | 1986-03-31 | サンジヤイ メ−ロトラ | 電気的にプログラム可能な且つ電気的に消去可能なメモリアレ−と共に用いられる誤り検査及び修正回路 |
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