JPS61265799A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS61265799A JPS61265799A JP60108050A JP10805085A JPS61265799A JP S61265799 A JPS61265799 A JP S61265799A JP 60108050 A JP60108050 A JP 60108050A JP 10805085 A JP10805085 A JP 10805085A JP S61265799 A JPS61265799 A JP S61265799A
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- Japan
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- bit line
- information
- memory cell
- parity
- cell
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要〕
メモリ内で発生するビツト誤りを自動的に訂正する誤り
訂正回路を内蔵する半導体記憶装置で、電源投入後、自
動的に設定されるメモリセルの記憶情報に着目し、ビッ
ト線対の一方のビット線に接続し゛〔いるメモリセルが
属する誤り訂正符号グループのパリティのｇ％ａｔたは
奇数と、ビット線対の他方のビット線に接続し″〔いる
メモリセルが属する誤り訂正符号グループのパリティの
偶数または奇数とを相互に反対に設定することにより、
検査セル情報の初期設定を不要とするもので、さらにセ
ルプレート電位を接地することにより、電源投入後の時
間Ｖ【かかわらず、物理的”０＃状態、すなわち初期設
定が自動的に行える。
訂正回路を内蔵する半導体記憶装置で、電源投入後、自
動的に設定されるメモリセルの記憶情報に着目し、ビッ
ト線対の一方のビット線に接続し゛〔いるメモリセルが
属する誤り訂正符号グループのパリティのｇ％ａｔたは
奇数と、ビット線対の他方のビット線に接続し″〔いる
メモリセルが属する誤り訂正符号グループのパリティの
偶数または奇数とを相互に反対に設定することにより、
検査セル情報の初期設定を不要とするもので、さらにセ
ルプレート電位を接地することにより、電源投入後の時
間Ｖ【かかわらず、物理的”０＃状態、すなわち初期設
定が自動的に行える。
〔産業上の利用分野］
本発明は、メモリ内で発生するビット誤りを自動的に訂
正する誤り訂正回路を内蔵する半導体記憶装置に保り、
特に検査情報の初期設定を必要としない半導体記憶装置
に関するものである。
正する誤り訂正回路を内蔵する半導体記憶装置に保り、
特に検査情報の初期設定を必要としない半導体記憶装置
に関するものである。
〔従来の技術］
従来のこの種の半導体記憶装置としては、水平垂直パリ
ティ符号を１本のワード線に接続する複数のメモリセル
に適用させることにより、ビット誤りを自動的に訂正す
る半導体記憶装置を先に提案し°Ｃいる（特願昭５６−
３７２２３号、特開昭５７−１５２５９７号公報）。第
３図がその構成例であり、また第４図に水平垂直パリテ
ィ符号による誤り訂正の原理を示している。まず第４図
から誤り訂正の原理を説明する。読出される出力ビット
３０は１個の誤り訂正符号を形成するビット情報であり
、このビット情報を同図右に示す２次元・７トリクスに
展開する。２８は１個の垂直群、２９は１個の水平群を
示し、各垂直群、各水平群のパリティは一定（例えば偶
数パリティが成立している。）である。従って、本実施
例では２５のビット情報のうち、独立なビット情報は１
６であり、６１は４個の水平パリティビット、３２は４
個の垂直パリティビット、そし°（５５は水平垂直パリ
ティピッ、トである。いま、読出される出力ビット３０
のビット情報を読出すとき、この読出される出力ビット
５０のビット情報が職する垂直群２８および水平群２９
のパリティをチェックする。ともにパリティエラが発生
したとき、それは読出される出力ビツト３００ビツト情
報のエラン意味するので、読出される出力ビツト３００
ビツト情報を反転、即ち訂正し°〔出力する。これが水
平垂直パリティ符号による誤り訂正の原理であり、２７
の水平垂直パリティ符号が同時にアクセスされる、例え
ば同一ワード線に接続しているメモリセル情報に対応す
る。
ティ符号を１本のワード線に接続する複数のメモリセル
に適用させることにより、ビット誤りを自動的に訂正す
る半導体記憶装置を先に提案し°Ｃいる（特願昭５６−
３７２２３号、特開昭５７−１５２５９７号公報）。第
３図がその構成例であり、また第４図に水平垂直パリテ
ィ符号による誤り訂正の原理を示している。まず第４図
から誤り訂正の原理を説明する。読出される出力ビット
３０は１個の誤り訂正符号を形成するビット情報であり
、このビット情報を同図右に示す２次元・７トリクスに
展開する。２８は１個の垂直群、２９は１個の水平群を
示し、各垂直群、各水平群のパリティは一定（例えば偶
数パリティが成立している。）である。従って、本実施
例では２５のビット情報のうち、独立なビット情報は１
６であり、６１は４個の水平パリティビット、３２は４
個の垂直パリティビット、そし°（５５は水平垂直パリ
ティピッ、トである。いま、読出される出力ビット３０
のビット情報を読出すとき、この読出される出力ビット
５０のビット情報が職する垂直群２８および水平群２９
のパリティをチェックする。ともにパリティエラが発生
したとき、それは読出される出力ビツト３００ビツト情
報のエラン意味するので、読出される出力ビツト３００
ビツト情報を反転、即ち訂正し°〔出力する。これが水
平垂直パリティ符号による誤り訂正の原理であり、２７
の水平垂直パリティ符号が同時にアクセスされる、例え
ば同一ワード線に接続しているメモリセル情報に対応す
る。
第５図に示す構成例では、１がメモリ＜ル、２がパリテ
ィ情報を記憶する検査セル、３−１ 、３−２が７で示
すセンス回路に接続される対をなすビット線、４−１
、４−２が８で示す検査用センス回路に接続される対を
なす検査ビット線、５−１ 、５−２が６−１ 、６−
２で示すセルアレイ内のワード線、９がワードドライバ
を含む・コワデコーグ、１０がロワアドレス信号、１１
、１２が水平群２９（第４図に図示）を選択する水平
群セレクタおよび垂直群２８を選択する垂直群セレクタ
、１３がメモリセル用マルチプレクサ、１４が検査セル
用マルチプレクサ、１５゜１６力水平群パリティチェッ
ク回路および垂直群パリティチェック回路、１７−１が
ＡＮＤゲート、１８゜２２ 、２３−１ 、２３−２
、２５−３がＥＯＲゲート、１９が出力端子、２０が入
力端子、２１が書込時にオンとなるスイッチ、３４が検
査セル情報初期設定回路である。この構成例においＣは
、読出し時に１３のマルチプレクチで続出しメモリセル
情報が選択されるとともに、１１ 、１２のセレクタで
読出しメそりセル情報が属する一つの水平群Ｓよび垂直
群が選択され、 １５ 、１６のパリティチェック回路
でパリティが調べられる。この例は偶数パリティを前提
とした回路構成であり、パリティチェック回路１５゜１
６でともにパリティエラが発生したときのみ１７−１の
ＡＮＤゲートの出力は＠１＃となり、読出しメそリセル
情報が１８のＥＯＲゲートで訂正され出力される。また
書込み時には、メモリセルへの書込動作と同時に、書込
みメモリセルが属する水平群のＳよび水平垂直パリティ
ビットのみの３情報を、１４の検査セル用マルチプレク
サ、２２ 、２３−１．２５−２．２５−５のＥＯＲゲ
ー＾い°〔、書込データをもとに偶数パリティが成立す
るように更新する。
ィ情報を記憶する検査セル、３−１ 、３−２が７で示
すセンス回路に接続される対をなすビット線、４−１
、４−２が８で示す検査用センス回路に接続される対を
なす検査ビット線、５−１ 、５−２が６−１ 、６−
２で示すセルアレイ内のワード線、９がワードドライバ
を含む・コワデコーグ、１０がロワアドレス信号、１１
、１２が水平群２９（第４図に図示）を選択する水平
群セレクタおよび垂直群２８を選択する垂直群セレクタ
、１３がメモリセル用マルチプレクサ、１４が検査セル
用マルチプレクサ、１５゜１６力水平群パリティチェッ
ク回路および垂直群パリティチェック回路、１７−１が
ＡＮＤゲート、１８゜２２ 、２３−１ 、２３−２
、２５−３がＥＯＲゲート、１９が出力端子、２０が入
力端子、２１が書込時にオンとなるスイッチ、３４が検
査セル情報初期設定回路である。この構成例においＣは
、読出し時に１３のマルチプレクチで続出しメモリセル
情報が選択されるとともに、１１ 、１２のセレクタで
読出しメそりセル情報が属する一つの水平群Ｓよび垂直
群が選択され、 １５ 、１６のパリティチェック回路
でパリティが調べられる。この例は偶数パリティを前提
とした回路構成であり、パリティチェック回路１５゜１
６でともにパリティエラが発生したときのみ１７−１の
ＡＮＤゲートの出力は＠１＃となり、読出しメそリセル
情報が１８のＥＯＲゲートで訂正され出力される。また
書込み時には、メモリセルへの書込動作と同時に、書込
みメモリセルが属する水平群のＳよび水平垂直パリティ
ビットのみの３情報を、１４の検査セル用マルチプレク
サ、２２ 、２３−１．２５−２．２５−５のＥＯＲゲ
ー＾い°〔、書込データをもとに偶数パリティが成立す
るように更新する。
従来の半導体記憶装置の構成は、書込時にそれまでのパ
リティ関係を用い°Ｃ検査セル情報を更新するので、偶
数パリティが成立するように最初全メモリセルおよび全
検査セルを＠Ｏｍに初期設定する必要があり、そのため
の第３図に示す検査セル情報初期設定回路のような付加
回路あるいは付加外部端子が必要であった。
リティ関係を用い°Ｃ検査セル情報を更新するので、偶
数パリティが成立するように最初全メモリセルおよび全
検査セルを＠Ｏｍに初期設定する必要があり、そのため
の第３図に示す検査セル情報初期設定回路のような付加
回路あるいは付加外部端子が必要であった。
本発明は従来の欠点を除去するため、電源投入後、自動
的に設定されるメモリセルの記憶情報に着目し、誤り検
出回路に、ビット線対の一方のビット線に接続し°Ｃい
るメモリセルの情報検査時と、他方のビット線に接続し
ているメモリセルの情報検査時のそれぞれの場合に、同
一誤り訂正符号グループに属するビット線情報Ｓよび検
査ビット線情報の偶数、奇数パリティを調べ、互いに反
対に設定する手段を備えたことを特命とし°（いる。
的に設定されるメモリセルの記憶情報に着目し、誤り検
出回路に、ビット線対の一方のビット線に接続し°Ｃい
るメモリセルの情報検査時と、他方のビット線に接続し
ているメモリセルの情報検査時のそれぞれの場合に、同
一誤り訂正符号グループに属するビット線情報Ｓよび検
査ビット線情報の偶数、奇数パリティを調べ、互いに反
対に設定する手段を備えたことを特命とし°（いる。
本発明はビット線対の一方のビット線に接続し°Ｃいる
メモリセルが属する誤り訂正符号グループのパリティの
偶数、奇数と、ビット線対の他方のビット線に接続して
いるメモリセルが属する誤り訂正符号グループのパリテ
ィの偶数、奇数を反対に設定することにより、検査セル
情報の初期設定は不要となり、さらに、セルプレート電
位を接地することにより、電源投入後の時間にかかわら
ず物理的″″０”状態、即ち初期設定が自動的に行える
。
メモリセルが属する誤り訂正符号グループのパリティの
偶数、奇数と、ビット線対の他方のビット線に接続して
いるメモリセルが属する誤り訂正符号グループのパリテ
ィの偶数、奇数を反対に設定することにより、検査セル
情報の初期設定は不要となり、さらに、セルプレート電
位を接地することにより、電源投入後の時間にかかわら
ず物理的″″０”状態、即ち初期設定が自動的に行える
。
以下図面により説明する。
第１図は本発明の実施例であり、第３図と同じ符号は同
じ部分を示す。第３図の従来構成と異る点は、２４−１
で示す誤り検出回路の部分であり、１０−１はロワアド
レス信号の一つであり、セルアレイ６−１を選択すると
きに′″１”、セルアレイ６−２を選択するときに＠０
”となる信号である。また１５′および１６′は′！ｓ
３図の１５ 、１６のパリティチェック回路と同様の回
路であるが、入力ビツト数がそれぞれ１ビツトずつ多い
。
じ部分を示す。第３図の従来構成と異る点は、２４−１
で示す誤り検出回路の部分であり、１０−１はロワアド
レス信号の一つであり、セルアレイ６−１を選択すると
きに′″１”、セルアレイ６−２を選択するときに＠０
”となる信号である。また１５′および１６′は′！ｓ
３図の１５ 、１６のパリティチェック回路と同様の回
路であるが、入力ビツト数がそれぞれ１ビツトずつ多い
。
ところで電源投入後の１で示すメモリセルおよび２で示
す検査セル内のノードＮ１の電位は、それぞれメモリセ
ル１および検査セル２０ノードＮ２のセルプレート電位
を電源電圧Ｖｌｌｅとすると、最初電源電圧Ｖａｃレベ
ルに昇圧され、その概数１０秒してリークなどの放電に
よりＯｖレベルに落ち着く。またメモリセル１および検
査セル２のセルプレート電位をｖｓｓ 、即ち接地レベ
ルとすると、ノードＮ１の電位は電源投入直後よりＯｖ
レベルに落ち着く。従つ°〔、電源投入後の全メモリセ
ルＳよび全検査セルの状態は、物理的″″Ｑ” （ＬＯ
Ｗ状態）あるいは物理的“１”（Ｈ１ｇｈ状態）となる
。
す検査セル内のノードＮ１の電位は、それぞれメモリセ
ル１および検査セル２０ノードＮ２のセルプレート電位
を電源電圧Ｖｌｌｅとすると、最初電源電圧Ｖａｃレベ
ルに昇圧され、その概数１０秒してリークなどの放電に
よりＯｖレベルに落ち着く。またメモリセル１および検
査セル２のセルプレート電位をｖｓｓ 、即ち接地レベ
ルとすると、ノードＮ１の電位は電源投入直後よりＯｖ
レベルに落ち着く。従つ°〔、電源投入後の全メモリセ
ルＳよび全検査セルの状態は、物理的″″Ｑ” （ＬＯ
Ｗ状態）あるいは物理的“１”（Ｈ１ｇｈ状態）となる
。
この事実に着目し、第１図のセルアレイ６−１およびセ
ルアレイ６−２内に存在するメモリセル情報の続出し動
作ｔセルプレート電位がＯｖとし゛（次に説明する。セ
ルアレイ６−１内のワード線５−１が選択されると、こ
のワード線５−１に接続し゛〔いるメモリセル１および
検査セル２の物理的″″０”情報が５−１で示すビット
線上に現れる。その後７，８のセンス回路で、６−２で
示すビット線上の参照信号をもとに増幅動作が行われ、
ビット線３−１上の微小信号は増幅されビット線６−２
をとｘＬ’（Ｉｉ。
ルアレイ６−２内に存在するメモリセル情報の続出し動
作ｔセルプレート電位がＯｖとし゛（次に説明する。セ
ルアレイ６−１内のワード線５−１が選択されると、こ
のワード線５−１に接続し゛〔いるメモリセル１および
検査セル２の物理的″″０”情報が５−１で示すビット
線上に現れる。その後７，８のセンス回路で、６−２で
示すビット線上の参照信号をもとに増幅動作が行われ、
ビット線３−１上の微小信号は増幅されビット線６−２
をとｘＬ’（Ｉｉ。
１２の水平群および垂直群セレクタあるいは１６のメモ
リセル用・マルチプレクサに伝えられる。このとき、３
−２のビット線上の信号は６−１のビット線信号の相補
信号となるので、３−２のビット線−求すぺ°〔”１″
状態となる。従つＣ１これらの情報を先に述べた第４図
のように２次元上に再配置すると、通常情報ビット幅は
（２ｍ）×（２ｋ）（ｍ、には整歓）であるので、すべ
°Ｃの水平群および垂直群では奇数パリティが成立する
。しかしながら第１図にｇいｃｉｏ−１の一つのロワア
ドレス信号はこのとき“１”であるので、水平群および
垂直群のパリティチェック回路１５′および１６′の出
力がともに１１”となるときは、水平群および垂直群の
奇数パリティ関係がともに破壊されたとき、即ち読出し
メモリセル情報が誤つ°〔いる場合であり、１８０ＥＯ
Ｒゲートにより出力が訂正される。一方、セルアレイ６
−２内のワード線５−２が選択されると、このワード線
に接続し〔いるメモリセルおよび検査セルの物理的“０
“情報が６−２で示すビット線上に現れる。
リセル用・マルチプレクサに伝えられる。このとき、３
−２のビット線上の信号は６−１のビット線信号の相補
信号となるので、３−２のビット線−求すぺ°〔”１″
状態となる。従つＣ１これらの情報を先に述べた第４図
のように２次元上に再配置すると、通常情報ビット幅は
（２ｍ）×（２ｋ）（ｍ、には整歓）であるので、すべ
°Ｃの水平群および垂直群では奇数パリティが成立する
。しかしながら第１図にｇいｃｉｏ−１の一つのロワア
ドレス信号はこのとき“１”であるので、水平群および
垂直群のパリティチェック回路１５′および１６′の出
力がともに１１”となるときは、水平群および垂直群の
奇数パリティ関係がともに破壊されたとき、即ち読出し
メモリセル情報が誤つ°〔いる場合であり、１８０ＥＯ
Ｒゲートにより出力が訂正される。一方、セルアレイ６
−２内のワード線５−２が選択されると、このワード線
に接続し〔いるメモリセルおよび検査セルの物理的“０
“情報が６−２で示すビット線上に現れる。
この場合は、センス回路７の動作後、３−２のビット線
はすぺ“〔“０″状態となり、これらの情報で構成され
る水平垂直パリティ符号のすぺ“〔の水平群および垂直
群では偶数パリティが成立する。しかしながらこの場合
には、１０−１のロワアドレス信号は”０″であるので
、従来通りの偶数パリティチェックが水平群Ｓよび垂直
群パリティチェック回路１５’ 、 １６’で行われ、
ともにパリティエラが発生したときに、１８のＥＯＲゲ
ートにより出力が訂正される。
はすぺ“〔“０″状態となり、これらの情報で構成され
る水平垂直パリティ符号のすぺ“〔の水平群および垂直
群では偶数パリティが成立する。しかしながらこの場合
には、１０−１のロワアドレス信号は”０″であるので
、従来通りの偶数パリティチェックが水平群Ｓよび垂直
群パリティチェック回路１５’ 、 １６’で行われ、
ともにパリティエラが発生したときに、１８のＥＯＲゲ
ートにより出力が訂正される。
次に書込動作に関し°〔は、従来と同様に、メモリセル
１への書込み動作と同時に、書込みメモリセルの以前の
記憶情報と書込みデータが異る場合にのみ薔込みメモリ
セルの属する水平群の水平パリティビット、垂直群の垂
直パリティビット、オよび水平垂直パリティビットのみ
の３情報を、１４の検査セル用・フルテプレクサ、 ２
２ 、２５−１．２５−２゜２６−５のＥＯＲゲートを
用い°（反転させるので、セルアレイ６−１内のメモリ
セルが属する誤り訂正符号グループでは奇数パリティが
、セルアレイ６−２内のメモリセルが属する誤り訂正符
号グループでは偶数パリティがそれぞれ成立する。従つ
°〔、初期設定用の付加回路を必要とすることなく、ビ
ット誤りの訂正が可能となる。
１への書込み動作と同時に、書込みメモリセルの以前の
記憶情報と書込みデータが異る場合にのみ薔込みメモリ
セルの属する水平群の水平パリティビット、垂直群の垂
直パリティビット、オよび水平垂直パリティビットのみ
の３情報を、１４の検査セル用・フルテプレクサ、 ２
２ 、２５−１．２５−２゜２６−５のＥＯＲゲートを
用い°（反転させるので、セルアレイ６−１内のメモリ
セルが属する誤り訂正符号グループでは奇数パリティが
、セルアレイ６−２内のメモリセルが属する誤り訂正符
号グループでは偶数パリティがそれぞれ成立する。従つ
°〔、初期設定用の付加回路を必要とすることなく、ビ
ット誤りの訂正が可能となる。
第２図は本発明の要部、すなわち第１図の誤り検出回路
２４−１に相当する部分の実施例を示しており、１７−
１はＡＮＤゲート、１７−２はＮＯＲゲート、２６は１
０−１で示すロワアドレス信号の一つで制御されるスイ
ッテであり、１０−１の信号が１１”のときＮＯＲゲー
ト１７−２の出力線２５−２への信号が、また１０−１
の信号が＠０”のときＡＮＤＮＯゲート−１の出力線２
５−１への信号が、それぞれ１８のＥＯＲゲーゲーム力
される。この２４−２で示す誤り検出回路の論理は第１
因の２４−１の誤り検出回路の論理と同じであり、この
実施例によつ°〔も、初期設定用付加回路が不要である
ことは明らかである。
２４−１に相当する部分の実施例を示しており、１７−
１はＡＮＤゲート、１７−２はＮＯＲゲート、２６は１
０−１で示すロワアドレス信号の一つで制御されるスイ
ッテであり、１０−１の信号が１１”のときＮＯＲゲー
ト１７−２の出力線２５−２への信号が、また１０−１
の信号が＠０”のときＡＮＤＮＯゲート−１の出力線２
５−１への信号が、それぞれ１８のＥＯＲゲーゲーム力
される。この２４−２で示す誤り検出回路の論理は第１
因の２４−１の誤り検出回路の論理と同じであり、この
実施例によつ°〔も、初期設定用付加回路が不要である
ことは明らかである。
ところで第１図で１１説明のわかりやすい対称形ビット
線構成を例にとり説明したが、折返し形ビット線構成に
Ｋい°Ｃも同様であり、ビット線対のどちらに接続して
いるかによりパリティの偶数。
線構成を例にとり説明したが、折返し形ビット線構成に
Ｋい°Ｃも同様であり、ビット線対のどちらに接続して
いるかによりパリティの偶数。
奇数をかえることにより、初期設定が不要となる。
以上説明したように、不発明は、電源投入後自動的に設
定されるメモリセルの記憶情報に着目し、ビット線対の
一方のビット線に接続しているメモリセルが属する誤り
訂正符号グループのパリティの偶数、奇数と、ビット線
対の他方のビット線に接続し°Ｃいるメモリセルが属す
る誤り訂正符号グループのパリティの偶数、奇数を反対
に設定したものであるから、検査セル情報の初期設定用
付加回路を不要にする利点がある。
定されるメモリセルの記憶情報に着目し、ビット線対の
一方のビット線に接続しているメモリセルが属する誤り
訂正符号グループのパリティの偶数、奇数と、ビット線
対の他方のビット線に接続し°Ｃいるメモリセルが属す
る誤り訂正符号グループのパリティの偶数、奇数を反対
に設定したものであるから、検査セル情報の初期設定用
付加回路を不要にする利点がある。
更に、セルプレート電位を接地することにより。
電源投入後の時間にかかわらず物理的゛０”状態、即ち
初期設定が自動的に行える利点がある。
初期設定が自動的に行える利点がある。
第１図は本発明の実施例、
′ｓ２図は本発明の要部の誤り検出回路の実施例第３図
は従来の半導体記憶装置の構成例、第４図は誤り訂正の
原理図である。 １・・・メモリセル、 ２・・・検査セル、 ３−１ 、３−２・・・ビット線対、 ４−１ 、４−２・・・検査ビット線対、５−１ 、５
−２・・・ワード線、 ６−１ 、６−２・・・セルアレイ、 ７・・・センス回路、 ８・・・検査用センス回路、 ９・・・ワードドライバを含むロワデコーダ、１０・・
・ロワアドレス信号、 １０−１・・・ロワアドレス信号の一つ、１１・・・水
平群セレクタ、 １２・・・垂直群セレクタ、 １３・・・メモリセル用マルデプレクサ、１４・・・検
査セル用マルデプレクサ、１５．１５’・・・水平群パ
リテイデエツク回路、１６．１＜５’−・・垂直群パリ
ティチェック回路、１７−１ ・・・ＡＮＤゲー ト、 １７−２ ・・・ ＮＯＲゲ − ト 、１８ 、２
２ 、２３−１ 、２５−２．２３−３：磐ネ・・・Ｅ
ＯＲゲート１９・・・出力端子、 ２０・・・入力端子、 ２４−１．２・・・誤り検出回路、 ２５−１ 、２５−２右ト・・出ｆ１電、２６・・・ス
イッチ、 ２７・・・水平垂直パリティ符号、 ２Ｂ・・・垂直群、 ２９・・・水平群、 ３０・・・出力ビット、 ５１・・・水平パリティピット、 ６２・・・垂直パリティピット、 ６６・・・水平垂直パリティピット、 ６４・・・初期設定用付加回路。
は従来の半導体記憶装置の構成例、第４図は誤り訂正の
原理図である。 １・・・メモリセル、 ２・・・検査セル、 ３−１ 、３−２・・・ビット線対、 ４−１ 、４−２・・・検査ビット線対、５−１ 、５
−２・・・ワード線、 ６−１ 、６−２・・・セルアレイ、 ７・・・センス回路、 ８・・・検査用センス回路、 ９・・・ワードドライバを含むロワデコーダ、１０・・
・ロワアドレス信号、 １０−１・・・ロワアドレス信号の一つ、１１・・・水
平群セレクタ、 １２・・・垂直群セレクタ、 １３・・・メモリセル用マルデプレクサ、１４・・・検
査セル用マルデプレクサ、１５．１５’・・・水平群パ
リテイデエツク回路、１６．１＜５’−・・垂直群パリ
ティチェック回路、１７−１ ・・・ＡＮＤゲー ト、 １７−２ ・・・ ＮＯＲゲ − ト 、１８ 、２
２ 、２３−１ 、２５−２．２３−３：磐ネ・・・Ｅ
ＯＲゲート１９・・・出力端子、 ２０・・・入力端子、 ２４−１．２・・・誤り検出回路、 ２５−１ 、２５−２右ト・・出ｆ１電、２６・・・ス
イッチ、 ２７・・・水平垂直パリティ符号、 ２Ｂ・・・垂直群、 ２９・・・水平群、 ３０・・・出力ビット、 ５１・・・水平パリティピット、 ６２・・・垂直パリティピット、 ６６・・・水平垂直パリティピット、 ６４・・・初期設定用付加回路。
Claims (2)
- （１）情報を記憶する複数のメモリセルと、メモリセル
部で発生するビット誤りを検出するためのパリテイ情報
を記憶する複数の検査セルと、前記メモリセルに接続さ
れ情報のやりとりを行う複数のビット線対と、前記検査
セルに接続されパリテイ情報のやりとりを行う複数の検
査ビット線対と、検査対象のメモリセルが属している誤
り訂正符号グループに属するビット線情報および検査ビ
ット線情報のパリテイを調べる手段により検査対象のメ
モリセル情報の誤りの有無を検査する誤り検出回路と、
前記誤り検出回路の出力をもとに前記検査対象のメモリ
セル情報を訂正する誤り訂正回路を具備してなる半導体
記憶装置において、 前記誤り検出回路は、 前記ビット線対の一方のビット線に接続しているメモリ
セルの情報の検査時には、同一誤り訂正符号グループに
属する前記ビット線情報および前記検査ビット線情報の
偶数（または奇数）パリテイを調べる手段および 前記ビット線対の他方のビット線に接続しているメモリ
セル情報の検査時には、同一誤り訂正符号グループに属
する前記ビット線情報および前記検査ビット線情報の奇
数（または偶数）パリテイを調べる手段 を備えることにより、前記ビット線対の一方のビット線
および他方のビット線に接続しているそれぞれのメモリ
セルが属する誤り訂正符号グループのパリテイの偶数、
奇数を互いに反対に設定することを特徴とする半導体記
憶装置。 - （２）前記メモリセルおよび前記検査セルは、セルプレ
ート電位を接地レベルとした１トランジスタ形メモリセ
ルからなることを特徴とする特許請求の範囲第１項記載
の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60108050A JP2642094B2 (ja) | 1985-05-20 | 1985-05-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60108050A JP2642094B2 (ja) | 1985-05-20 | 1985-05-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61265799A true JPS61265799A (ja) | 1986-11-25 |
| JP2642094B2 JP2642094B2 (ja) | 1997-08-20 |
Family
ID=14474652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60108050A Expired - Lifetime JP2642094B2 (ja) | 1985-05-20 | 1985-05-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2642094B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004500623A (ja) * | 1999-09-22 | 2004-01-08 | コンティネンタル・テーベス・アクチエンゲゼルシヤフト・ウント・コンパニー・オッフェネ・ハンデルスゲゼルシヤフト | Ｒａｍモジュールにデータ語を記憶する方法と回路装置 |
| JP2006302488A (ja) * | 2005-04-21 | 2006-11-02 | Hynix Semiconductor Inc | 不良セル矯正回路を含む不揮発性強誘電体メモリ装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3935151B2 (ja) | 2004-01-26 | 2007-06-20 | 株式会社東芝 | 半導体集積回路装置 |
-
1985
- 1985-05-20 JP JP60108050A patent/JP2642094B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004500623A (ja) * | 1999-09-22 | 2004-01-08 | コンティネンタル・テーベス・アクチエンゲゼルシヤフト・ウント・コンパニー・オッフェネ・ハンデルスゲゼルシヤフト | Ｒａｍモジュールにデータ語を記憶する方法と回路装置 |
| JP2006302488A (ja) * | 2005-04-21 | 2006-11-02 | Hynix Semiconductor Inc | 不良セル矯正回路を含む不揮発性強誘電体メモリ装置 |
| KR100694407B1 (ko) | 2005-04-21 | 2007-03-12 | 주식회사 하이닉스반도체 | 불량 셀 교정 회로를 포함하는 불휘발성 강유전체 메모리장치 |
| US7305607B2 (en) | 2005-04-21 | 2007-12-04 | Hynix Semiconductor Inc. | Nonvolatile ferroelectric memory device including failed cell correcting circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2642094B2 (ja) | 1997-08-20 |
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| EXPY | Cancellation because of completion of term |