TWI222648B - Integrated circuit memory devices having error checking and correction circuits therein and methods of operating same - Google Patents

Description

1222648 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（ 相關的專利申請案 本專利與1999年，8月11日韓國專利申請編號99_32908有 關’在此將會參考其所揭露的内容。 本發明之領域 本發明係關於一種半導體的記憶體裝置，而特別的是 ，關於一種在晶片上（〇n_chip)具有錯誤校正能力的半導體 記憶體裝置。 本發明之背景 因爲近來微型技術的發展，半導體裝置可以高度地整合 並且高速地運作。特別是針對高度整合的半導體記憶體裝 置來説，需要有高良率（hlghyield)才可以。 半導體記憶體裝置包括了許多個記憶體單元（ceU)。在這 些記憶體單元中，即使只有一個記憶體單元無法正常運作 ，全部的半導體記憶體裝置便無法正常工作。當半導體記 憶裝置的整合程度越高的時候，記憶體單元發生不正常運 作的機率就越高。記憶體單元發生不正常運作的原因可能 是其本身的缺陷所造成，或是因爲α顆粒所引起的軟性錯 誤（soft error)而造成。不正常運作會破壞半導體記憶體裝置 的功能，因此是造成半導體記憶體裝置良率降低的主要原 因。 爲了解決這些問題，有一種在晶片上加入備份 (redundancy)電路的技術被廣爲用來將有缺陷單元的部分予 以稷製’因而改|其良率。備份電路會驅動_備份記憶體 單元方塊，備份單元會以橫列與縱行的方式排列在其 — — h-llr — — — — — I· I I I I I I I ^ « — — — — — — I— (請先閱讀背面之注意事項再填寫本頁) -4 -

1222648 五、發明說明（2 ) 並^會從㈣記憶料元方塊中選取_備份單元來代替缺 fe單兀換口之’但有位址信號傳送到備份電路中指出 缺陷單元所在的時候，備份電路便會選取_備份單元來代 替缺陷單元。 在傳統利用備份電路的技術中，備份記憶體單元的數目 係預先設定的而該備份記憶體單元會放置在靠近記憶體單 元方塊的地方。如果缺陷單元的數目超過預先設定的備份 記憶體單元的數目的時候，便會有部分的缺陷單元無法被 備份記憶單元所取代。在此情形下，半導ff記憶體裝置便 會被判疋爲壞的而被丟棄。因此，半導體記憶體裝置的良 率改善便會受到限制。 還有另外一種方式來改善半導體記憶體裝置的良率。在 此方法中，會在半導體記憶體裝置中加入錯誤核對與校正 (ECC)的功能。關於晶片上ECC的技術揭露在美國專利編號 4,9〇3,268中。在專利’268的圖示1中説明了 一種综合產生 電路7會對實際的核對位元，，e”與寫入核對位元"d”進行互 斥或（exclusive-OR)的運算。 在美國專利編號4,903,268中介紹了一種在晶片上具有 ECC的半導體記憶體裝置，其中在同位位元記憶單元陣列 中的資料可以透過切換機制單獨地來讀寫以作爲該同位位 元記憶體單元陣列以及資料位元記憶體單元陣列的外部功 能測試之用。美國專利編號4,9〇3,268中的ECC通常使用在 非同步的半導體記憶體裝置中。 另外一種改善半導體記憶體裝置良率的方式是將備份技 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) -I I — I I I I 訂·！ I ! II 一 經濟部智慧財產局員工消費合作社印製 1222648 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（3 ) 術與ECC技術混合使用，該種方式揭露於H Kalter等人發表 在 IEEE固態電路期刊（journal 〇f Solid-State Circuits)，Vol. 25，No· 5，ρρ· 1118-1127 (1990)中標題爲”一種具有 10_ns 貝料傳輸率與晶片上ECC的50_ns 16-Mb的DRAM，，。依照Η. Kalter等人的文章中所述，在所有的位元線感知放大器（Mt line sense amplifiers)的輸出中，該輸出會在單一字組線啓 動時而被啓動’也就是在1112個位元中，除了備份位元線 中的16個位元，1096個位元之外，全部都會包含在八個 ECC字組之中，而其每一個字組都是由個資料位元與9 個同位位元所構成。在此方法中，因爲每個ECC的位元數 相當大，所以用來作爲位元錯誤核對並判斷該位元爲正常 或錯誤的算術邏輯方塊便會相當大而其運算時間同樣也會 很長。因此，便需要有一不會影響同步式半導體記憶體裝 置快速運算能力的ECC電路。 本發明的摘要 在較佳的積體電路記憶體裝置中包括了一儲存了多個資 料位元以及在寫入過程中該記憶體裝置所接收到由寫入資 料位元所產生的同位位元的記憶體單元陣列。所儲存的資 料位兀與同位位元會形成一長度爲m + p位元的字組，其中 m與p爲整數。同時還有一錯誤核對電路。錯誤核對電路會 將多個错存的資料位元以及同位位元轉換成多個综2位^ (例如，S：l )並且與原始寫入的資料位元比較之後二=二= 存資料位元中位元錯誤所在的地方。窝入資料會被記憶俨 裝置中的輸入緩衝區接收，而在寫入的過程中备心把 曰在所儲存 _ 6 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） (請先閱讀背面之注意事項再填寫本頁) I I I I I I I 訂·!— — — — — —赢 1222648 A7 ... B7 五、發明說明（4 ) (請先閱讀背面之注咅？事項再填寫本頁) 的資料位元中產生賴（與窝人的料位元有關）。這些較佳 的記憶體裝置最好的是也包括了錯誤校正電路利用多個综 合位元來對多個儲存的貴料位元進行錯誤的校正並且在= 正之後產生與原始窝入資料位元相同的大量的讀取資料: 元。 根據這些記憶體裝置中的較佳部分，所儲存的資料位元 與同位位兀會形成一長度為N位元的字組（也就是m+p=N) 經濟部智慧財產局員工消費合作社印製 、、、-4元的一進位數值也可能等於一整數n。利用這樣 的安排，錯誤校正電路可以利用將Ν位元字組的第η個位元 反向來對多個儲存的資料位元進行錯誤的校正然後將校正 過後的字組傳送出去作為與原始窝入資料位元相同的讀取 資料位元。根據這些裝置中的其他較佳部分，综合位元是 在將多個儲存的資料位元以及同位位元傳送到許多的邏輯 閘進行互斥或運算之後而產生的。特別的是，每一個邏輯 閘的輸入端都至少會接收兩個儲存的資料位元以及一個同 位位兀。錯誤校正電路也可包括了一解碼器，接收多個的 ‘ ά位元然後產生多個的解碼輸出。在該解碼器中包括了 许夕的N AND閘接收各種综合位元與反向過的综合位元的組 合作為輸入。在錯誤校正電路也可包括了一資料校正電路 來接收多個儲存的資料位元並且與解碼器的輸出端相連接 。一個較佳的資料校正電路包括了許多的資料校正單元。 母個貝料枝正單元在其第一輸入端上會接收一個個別的 儲存的貝料位元而在其第二輸入端上也會接收一個個別的 解碼器的輸出。 本紙張尺度細巾四㈣鮮（CNS)A4規格（21〇 297公釐） 1222648 A7

五、發明說明（5 ) 根據本發明中的其他實例，— ^ 個同步式半導體記憶體的 ，置會有-記憶體單元方塊以及多個的記憶體單元，該記 t體單元方塊包括了用來儲存m個資料位元的資料位元記憶 :單元陣列，以及用來儲存⑽同位位元的同位位元記憶體 早兀陣列’以及-個晶片上的Ecc電路用來核對並且校正 從該記憶體單元方塊中讀出的（m+p)個位元中的錯誤。在 ECC電路巾包括了 —錯誤核對電路用來選擇性地對（m+p) 個位兀進仃互斥或運算之後產生综合資料，以及一個錯誤 校正電路用來wm+p)個位元的综合資料内的某一位置上 進行資料位元的校正。該傳送到錯誤核對電路中的一+p) 個位元，係從記憶體單元方塊中所讀出的並且根據一第一 時脈（clock)信號儲存在一第一導管級（pipeHne stage)之中。 戒傳送到錯誤杈正電路中的化+ p)個位元，係從第—導管 級所輸出的並且根據一第二時脈信號儲存在一第二導管級 之中。 本發明同時也在一同步式半導體記憶體裝置内提供了一 錯誤核對與校正的方法，該記憶體裝置具有一記憶體單元 方塊以及多個的記憶體單元，該記憶體單元方塊包括了用 來儲存m個資料位元的資料位元記憶體單元陣列，以及用來 儲存P個同位位元的同位位元記憶體單元陣列，以及一個晶 片上的ECC電路用來核對並且校正從該記憶體單元方塊中 讀出的（m + p)個位元中的錯誤。該方法的步驟包括了分別 儲存m個資料位元與p個同位位元，該^個資料位元係根據 與時脈信號同步的寫入指令接收進來輸入到Dq接點（Dq 8- (請先閱讀背面之注意事項再填寫本頁) I----II訂----I----線」 經濟部智慧財產局員工消費合作社印制衣 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 1222648

pad)又中，而該p個同位位元則係根據資料位元記憶體單元 陣列中的m個資料位元與同位位元記憶體單元陣列來儲存的 、、且根據與時脈^號同步的讀取指令，同一時間從資料 位兀記憶體單元陣列中讀取111個資料位元以及從同位位元記 憶：單元陣列讀取P個同位位元，然後將一+p)個位元輸出 到貝料線上；根據第一時脈信號透過資料線將（m +…個位 兀傳送到第一導管級"足第一導管級輸出(m+P)個位元到 錯决核對電路中然後根據第二時脈信號選擇性地對（m + P) 個位元進行互斥或運算之後產生综合資料；根據第二時脈 信號從第一導管級輸出（m + p)個位元到第二導管級；從第 二導管級輸出（m + P)個位元到錯誤校正電路中並且在（m + P)個位兀综合資料所指出的某一位置上進行資料位元的校 正。 (請先閱讀背面之注咅？事項再填寫本頁) 經濟部智慧財產局員工消費合作社印制衣 如上所述，根據本發明中的同步式半導體記憶體裝置内 ECC的電路會核對第一導管級的輸出，也就是位元數較少 的ECC字組，是否有誤並且產生綜合資料，因而可以降低 ECC運算方塊的共同性運算（〇verhead)。因此，該ecc電路 不會去影響到一導管的高速運算。 麗示的簡覃說明 參考隨附的圖7F對較佳實例作細部的說明之後，將會更 清楚上述中本發明的主旨與優點： 圖示1中所示的係一根據本發明較佳實例的一具有錯誤核 對與杈正（ECC)電路的同步式半導體記憶體裝置的方塊圖； 圖π 2中所示的係一圖示丨中同步式半導體記憶體裝置在 -----^---tx---------線*

本紙張尺度適用中國國家標準(CNS)A4規格（210x297公爱)_ 、發明說明（7 ) 寫入過程時的時序圖； 圖不3中所示的作—_ 圖； ’、圖7^中的同位位元產生電路的電路 圖示4中所示的係—m — , 士向μ 讀取過程時的時序圖；'τ V式半導體記憶體裝置在 圖示5中户斤千# 以及 不的係-圖示1中的錯誤核對電路的電路圖； 圖示6中所示的係一 从 .、圖71中的夂誤杈正電路的電路圖。 … 鼓佳實例的説％ 接著:Jit參考圖示對本發 + 有本發明中的#㈣圖示中將會 备 、父見例。在不同的圖示中於相同的元件將 j用相同的參考編號。本發明的説明係關於-種具有導 官讀結構的同步式DRAM (SDRAM)，其中奶副會與一 時脈？虎同步運作並且會利用外部的輸入事先產生内部資 料或是輸出到外部來保持高速率的資料傳輸。不同的 SMA，其輸人/輸出資料位元的結構會不相同，但是該規格 扣出知入/輻出資料位元必須是由m(=4)個位元而同步位元 是由對應於m(=4)個位元的p(=3)個位元所組成。 固示1中所示的係一根據本發明較佳實例的一具有錯誤核 對"权正（ECC)電路的同步式半導體記憶體裝置的方塊圖。 參考圖不1 ’ 一同步式半導體記憶體裝置100包括了 一記憶 體万塊10,—資料寫入路徑方塊如以及一資料讀取路徑方 塊3 0 〇 3 π己隐隨方塊1 〇包括了一由多個排列成橫列與直行的記 -10 - 本紙張尺度適用中國國家標準（CNS)A4規格（21G x 297公髮） -------0 (請先閱讀背面之注意事項再填寫本頁) tr---------. 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 1222648

五、發明說明（8 ) 憶體單元所組成的記憶體單元方塊2。記憶體單元方塊2包 括了 -資料位元記憶體單元陣列3與—同位位元記憶體單元 陣列4 °讀位元的資料會儲存在資料位元記憶體單元陣列3 中而p個位7L的同位位兀會儲存在同位位元記憶體單元陣 列4中。 記憶體單元的資料，由記憶體單元方塊2中事先設定的字 、组線（不S目7F中）來選擇的，會透過一位元線感應放大器5 傳送到一直行選擇電路6中用來感應位元線資料並且與以放 大。心後，在多個由位元線感應放大器5所感應到位元線資 料 < 中，事先設足字組線中的資料，也就是㈤+ p)個位元 的位兀線資料，會被直行選擇電路6根據用來選取位元線的 直行選擇信號所選取，，並且傳送到資料線1〇中。 在資料寫入路徑方塊20中，會有多個資料位元個位 元）’其爲資料接點，也就是Dq接點，的輸入，傳送到資料 輸入緩衝區21。該m(=4)個位元的輸入資料DI會從資料輸入 缓衝區21中被傳送到一暫存器（register) 23與一同位位元產 生鼠路25中。違貝料暫存器23會儲存並且輸出m(=4)個位元 的輸入資料DI，而該同位位元產生電路25則會產生個 位元的同位資料Pi，因此產生了一個（m + p)(=7)個位元的内 部爲入資料DIO。接著，該（m + p)(=7)個位元的内部寫入資 料DIO會被傳送到一寫入驅動器2?中。接著，該（m + p)卜7) 個位元的内部寫入資料DIO會被寫入記憶體單元方塊2中的 記憶體單元。 在資料讀取路徑方塊30中，由記憶體方塊1〇中的直行選 -11 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 馨--------訂-----.——線| 1222648 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（9 ) 擇電路6所選擇的（m + p)(=7)個位元的資料線會經由一資料 線選取單元3 1連接到一資料線感應放大器3 2。該資料線感 應放大器32會感應（m+ p)(=7)個位元的資料C的電壓準位並 且將其放大。該·資料線感應放大器32的（m+p = 7)個位元的 幸雨出D會根據第一時脈信號φ 1傳送到第一導管級3 3。該第一 導管級33的（m + ρ)(=7)個位元的輸出FDO會傳送到一錯誤核 對電路35。該第一導管級33的（m + ρ)(二7)個位元的輸出FD〇 也會根據第二時脈信號φ2傳送到第二導管級34。接著，來 自第一導管級33的（m + ρ)(=7)個位元的輸出中，只有m個位 元的資料會傳送到第二導管級3 4。 錯誤核對電路35會對第一導管級33的（m + p)(=7)個位元的 輸出FD〇進行選擇性的互斥或運算並且產生一综合資料si。 。、’示6貝料Si係用來指出在ECC字組中錯誤的資料位元所在 位置。在此説明中，會使用三個位元的综合資料以來表示 每個（m+p)(=7)個位元的位置資料。該综合資料以會傳送到 錯疾权正電路％，而該錯誤校正電路％會根據第二導管級 34的（m + p)(=7)個位元的輸出sd〇之中的综合資料Si來進行 位兀値的校正。之後，該錯誤校正電路36會輸出只有m(二4) 個位元的資料位元D〇。該錯誤校正電路刊的瓜卜句個位元 的輸出D◦會根據第三時脈信號Φ3傳送到第三導管級37然後 經由一輸出緩衝38輸出到DQ接點。 ， 接下來的説明係有關於圖示1中所示的同步式半導記情 體裝置的運作。 " 在圖不2中所示的係記憶體單元方塊2的寫入過程。參考 _尺度適用中國國規格— 297公釐） (請先閱讀背面之注意事項再填寫本頁) 籲-----：——·訂----------線一 -12- 1222648

、發明說明（ 經濟部智慧財產局員工消費合作社印製 圖示1與2，m(=4)個位元的資料DI，該資料係根據與時脈信 號CLK同步的寫入指令CMD輸入到DQ接點之中的，會經由 貝料寫入路徑方塊20中的内部寫入資料DIO線與資料位元1〇 線來傳送，並且根據一直行選取信號CSL儲存在資料位元記 憶體單元陣列3之中。在此同時，同位位元產生電路25則會 對應於m(=4)個位元的資料DI產生p(=3)個位元的同位位元pi 並且儲存在同位位元記憶體單元陣列4中。 爲了説明，假設一 ECC字組爲7個位元由m(=4)個資料位元 與p( = 3)個同位位元所組成。在此規格中，一ECC字組係由 P 卜 P2，D3，P4，D5，D6與 D7所組成。因此，D3，D5， D6與D7對應著m(=4)個資料位元，而P1，P2，與以則對靡 著p(=3)個同位位元。在圖示3中所示的係同位位元產生電路 25 〇 參考圖示3，該同位位元產生電路25會對m(=4)個輸入資 料位元D3，D5，D6與D7進行選擇性的互斥或運算並且產生 P(=3)個同位位元。換言之，對輸入資料位元d3，£)5與1：)7 進行互斥或運算會產生同位位元P1。對輸入資料位元D3， D6與D7進行互斥或運算會產生同位位元P2。對輸入資料位 元D5，D6與D7進行互斥或運算會產生同位位元P4。 參考圖示1 ’圖示4中所示的係從記憶體單元方塊2中讀取 資料的過程。如圖示1與4中所示，（m + p)(=7)個位元的資料 10會從記憶體單元方塊2中讀出，該資料係根據與時脈信號 CLK同步的讀取指令CMD以對應直行選取信號csl。兮資 料10中的m(二4)個位元會從圖示1的資料位元記憶體單元陣 -13- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） —：—：--------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 1222648 A7

五、發明說明（11 ) 列3中謂出，而資料1〇中的p(=3)個位元則會從圖示i的同位 位元記憶體單元陣列4中讀出。之後，（m + p)(=7)個位元的 貧料10則會根據第一時脈信號φ i經由資料讀取路徑方塊π 中的貨料線選取單元3 1與資料線感應放大器3 2傳送到第一 導管級33。該第一導管級3M々（m + p)(=7)個位元的輸出fd〇 經濟部智慧財產局員工消費合作社印製 會傳送到錯誤核對電路35以產生一综合資料Si。錯誤核對 電路35如圖示5中所示。 參考圖示5，該錯誤核對電路35會檢查（m+p)卜乃個位元 的ECC字組中的位元P1，P2, d3，P4, D5，D6與D7是否有 錯誤存在。該錯誤核對電路35會對圖示丨中的第一導管級Μ 的（m + p)(=7)個位元的輸出 FP〇1，Fp〇2，FD〇3，， FD05，FD06與FD07進行選擇性的互斥或運算並且產生三 個位元的综合資料Si。 特別的是，會對第一導管級33的（m+p)(=7)個輸出位元中 的FD03，FD05，FD07與FP01位元進行互斥或運算，而其 ，果則會在第二時脈信號φ2時鎖住並且產生第一综合資料 S1。對FD03，FD〇6，FD〇7與FP〇2位元進行互斥或運算， 而其結果則會在第二時脈信號92時鎖住並且產生第二综合 資料S2。對FD05, FD06, FD07與FP04位元進行互斥或運 算，而其結果則會在第二時脈信號φ2時鎖住並且產生第三 综合資料S3。在此説明中综合資料有三個位元。這是因在 本發明的實例中ECX字組係由七個位元所組成的。而要在 七個位元所組成的ECC字組中表示出每個位元的所在位置 所需的最小位元數爲三。因&，#ECC字组中的位元數改 本紙張尺度綱中國國家標準（CNS)A4規格匕10 X 297公爱） (請先閱讀背面之注意事項再填寫本頁) Μ-----：——.訂-----.—線- 經濟部智慧財產局員工消費合作社印製 五、發明說明（12 ) 變時，综合資料的位元數也會隨之改變。 备在：圖—導管級33的(m + p)(=7)個位元輸出FD0 會“―時脈信時傳送到圖示出: 圖示1中的錯誤校正兩玖以人 等$、，及34。而 r ^ ΛΛ r ^ ^ ^ 曰根據上述的錯誤核對電路35所 才疋供的综合貧料Si對第二遒其 n φ ηη〇-, τ , 寸&、，及34的（m+P)( = 7)個位元的輸 出SDO來進行位元値的 料DO作爲校正的結果。圖^後會^m(=4)個位元的資 回丁中所不的係一圖7F 1中的錯誤 才父正電路3 6的電路圖。 在圖不6所7JT的錯誤较1兩 次杈正甩路36中的，si，S2與S3三個位 凡會指出圖示1中第二導管級34的（m+P)(,固位元的輸出 SDO中m個資料位元的錯誤位置。在第二導管級μ的㈣ P)(=7)個位元的輸出SD〇中，P個位元爲同位位元與資料無 關。因此’即使在該p個同位位元中如果有錯誤存在並不需 要作4c正所以，遠錯疾杈正電路3 6會將該p個同位位元忽 略。 因此在咸夂戎权正電路中，如果接收s 1，S2與S3三個 w泛#料作爲輸入的NAND閘G1的輸出NA爲"Γ，的話，那麼 在Si，S2與S3三個综合資科所表示的位置上便沒有錯誤。 如果接收SI，S2與S3三個综合資料作爲輸入的NANC^^G1 的輸出ΝΑ爲”0”的話，那麼在S1，82與83三個综合資料所 表示的位置上便有錯誤發生。如果三個輸入端的ΝΑΝΕ^ί G1的輸出ΝΑ爲’’Γ的話，那麼電晶體τνα便會導通，圖示1 中第一導管級34的輸出SDO便不會做任何修改傳送到資料 線DO。如果三個輸入端的NAND閘G1的輸出ΝΑ爲，，0”的話 -15- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

--------^---------- (請先閱讀背面之注意事項再填寫本頁) 1222648 經濟部智慧財產局員Η消費合作社印製 A7 B7___ 五、發明說明（13 ) ，那麼輸出NA的反向輸出NB便會開啓電晶體TNB，而第二 導管級34的輸出SDO便會反向之後再傳送到資料線DO。如 此一來，錯誤校正電路36便能根據综合資料Si來作錯誤校 正〇 與傳統的ECC電路比較起來，因爲其在一個ECC字組中所 包含的位元數很多造成運算時間過長而會影響到高速的運 算，根據本發明中的ECC電路，在圖示1中第一導管級33的 輸出FDO係由m個輸入/輸出資料位元與p個對應於輸入/輸出 資料位元的同位位元所組成的，也就是説，在一 ECC字組 中所包含的位元數相對較少，並且會產生综合資料Si作爲 核對的結果。因此，本發明降低了一 ECC運算方塊的共同 性運算部分，所以，該ECC電路不會去影響到一導管的高 速運算。 因此，如上所述，較佳的積體電路記憶體裝置包括了 _ 儲存了多個資料位元以及在寫入過程中該記憶體裝置所接 收到由寫入資料位元所產生的同位位元的記憶體單元陣列2 。所儲存的資料位元與同位位元會形成一長度爲m + p(=7) 位元的字組，其中m(=4)與p(=3)爲整數。同時還有一錯誤 核對電路35。如圖示5所示，該錯誤核對電路35會將多個儲 存的資料位元以及同位位元轉換成多個综合位元（例如，s i ，S2與S3)並且與原始窝入的資料位元比較之後指出所儲存 貝料位元中位元錯誤所在的地方。這些原始寫入資料會被 记憶體裝置中的輸入緩衝區21無誤地接收，而在窝入的過 私中會在所儲存的資料位元中產生錯誤（與寫入的資料位元 -16- 本紙悵尺度過用中賴家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) --------訂---------線泰 ^22648 、發明說明（14 經濟部智慧財產局員工消費合作社印製 有關）。這些較佳的記憶體裝置最好的是也 :各36利用多個综合位元來對多個儲存的資料位元進行 ::的校正並且在校正之後產生與原始寫入資料位元相： j夕個的讀取資.料位元。這些讀取資料位元會在讀取的運 算中傳送到輸出緩衝區38。 根據這些記憶體裝置中的較佳部分，所儲存的資料位元 與同位位元會形成-長度爲N位元的字組，其中如圖示κ 中的實例所示N=7。综合位元的二進位數値也可能等於一整 數η。利用這樣的安排，錯誤校正電路36可以利用將n位元 字组的第η個位元反向來對多個儲存的資料位元進行錯誤的 杈正然後將校正過後的字組傳送出去作爲與原始寫入資料 位兀相同的讀取資料位元。舉例來説，如果综合位元Μ， S2與S 1等於{ 11〇}的話’那麼在該七位元字組（Fd〇7，fd〇6 ，FD05，FP04，FD03，FD02與 FP01)中的第六個最大 義（most significant)位元會被反向以校正其錯誤。另外， 果综合位元S3，S2與S1等於{101}的話，那麼在該七位元 組中的第五個最大意義位元便會被校正。同樣地，如果综 合位元S3 ’ S2與S1等於{011}的話，那麼在該七位元字組 的第三個最大意義位元便會被校正。最後，如果综合位 S3，S2與S1等於{111}的話，那麼在該七位元字組中的第 個最大意義位元便會被校正。 根據這些裝置中的其他較佳邵分，综合位元是在將多 儲存的資料位元以及同位位元傳送到許多的邏輯閘進行 斥或的運算之後而產生的，如圖示5所示。特別的是，每 -17- 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公爱） (請先閱讀背面之注意事項再填寫本頁) 意 如字 中 元 七 個 互 --------訂---------線* 1222648 五、發明說明（15 ) 個邏輯閘的輸入端都至少奋 乂曰接收兩個儲存的資料位元以及 一個同位位元。該錯誤校正電路36也可包括了一解碼哭， 接收多個的综合位元然後產生多個的解碼輸出。在該解碼 裔中包括了許多的具有三個輸人的NAND閘接收各種综合位 兀與反向過的综合位元的組合作爲輸入。在錯誤校正電路 36也可包括了—資料校正電路來接收多個儲存的資料位元 (SD03 ’ SD05 ’ SD06與SD07)並且與解碼器的輸出端相連 接。一個較佳的資料校正電路包括了許多的資料校正單元 40A_40D。每一個資料校正單元在其第一輸入端上會接收一 個個別的儲存的資料位元而在其第二輸入端上也會接收一 個個別的解碼器的輸出。 在此已經參考較佳實例對本發明作了説明，對於熟悉此 技藝的人來説，可以在不脱離隨附的本發明申請專利精神 與範圍内作各種的形式上或細部的變更。 (請先閱讀背面之注意事項再填寫本頁) •9-----.—tr------—線 一 經濟部智慧財產局員工消費合作社印製 -18. 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

Claims (1)

1222648 第089115774號專利申請案 中文申請專利範圍替換本(93年7月）

一種積體電路記憶體裝置，包括·· 、儲存多自資料纟元以及在窝人過程中該ιέ憶體裝置 斤接收$由窝人資料位元所產生的同位位元的記憶體單 兀陣列；以及 2. 3. 4. 5. 一錯為核對電路會將多個儲存的資料位元以及同位位 几轉換成多個综合位元並且與原始寫人的資料位元比較 之後‘ it{所儲存資料位元中位元錯誤所在的地方。 如^專㈣圍第！頃之積體電路記憶體裝置，還包括： 二為杈正％路利用多個综合位元來對多個儲存的資 '，位元進行錯誤的校正並且產生與原始寫入資料位元相 同的多個的讀取資料位元。 ^申請專利範圍第2項之積體電路記憶體裝置，其中所儲 1資料位元與同位位元會形成-長度為N位元的字組 、中综合位疋的=進位數值也可能等於-整數η;其中 ^吳ic正ι路會利用將⑽元字組的第η個位元反向來 屋生讀取資料位元的同位位元。 ^請^範圍第1項之積體電路記憶體裝置，其中該錯 决又正電路包括了許多的邏輯閘進行互斥或運算。 圍第4項之積體電路記憶體裝置，其中該每 、遽耳T的輸入端都至少會接收兩個儲存的資料位元 以及一個同位位元。 6.

請專利範圍第3項之積體電路記憶體裝置，其中該 决k正電路包括了許多的邏輯閘進行互斥或運算。 如申請專利範圍第6項之積體電路記憶體裝置，其中該 1222648 個邏輯閘的輸入端都备 以及一個同位位元。y曰接收兩個儲存的資料位元 =第7項之積體電路記憶體裝置，其中該錯 碼輸^碼^來接收多個的综合位元'然後產生多個的解 二料;k正電路用來接收多個儲存的資料位元並且與 解碼器的輸出端相連接。 〃 9· 如申凊專利範圍第8項之積體電路記憶體裝置，其中該錯 誤，正電料括許多的資料校正單元；其中每一個資料校 =單兀在其第一輸入端上會接收一個個別的儲存的資科 位元而在其第二輸人端上也會接收—個個別的解碼器的 輸出。 10·如申，專利範圍第2項之積體電路記憶體裝置，還包括： …一第一導管級會將多個儲存的資料位元以及同位位元 從輸入端傳送到輸出端；以及 第一導管級會將多個儲存的資料位元從該第一導管 級的輸出端傳送到輸出端； 其中该錯誤杈正電路的一輸入端會與該第一導管級的 輸出端相連接；以及 其中该錯誤校正電路會接收來自該第二導管級的多個 儲存的資料位元以及來自錯誤核對電路的多個综合位 元。 11 · 一種同步式半導體記憶體的裝置，具有一記憶體單元方 -2 - 1222648 塊以及多個記憶體單元，該記憶體單元方塊包括用來儲 存m個資料位元的資料位元記憶體單元陣列，以及用來 儲存P個同位位元的同位位元記憶體單元陣列，以及一個 卵片上的ECC電路用來核對並且校正從該記憶體單元方 塊中碩出的（m+ p)個位元中的錯誤，其中在該Ecc雨 中包括： ％谷 一錯誤核對電路用來選擇性地對（m+p)個位元進行互 斥或運算之後產生综合資料；以及 個錯誤校正電路用來在（m + p)個位元的综合資料内 暴 的某一位置上·進行資料位元的校正， 、 、其中孩傳送到錯誤核對電路中的（m+p)個位元，係從 記憶體，元方塊中所讀出的並且根據—第一時脈信號儲 存在第一導官級之中，而該傳送到錯誤校正電路中的 (m+P)個位元，係從第一導管級所輸出的並且根據一第 二時脈信號儲存在一第二導管級之中。 12. ，申明專利範圍第11項中的同步式半導體記憶體裝置， 逼b括同位位元產生電路會對應於!!!個輸入資料位元 產生p個同位位元。 13. 如申明專利範圍第1 i項中的同步式半導體記憶體裝置， 其中J(m+ p)個位疋會被（m+ p)個資料線感應放大 ， 取。 如申#專利㈣第i i項中的同步式半導體記憶體裝置， ”中d(m+p)個位兀包括一錯誤核對與校正電路 中的錯誤核對與校正（ECC)字組。 -3 - 14. 1222648 15·如U利圍第！ ！項中的同步式半導體記憶體裝置， 其中該錯誤核對與校正電路會產生多個综合資料位元用 來表示該（m+P)個位元中每—個位元的所在位置，該综 合資料位元會根據第二時脈信號從第一導管級輸出。 以如申請專利範圍第n項中的同步式半導體記憶體裝置， 其中當综合資料指出在該（m + p)個位元中的m個資料位 -内的某卩置有錯误發生時，該錯誤核對與校正電路 s根據综合資料將資料位元反向。 17. ^中請專利範圍第15項中的同步式半導體記憶體裝置， φ "中孩-錯誤核·對與校正電路不會校正該（m + p)個位元中 的P個同位位元。 個在具有一 1己憶體單元方塊以及多個記憶體單元同步 式半導體記憶體裝置内的錯誤核對與校正方法，該記憶 · 2元方塊包括用來儲存m個資料位元的資料位元記憶 二：兀陣列’以及用來儲存p個同位位元的同位位元記憶 =單兀陣列，以及—個晶片上的Ecc電路用來核對並且 $正從該記憶體單元方塊中讀出的(m+p)個位元中的錯 為其中在該方法中包括的步驟有： 一別儲存m個貝料位元與p個同位位元，該瓜個資料位 =根據與時脈信號同步的寫入指令接收進來輸入到DQ 要點〈中’而該P個同位位元則係根據資料位元記憶體單 列中的m個資料位元與同位位元記憶體單元陣列來 筒存的； 根據與時脈信號同步的讀取指令同一時間從資料位元 -4- 1222648 記憶體單元陣列中讀取m個資料位元以及從同位位元記 憶體單元陣列讀取P個同位位元，然後將（m+p)個位元輸 出到資料線上； 根據第一時脈信號透過資料線將（m+p)個位元傳送到 第一導管級； 從第一導管級輸出（m + p)個位元到錯誤核對電路中然 後根據第二時脈信號選擇性地對（m+p)個位元進行互斥 或運算之後產生综合資料； 根據第二時脈信號從第一導管級輸出（m+ρ)個位元到 第二導·管級；·以及 子官趿輸出（m+p)個位元到錯誤校正電路中並 且在（m+P)個位元综合資料内所指出的某 資料位元的校正。 罝上進订 19. 如申請專利範圍第18項中的錯誤核對與校正方法，立中 20. :取…個位元並且輸出到資料線上的步驟包括；使 用（m+ρ)個資科線感應放大器來讀取(m+p)個位元。 如申請專利範圍第18項中的錯誤核對與校正方法， 校正（m+p)個位元資料的 -丁 —位元中的.個資料二元包==料指出在該 生時，該錯誤核對與校正電 位置有錯疾發 料位元。 &正$路會根據综合資料來校正資 的錯誤核對與校正方法，其中 的步驟中不會校正該（m+p、)個 如申請專利範圍第18項中 在校正（m+ p)個位元資料 位元中的p個同位位元。 -5- 21.