TW202013193A - 執行刷新操作的記憶體裝置及其操作方法 - Google Patents

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Abstract

本發明提出了一種執行刷新操作的記憶體裝置及其操作方法。記憶體裝置包括：第一區域至第N區域，其分別基於第一刷新控制訊號至第N刷新控制訊號而被刷新；控制訊號產生電路，其適用於藉由順序地延遲第一刷新控制訊號而產生第二刷新控制訊號至第N刷新控制訊號，並且藉由延遲第N刷新控制訊號而產生第一刷新控制訊號；位址計數器，其適用於基於第N刷新控制訊號而改變刷新位址，該刷新位址與致能第一刷新控制訊號至第N刷新控制訊號的每次循環相對應；以及刷新停止電路，其適用於當該循環被重複預定次數時停止刷新操作。

Description

執行刷新操作的記憶體裝置及其操作方法
本申請要求2018年9月18日提交的申請號為10-2018-0111537的韓國專利申請的優先權，其公開內容藉由引用整體合併於此。
本發明的各種實施例係有關於一種記憶體裝置，更具體地，係有關於一種記憶體裝置的刷新方法。
記憶體裝置的每個儲存單元包括用作開關的電晶體和儲存表示資料的電荷的電容器。基於儲存單元的電容器是否已充電，換言之，電容器的儲存節點的電壓是高還是低，來確定資料是處於“高”電位（即，邏輯值“1”）還是“低”電位（即，邏輯值“0”）。
以在電容器中累積電荷的形式保留資料。因此，對於保留資料，理論上沒有功耗。然而，由於因諸如MOS電晶體中的P-N接面的原因而發生電流洩漏，所以電容器中的初始電荷量消失，這意味著資料可能丟失。為了防止資料丟失，在資料丟失之前從儲存單元讀出資料，然後根據被讀取的資料再次對儲存單元充電/放電以使其具有正常的電荷量。此操作必須週期性重複以保留資料。這種對儲存單元的再充電/再放電的操作被稱為刷新操作。
每當從記憶體裝置控制器施加刷新命令時，執行記憶體裝置的刷新操作。考慮到相應記憶體裝置的資料保留時間，記憶體裝置控制器以預定時間將刷新命令施加到記憶體裝置。例如，在記憶體裝置的資料保留時間是64毫秒並且必須將刷新命令施加到記憶體裝置8000次以刷新記憶體裝置內的所有儲存單元的情況下，記憶體裝置控制器在64毫秒內施加刷新命令8000次。由於隨著記憶體裝置容量的增大，記憶體裝置的總行數也增大，因此每當發出刷新命令一次時要刷新的行數也增大。因此，需要開發一種在每個刷新命令允許的刷新週期時間（即，tRFC）期間有效刷新多個行的方法。
本發明的實施例針對一種用於有效地刷新記憶體裝置的多個區域的方法。
根據本發明的一個實施例，一種記憶體裝置包括：第一區域至第N區域，其分別基於第一刷新控制訊號至第N刷新控制訊號而被刷新；控制訊號產生電路，其適用於藉由順序地延遲第一刷新控制訊號而產生第二刷新控制訊號至第N刷新控制訊號，並且藉由延遲第N刷新控制訊號而產生第一刷新控制訊號；位址計數器，其適用於基於第N刷新控制訊號來改變刷新位址，該刷新位址與致能第一刷新控制訊號至第N刷新控制訊號的每次循環（round）相對應；以及刷新停止電路，其適用於當該循環被重複預定次數時停止刷新操作。
根據本發明的另一個實施例，一種用於在包括第一區域至第N區域（其中N是等於或大於2的整數）的記憶體裝置中執行刷新操作的方法包括：針對第K位址（其中K是等於或大於0的整數）而順序地刷新第一區域至第N區域；在第N區域中完成針對第K位址的刷新操作之前，在第一區域中開始針對第K+1位址的刷新操作；以及針對第K+1位址而順序地刷新第二區域至第N區域。
根據本發明的另一個實施例，一種記憶體裝置包括：多個記憶體，其針對刷新操作而被分組並且基於行位址和多個刷新控制訊號而被刷新，每個刷新控制訊號對應於多個記憶體的每個組；以及控制訊號產生電路，其適用於產生基於刷新訊號而被順序地致能的多個刷新控制訊號，並且改變與致能多個刷新控制訊號的每次循環相對應的行位址，其中，該等刷新控制訊號之中的最後刷新控制訊號的致能區段與後續循環的多個刷新控制訊號之中的第一刷新控制訊號的致能區段彼此部分地重疊。
下面將參考附圖更詳細地描述本發明的示例性實施例。然而，本發明可以以不同的形式來實施，並且不應該被解釋為限於本文中所闡述的實施例。相反，提供這些實施例是為了使本發明徹底和完整，並且將向本發明所屬技術領域之通常知識者充分傳達本發明的範圍。貫穿本發明，在本發明的各個圖和實施例中，相同的附圖標記是指代相同的部件。
應注意，對“實施例”的引用不一定僅意味著一個實施例，並且對“實施例”的不同引用不一定是指相同的實施例。
應當理解，儘管本文中可以使用術語“第一”和/或“第二”來描述各種元件，但是這些元件不應該受這些術語的限制。這些術語僅用於區分一個元件與另一個元件。例如，在不脫離本發明的教示的情況下，下面討論的第一元件可以被稱為第二元件。類似地，第二元件也可以被稱為第一元件。
應當理解，當一個元件被稱為“耦接”或“連接”到另一個元件時，它可以直接耦接或連接到另一元件，或者可以在它們之間存在中間元件。相反，應該理解，當一個元件被稱為“直接耦接”或“直接連接”到另一個元件時，不存在中間元件。解釋元件之間的關係的其他表述，諸如“在……之間”、“直接在……之間”、“與……相鄰”或“與……直接相鄰”應以相同的方式解釋。
本文中所使用的術語僅用於描述特定實施例的目的，而非限制性的。在本發明中，除非上下文另有明確說明，否則單數形式也旨在包括複數形式。還將理解的是，當在本說明書中使用時，術語“包括”、“包含”、“具有”等指定了該特徵、數量、步驟、操作、元件、組件和/或組合的存在，但不排除存在或添加一個或更多個其他特徵、數量、步驟、操作、元件、組件和/或其組合。
上述示例性實施例僅用於理解本發明的技術精神的目的，並且本發明的範圍不應限於上述示例性實施例。對於本發明所屬技術領域之通常知識者顯而易見的是，除了上述示例性實施例之外，還可以基於本發明的技術精神進行其他修改。
除非另外定義，否則本文中所使用的所有術語（包括技術術語和科學術語）具有與本發明所屬技術領域之通常知識者通常理解的含義相同的含義。除非在本發明中另外定義，否則這些術語不應被解釋為理想的或過於形式的。
在下文中，將參考附圖詳細描述本發明的各種實施例。
圖1是示出根據單個刷新命令的記憶體裝置的刷新操作的示例的波形圖。
參考圖1，刷新位址RA>0:12>可以表示用於記憶體裝置的刷新操作的刷新位址。例如，當刷新位址RA>0:12>為“0”時，可以刷新第0行（即，字線）。當刷新位址RA>0:12>為“1”時，可以刷新第一行。RACTV可以表示刷新控制訊號RACTV。附加到刷新控制訊號RACTV的數字可以表示基於相應的刷新控制訊號而要被刷新的記憶體。例如，當刷新控制訊號RACTV>0,4,8,12>被致能時，第0、第4、第8和第12記憶體可以被刷新，而當刷新控制訊號RACTV>1,5,9,13>被致能時，第1、第5、第9和第13記憶體可以被刷新。
參考圖1，第0行可以在第0、第4、第8和第12記憶體中刷新，然後可以在第1、第5、第9和第13記憶體中刷新第0行，然後可以在第2、第6、第10和第14記憶體中刷新第0行，然後可以在第3、第7、第11和第15記憶體中刷新第0行。
在第3、第7、第11和第15記憶體中完全刷新第0行之後，可以順序地執行在第0、第4、第8和第12記憶體中刷新第一行以及在其他記憶體中刷新第一行的操作。
藉由該操作，可以在第0記憶體至第15記憶體中刷新第0、第1、第2和第3行。此後，當再次向記憶體裝置施加刷新命令時，可以以相同的方式在第0記憶體至第15記憶體中刷新第4、第5、第6和第7行。
在圖1中，'101'可以表示與記憶體裝置中的單個刷新命令相對應的刷新操作所花費的時間，並且該時間必須在規範中指定的刷新週期時間（tRFC）的範圍內。在圖1中，在刷新操作期間，記憶體可以針對相同編號的行而被劃分為四個組。該刷新操作可以被稱為4堆刷新操作(4-piled refresh operation)。
圖2是示出根據單個刷新命令的記憶體裝置的刷新操作的另一個示例的波形圖。在圖2中，可以同時刷新兩個記憶體，這與圖1所示的不同。
參考圖2，可以首先在第0和第8記憶體中刷新第0行，然後可以在第1和第9記憶體中刷新第0行，然後可以在第2和第10記憶體中刷新第0行，然後可以在第3和第11記憶體中刷新第0行，然後可以在第4和第12記憶體中刷新第0行，然後可以在第5和第13記憶體中刷新第0行，然後可以在第6和第14記憶體中刷新第0行，以及然後可以在第7和第15記憶體中刷新第0行。
在第7和第15記憶體中完全刷新第0行之後，可以順序地執行刷新第0和第8記憶體的第一行以及刷新其他記憶體的第一行的操作。
藉由該操作，可以在第0記憶體至第15記憶體中刷新第0、第1、第2和第3行。隨後，當再次向記憶體裝置施加刷新命令時，在第0記憶體至第15記憶體中的第4、第5、第6和第7行可以以相同的方式被刷新。
在圖2中，'201'可以表示與記憶體裝置中的單個刷新命令相對應的刷新操作所需的時間，並且該時間必須在規範中指定的tRFC的範圍內。在圖2中，在刷新操作期間，記憶體可以針對相同編號的行而被劃分為八個組。該刷新操作可以被稱為8堆刷新操作(8-piled refresh operation)。
由於刷新操作消耗大量電流，因此必須在給定時間內分布式執行刷新操作。為此，8堆刷新操作可能比4堆刷新操作更有利。另外，增大刷新控制訊號RACTV之間的刷新致能間隔（例如，在RACTV>0,8>與RACTV>1,9>之間的致能定時差異）是有利的。然而，這增加了刷新操作所需的時間，使得難以保持在記憶體裝置規範中指定的tRFC值。
圖3是示出根據本發明的一個實施例的記憶體裝置的方塊圖。
參考圖3，記憶體裝置可以包括第一區域至第八區域（即，儲存區域）、控制訊號產生電路310、位址計數器320和刷新停止電路330。
第一區域可以包括第0記憶體BK0和第8記憶體BK8。當第一刷新控制訊號RACTV>0,8>被致能時，可以在第一區域的記憶體BK0和BK8中刷新與刷新位址RA>0:12>相對應的行。
第二區域可以包括第一記憶體BK1和第九記憶體BK9。當第二刷新控制訊號RACTV>1,9>被致能時，可以在第二區域的記憶體中刷新與刷新位址RA>0:12>相對應的行。類似地，第三區域可以包括第二記憶體BK2和第十記憶體BK10，並且第四區域可以包括第三記憶體BK3和第十一記憶體BK11。第五區域可以包括第四記憶體BK4和第十二記憶體BK12。第六區域可以包括第五記憶體BK5和第十三記憶體BK13，第七區域可以包括第六記憶體BK6和第十四記憶體BK14。第八區域可以包括第七記憶體BK7和第十五記憶體BK15。在第三區域至第八區域中，就像在第一區域中一樣，當第三刷新控制訊號至第八刷新控制訊號RACTV>2,10>、RACTV>3,11>、RACTV>4,12>、RACTV>5,13>、RACTV>6,14>和RACTV>7,15>分別被致能時，可以刷新與刷新位址RA>0:12>相對應的行。
控制訊號產生電路310可以基於刷新訊號REF而產生第一刷新控制訊號至第八刷新控制訊號RACTV>0,8>、RACTV>1,9>、RACTV>2,10>、RACTV>3,11>、RACTV>4,12>、RACTV>5,13>、RACTV>6,14>和RACTV>7,15>，該刷新訊號REF為當刷新命令被施加到記憶體裝置時在內部被致能的訊號。控制訊號產生電路310可以回應於刷新訊號REF的致能而致能第一刷新控制訊號RACTV>0,8>，藉由順序地延遲第一刷新控制訊號RACTV>0,8>來致能第二刷新控制訊號至第八刷新控制訊號RACTV>1,9>、RACTV>2,10>、RACTV>3,11>、RACTV>4,12>、RACTV>5,13>、RACTV>6,14>和RACTV>7,15>，以及藉由延遲第八刷新控制訊號RACTV>7,15>來再次致能第一刷新控制訊號RACTV>0,8>。控制訊號產生電路310可以回應於停止訊號STOPB而停止致能第一刷新控制訊號至第八刷新控制訊號RACTV>0,8>、RACTV>1,9>、RACTV>2,10>、RACTV>3,11>、RACTV>4,12>、RACTV>5,13>、RACTV>6,14>和RACTV>7,15>。
位址計數器320可以回應於第八刷新控制訊號RACTV>7,15>而改變刷新位址RA>0:12>的值，該第八刷新控制訊號RACTV>7,15>為在第一刷新控制訊號至第八刷新控制訊號RACTV>0,8>、RACTV>1,9>、RACTV>2,10>、RACTV>3,11>、RACTV>4,12>、RACTV>5,13>、RACTV>6,14>和RACTV>7,15>之中最後被致能的訊號。例如，每當第八刷新控制訊號RACTV>7,15>被致能時，位址計數器320可以將刷新位址RA>0:12>的值增加“1”。在該圖中，位址計數器320可以回應於第八脈衝訊號FACT>7,15>的下降緣而改變刷新位址RA>0:12>的值。第八脈衝訊號FACT>7,15>與第八刷新控制訊號RACTV>7,15>在基本相同的時間處被致能，並且在第八刷新控制訊號RACTV>7,15>被禁能之前被禁能，因此最終位址計數器320可以被認為回應於第八刷新控制訊號RACTV>7,15>的致能而操作。
當第一刷新控制訊號至第八刷新控制訊號RACTV>0,8>、RACTV>1,9>、RACTV>2,10>、RACTV>3,11>、RACTV>4,12>、RACTV>5,13>、RACTV>6,14>和RACTV>7,15>的致能被重複預定循環次數時，刷新停止電路330可以產生用於停止刷新操作的停止訊號STOPB。這裡，預定循環次數可以根據當將單個刷新命令施加到記憶體裝置時要刷新的行數而變化。例如，當預定循環次數為4時，每當向記憶體裝置施加單個刷新命令時，可以針對記憶體BK0至BK15中的每個記憶體刷新4個行。當預定循環次數為6時，每當向記憶體裝置施加單個刷新命令時，可以針對記憶體BK0至BK15中的每個記憶體刷新6個行。刷新停止電路330可以能夠計算出第一刷新控制訊號至第八刷新控制訊號RACTV>0,8>、RACTV>1,9>、RACTV>2,10>、RACTV>3,11>、RACTV>4,12>、RACTV>5,13>、RACTV>6,14>和RACTV>7,15>基於第八脈衝訊號FACT>7,15>而被致能多少次循環。
儘管圖3示出了記憶體裝置被劃分為八個區域並且每個區域包括兩個記憶體的示例，但是對於本發明所屬技術領域之通常知識者顯而易見的是，區域的數量和每個區域中包括的記憶體的數量可以不同。
圖4是圖3中所示的控制訊號產生電路310的示意圖。
參考圖4，控制訊號產生電路310可以包括脈衝產生器410、第一延遲電路420_0至第八延遲電路420_7以及第一預充電延遲電路480_0至第八預充電延遲電路480_7。
脈衝產生器410可以基於刷新訊號REF而產生第一脈衝訊號FACT>0,8>。脈衝產生器410可以包括延遲線411、反相器412、反及閘413和反相器414。脈衝產生器410可以產生第一脈衝訊號FACT>0,8>，其在刷新訊號REF與藉由延遲並反相刷新訊號REF而獲得的反相器412的輸出訊號都處於邏輯高電位時被致能。也就是說，脈衝產生器410可以被形成為上升緣檢測器，並且第一脈衝訊號FACT>0,8>可以在刷新訊號REF的上升緣處被致能。
當在第一脈衝訊號FACT>0,8>與第九脈衝訊號FACT_FEED之間的一個或更多個脈衝訊號被致能時，第一延遲電路420_0可以致能第一刷新控制訊號RACTV>0,8>。當第一預充電訊號PRE>0,8>被致能時，第一延遲電路420_0可以禁能第一刷新控制訊號RACTV>0,8>。此外，第一延遲電路420_0可以藉由延遲第一刷新控制訊號RACTV>0,8>來產生第二脈衝訊號FACT>1,9>。第一延遲電路420_0可以包括邏輯組合器430_0、SR鎖存器440_0和延遲器450_0。
邏輯組合器430_0可以包括反及閘431_0、反相器432_0、反或閘433_0和反相器434_0。邏輯組合器430_0的輸出訊號可以被輸入到SR鎖存器440_0的置位端子。當停止訊號STOPB被禁能為邏輯高電位時，如果在第一脈衝訊號FACT>0,8>與第九脈衝訊號FACT_FEED之間的一個或更多個訊號被致能為邏輯高電位，則邏輯組合器430_0可以將輸入到SR鎖存器440_0的置位端子的訊號致能為邏輯高電位。然而，當停止訊號STOPB被致能為邏輯低電位時，即使第九脈衝訊號FACT_FEED被致能為邏輯高電位，邏輯組合器430_0也可以不將輸入到SR鎖存器440_0的置位端子的訊號致能為邏輯高電位。
SR鎖存器440_0可以包括兩個交叉耦接的反或閘441_0和442_0以及反相器443_0。當輸入到置位端子的訊號（即，反相器434_0的輸出訊號）被致能為邏輯高電位時，SR鎖存器440_0可以將第一刷新控制訊號RACTV>0,8>致能為邏輯高電位。當輸入到SR鎖存器440_0的複位端子的第一預充電訊號PRE>0,8>被致能時，SR鎖存器440_0可以將第一刷新控制訊號RACTV>0,8>禁能為邏輯低電位。
延遲器450_0可以包括延遲線（堆DLY）451_0、反及閘452_0、反相器453_0、延遲線（DLY）454_0、反相器455_0、反及閘456_0和反相器457_0。延遲器450_0可以藉由延遲第一刷新控制訊號RACTV>0,8>來產生第二脈衝訊號FACT>1,9>。在第一刷新控制訊號RACTV>0,8>的致能定時與第二脈衝訊號FACT>1,9>的致能定時之間的差異可以基於延遲線451_0的延遲值來確定，並且第二脈衝訊號FACT>1,9>的脈衝寬度可以由延遲線454_0來確定。
當第二脈衝訊號FACT>1,9>被致能時，第二延遲電路420_1可以致能第二刷新控制訊號RACTV>1,9>。當第二預充電訊號PRE>1,9>被致能時，第二延遲電路420_1可以禁能第二刷新控制訊號RACTV>1,9>。第二延遲電路420_1可以藉由延遲第二刷新控制訊號RACTV>1,9>來產生第三脈衝訊號FACT>2,10>。第二延遲電路420_1可以包括SR鎖存器440_1和延遲器450_1。當第二脈衝訊號FACT>1,9>被致能為邏輯高電位時，SR鎖存器440_1可以將第二刷新控制訊號RACTV>1,9>致能為邏輯高電位。當第二預充電訊號PRE>1,9>被致能為邏輯高電位時，SR鎖存器440_1可以將第二刷新控制訊號RACTV>1,9>禁能為邏輯低電位。延遲器450_1可以藉由延遲第二刷新控制訊號RACTV>1,9>來產生第三脈衝訊號FACT>2,10>。第二延遲電路420_1的SR鎖存器440_1和延遲器450_1可以被設計為與第一延遲電路420_0的SR鎖存器440_0和延遲器450_0相同。
當第三脈衝訊號FACT>2,10>被致能時，第三延遲電路420_2可以致能第三刷新控制訊號RACTV>2,10>。當第三預充電訊號PRE>2,10>被致能時，第三延遲電路420_2可以禁能第三刷新控制訊號RACTV>2,10>。第三延遲電路420_2可以藉由延遲第三刷新控制訊號RACTV>2,10>來產生第四脈衝訊號FACT>3,11>。第三延遲電路420_2可以包括SR鎖存器440_2和延遲器450_2。當第三脈衝訊號FACT>2,10>被致能為邏輯高電位時，SR鎖存器440_2可以將第三刷新控制訊號RACTV>2,10>致能為邏輯高電位。當第三預充電訊號PRE>2,10>被致能為邏輯高電位時，SR鎖存器440_2可以將第三刷新控制訊號RACTV>2,10>禁能為邏輯低電位。延遲器450_2可以藉由延遲第三刷新控制訊號RACTV>2,10>來產生第四脈衝訊號FACT>3,11>。第三延遲電路420_2的SR鎖存器440_2和延遲器450_2可以被設計為與第一延遲電路420_0的SR鎖存器440_0和延遲器450_0相同。
當第四脈衝訊號FACT>3,11>被致能時，第四延遲電路420_3可以致能第四刷新控制訊號RACTV>3,11>。當第四預充電訊號PRE>3,11>被致能時，第四延遲電路420_3可以禁能第四刷新控制訊號RACTV>3,11>。第四延遲電路420_3可以藉由延遲第四刷新控制訊號RACTV>3,11>來產生第五脈衝訊號FACT>4,12>。第四延遲電路420_3可以包括SR鎖存器440_3和延遲器450_3。當第四脈衝訊號FACT>3,11>被致能為邏輯高電位時，SR鎖存器440_3可以將第四刷新控制訊號RACTV>3,11>致能為邏輯高電位。當第四預充電訊號PRE>3,11>被致能為邏輯高電位時，SR鎖存器440_3可以將第四刷新控制訊號RACTV>3,11>禁能為邏輯低電位。延遲器450_3可以藉由延遲第四刷新控制訊號RACTV>3,11>來產生第五脈衝訊號FACT>4,12>。第四延遲電路420_3的SR鎖存器440_3和延遲器450_3可以被設計為與第一延遲電路420_0的SR鎖存器440_0和延遲器450_0相同。
當第五脈衝訊號FACT>4,12>被致能時，第五延遲電路420_4可以致能第五刷新控制訊號RACTV>4,12>。當第五預充電訊號PRE>4,12>被致能時，第五延遲電路420_4可以禁能第五刷新控制訊號RACTV>4,12>。第五延遲電路420_4可以藉由延遲第五刷新控制訊號RACTV>4,12>來產生第六脈衝訊號FACT>5,13>。第五延遲電路420_4可以包括SR鎖存器440_4和延遲器450_4。當第五脈衝訊號FACT>4,12>被致能為邏輯高電位時，SR鎖存器440_4可以將第五刷新控制訊號RACTV>4,12>致能為邏輯高電位。當第五預充電訊號PRE>4,12>被致能為邏輯高電位時，SR鎖存器440_4可以將第五刷新控制訊號RACTV>4,12>禁能為邏輯低電位。延遲器450_4可以藉由延遲第五刷新控制訊號RACTV>4,12>來產生第六脈衝訊號FACT>5,13>。第五延遲電路420_4的SR鎖存器440_4和延遲器450_4可以被設計為與第一延遲電路420_0的SR鎖存器440_0和延遲器450_0相同。
當第六脈衝訊號FACT>5,13>被致能時，第六延遲電路420_5可以致能第六刷新控制訊號RACTV>5,13>。當第六預充電訊號PRE>5,13>被致能時，第六延遲電路420_5可以禁能第六刷新控制訊號RACTV>5,13>。第六延遲電路420_5可以藉由延遲第六刷新控制訊號RACTV>5,13>來產生第七脈衝訊號FACT>6,14>。第六延遲電路420_5可以包括SR鎖存器440_5和延遲器450_5。當第六脈衝訊號FACT>5,13>被致能為邏輯高電位時，SR鎖存器440_5可以將第六刷新控制訊號RACTV>5,13>致能為邏輯高電位。當第六預充電訊號PRE>5,13>被致能為邏輯高電位時，SR鎖存器440_5可以將第六刷新控制訊號RACTV>5,13>禁能為邏輯低電位。延遲器450_5可以藉由延遲第六刷新控制訊號RACTV>5,13>來產生第七脈衝訊號FACT>6,14>。第六延遲電路420_5的SR鎖存器440_5和延遲器450_5可以被設計為與第一延遲電路420_0的SR鎖存器440_0和延遲器450_0相同。
當第七脈衝訊號FACT>6,14>被致能時，第七延遲電路420_6可以致能第七刷新控制訊號RACTV>6,14>。當第七預充電訊號PRE>6,14>被致能時，第七延遲電路420_6可以禁能第七刷新控制訊號RACTV>6,14>。第七延遲電路420_6可以藉由延遲第七刷新控制訊號RACTV>6,14>來產生第八脈衝訊號FACT>7,15>。第七延遲電路420_6可以包括SR鎖存器440_6和延遲器450_6。當第七脈衝訊號FACT>6,14>被致能為邏輯高電位時，SR鎖存器440_6可以將第七刷新控制訊號RACTV>6,14>致能為邏輯高電位。當第七預充電訊號PRE>6,14>被致能為邏輯高電位時，SR鎖存器440_6可以將第七刷新控制訊號RACTV>6,14>禁能為邏輯低電位。延遲器450_6可以藉由延遲第七刷新控制訊號RACTV>6,14>來產生第八脈衝訊號FACT>7,15>。第七延遲電路420_6的SR鎖存器440_6和延遲器450_6可以被設計為與第一延遲電路420_0的SR鎖存器440_0和延遲器450_0相同。
當第八脈衝訊號FACT>7,15>被致能時，第八延遲電路420_7可以致能第八刷新控制訊號RACTV>7,15>。當第八預充電訊號PRE>7,15>被致能時，第八延遲電路420_7可以禁能第八刷新控制訊號RACTV>7,15>。第八延遲電路420_7可以藉由延遲第八刷新控制訊號RACTV>7,15>來產生第九脈衝訊號FACT_FEED。第八延遲電路420_7可以包括SR鎖存器440_7和延遲器450_7。當第八脈衝訊號FACT>7,15>被致能為邏輯高電位時，SR鎖存器440_7可以將第八刷新控制訊號RACTV>7,15>致能為邏輯高電位。當第八預充電訊號PRE>7,15>被致能為邏輯高電位時，SR鎖存器440_7可以將第八刷新控制訊號RACTV>7,15>禁能為邏輯低電位。延遲器450_7可以藉由延遲第八刷新控制訊號RACTV>7,15>來產生第九脈衝訊號FACT_FEED。第八延遲電路420_7的SR鎖存器440_7和延遲器450_7可以被設計為與第一延遲電路420_0的SR鎖存器440_0和延遲器450_0相同。
第一預充電延遲電路480_0可以藉由延遲第一刷新控制訊號RACTV>0,8>來產生第一預充電訊號PRE>0,8>。第一預充電延遲電路480_0的延遲值可以與第一刷新控制訊號RACTV>0,8>的致能區段的寬度相對應。以與第一預充電延遲電路480_0相同的方式，第二預充電延遲電路480_1至第八預充電延遲電路480_7可以藉由分別延遲第二刷新控制訊號至第八刷新控制訊號RACTV>1,9>、RACTV>2,10>、RACTV>3,11>、RACTV>4,12>、RACTV>5,13>、RACTV>6,14>和RACTV>7,15>而產生第二預充電訊號至第八預充電訊號PRE>1,9>、PRE>2,10>、PRE>3,11>、PRE>4,12>、PRE>5,13>、PRE>6,14>和PRE>7,15>。
圖5是圖3中所示的刷新停止電路330的示意圖。
參考圖5，刷新停止電路330可以包括計數器510和比較器520。
計數器510可以回應於第八脈衝訊號FACT>7,15>的下降緣而增加代碼CODE>0:2>的值（即，計數值）。第八脈衝訊號FACT>7,15>可以與第八刷新控制訊號RACTV>7,15>在基本相同的時刻處被致能，並且在第八刷新控制訊號RACTV>7,15>被禁能之前被禁能。因此，每當第八刷新控制訊號RACTV>7,15>被致能時，代碼CODE>0:2>的值可以增加。此外，計數器510可以回應於刷新訊號REF的禁能而將代碼CODE>0:2>的值初始化為0。由計數器510產生的代碼CODE>0:2>的值可以表示在刷新操作期間第一刷新控制訊號至第八刷新控制訊號RACTV>0,8>、RACTV>1,9>、RACTV>2,10>、RACTV>3,11>、RACTV>4,12>、RACTV>5,13>、RACTV>6,14>和RACTV>7,15>被致能多少次循環。例如，如果代碼CODE>0:2>的值是3，則可以判定第一刷新控制訊號至第八刷新控制訊號RACTV>0,8>、RACTV>1,9>、RACTV>2,10>、RACTV>3,11>、RACTV>4,12>、RACTV>5,13>、RACTV>6,14>和RACTV>7,15>被致能三次。
比較器520可以將代碼CODE>0:2>的值與預定循環值ROUND>0:2>進行比較，並且當兩個值相同時，將停止訊號STOPB致能為邏輯低電位。在下文中，假設預定循環值是“4”。
圖6是用於描述圖3中所示的記憶體裝置的刷新操作的波形圖。
參考圖6，刷新訊號REF可以在時刻'601'處被致能，並且第一刷新控制訊號RACTV>0,8>可以回應於刷新訊號REF而被致能。第二刷新控制訊號至第八刷新控制訊號RACTV>1,9>、RACTV>2,10>、RACTV>3,11>、RACTV>4,12>、RACTV>5,13>、RACTV>6,14>和RACTV>7,15>可以被順序地致能。以這種方式，可以在記憶體BK0至BK15中執行針對第0行的刷新操作。
行位址可以回應於在時刻602處被致能的第八刷新控制訊號RACTV>7,15>而被改變為“1”，並且第一刷新控制訊號RACTV>0,8>可以在時刻603處再次被致能。在時刻603之後，第二刷新控制訊號至第八刷新控制訊號RACTV>1,9>、RACTV>2,10>、RACTV>3,11>、RACTV>4,12>、RACTV>5,13>、RACTV>6,14>和RACTV>7,15>可以被順序地致能。以這種方式，可以在記憶體BK0至BK15中執行針對第一行的刷新操作。
行位址可以回應於在時刻604處被致能的第八刷新控制訊號RACTV>7,15>而被改變為“2”，並且第一刷新控制訊號RACTV>0,8>可以在時刻605處再次被致能。在時刻605之後，第二刷新控制訊號至第八刷新控制訊號RACTV>1,9>、RACTV>2,10>、RACTV>3,11>、RACTV>4,12>、RACTV>5,13>、RACTV>6,14>和RACTV>7,15>可以被順序地致能。以這種方式，可以在記憶體BK0至BK15中執行針對第二行的刷新操作。
行位址可以回應於在時刻606處被致能的第八刷新控制訊號RACTV>7,15>而被改變為“3”，並且第一刷新控制訊號RACTV>0,8>可以在時刻607處再次被致能。在時刻607之後，第二刷新控制訊號至第八刷新控制訊號RACTV>1,9>、RACTV>2,10>、RACTV>3,11>、RACTV>4,12>、RACTV>5,13>、RACTV>6,14>和RACTV>7,15>可以被順序地致能。以這種方式，可以在記憶體BK0至BK15中執行針對第三行的刷新操作。
由於停止訊號STOPB回應於在時刻'608'處被致能的第八刷新控制訊號RACTV>7,15>而被致能，因此第一刷新控制訊號至第八刷新控制訊號RACTV>0,8>、RACTV>1,9>、RACTV>2,10>、RACTV>3,11>、RACTV>4,12>、RACTV>5,13>、RACTV>6,14>和RACTV>7,15>可以不再被致能。
藉由這一系列操作，可以執行針對記憶體BK0至BK15的每個記憶體中的四個行的刷新操作。
在圖1和圖2中所示的刷新操作中，針對每次循環區分刷新操作。例如，在圖2中，在第一刷新控制訊號至第八刷新控制訊號RACTV>0,8>、RACTV>1,9>、RACTV>2,10>、RACTV>3,11>、RACTV>4,12>、RACTV>5,13>、RACTV>6,14>和RACTV>7,15>之中，相鄰的刷新控制訊號的致能區段可以彼此重疊，但是在第八刷新控制訊號RACTV>7,15>被致能以及然後被禁能之後，第一刷新控制訊號RACTV>0,8>可以被致能以僅使下次循環的刷新操作被執行。換言之，每當行位址RA>0:12>被改變時，就會導致沒有刷新控制訊號被致能的區段。
然而，在圖6的刷新操作中，不論循環如何，第一刷新控制訊號至第八刷新控制訊號RACTV>0,8>、RACTV>1,9>、RACTV>2,10>、RACTV>3,11>、RACTV>4,12>、RACTV>5,13>、RACTV>6,14>和RACTV>7,15>都可以被連續且均勻地致能。因此，可以均勻地分配在刷新操作期間消耗的電流量。此外，當行位址RA>0:12>被改變時，不會導致沒有刷新控制訊號被致能的區段。即，第八刷新控制訊號RACTV>7,15>的致能區段與後續循環的第一刷新控制訊號RACTV>0,8>的致能區段彼此部分地重疊。因此，可以減少刷新操作所需的時間。例如，圖6中的刷新操作所需的時間'610'可以比圖2中的刷新操作所需的時間'201'短。
此外，當刷新操作同時被執行時，第一刷新控制訊號至第八刷新控制訊號RACTV>0,8>、RACTV>1,9>、RACTV>2,10>、RACTV>3,11>、RACTV>4,12>、RACTV>5,13>、RACTV>6,14>和RACTV>7,15>之間的時間差可以稱為堆疊延遲(piled delay)，可以被設置得很大，這是有利的。
根據本發明的實施例，可以有效地刷新記憶體裝置的多個區域（即，記憶體）。
雖然已經關於特定實施例描述了本發明，但是對於本發明所屬技術領域之通常知識者來說顯而易見的是，在不脫離如所附申請專利範圍所限定的本發明的精神和範圍的情況下，可以進行各種改變和修改。
101、201:時間 310:控制訊號產生電路 320:位址計數器 330:刷新停止電路 410:脈衝產生器 411:延遲線 412:反相器 413:反及閘 414:反相器 420_0~420_7:延遲電路 430_0:邏輯組合器 431_0:反及閘 432_0:反相器 433_0:反或閘 434_0:反相器 440_0~440_7SR:鎖存器 441_0、442_0:反或閘 443_0:反相器 450_0~450~7:延遲器 451_0:延遲線 452_0:反及閘 453_0:反相器 454_0:延遲線 455_0:反相器 456_0:反及閘 457_0:反相器 480_0~480_7:預充電延遲電路 510:計數器 520:比較器 601~608:時刻 610:時間 BK0~BK15:記憶體 CODE:代碼 FACT:脈衝訊號 FACT_FEED:脈衝訊號 PRE:預充電訊號 RA:刷新位址 RACTV:刷新控制訊號 REF:刷新訊號 ROUND:預定循環值 STOPB:停止訊號
圖1是示出根據單個刷新命令的記憶體裝置的刷新操作的示例的波形圖。 圖2是示出根據單個刷新命令的記憶體裝置的刷新操作的另一個示例的波形圖。 圖3是示出根據本發明的一個實施例的記憶體裝置的方塊圖。 圖4是示出圖3中所示的控制訊號產生電路的示意圖。 圖5是示出圖3中所示的刷新停止電路的示意圖。 圖6是示出圖3中所示的記憶體裝置的刷新操作的波形圖。
310:控制訊號產生電路
320:位址計數器
330:刷新停止電路
BK0~BK15:記憶體
FACT:脈衝訊號
RA:刷新位址
RACTV:刷新控制訊號
REF:刷新訊號
STOPB:停止訊號

Claims (13)

  1. 一種記憶體裝置，其包括： 一第一區域至第N區域，其分別基於一第一刷新控制訊號至第N刷新控制訊號而被刷新； 一控制訊號產生電路，其適用於藉由順序地延遲該第一刷新控制訊號而產生一第二刷新控制訊號至第N刷新控制訊號，並且藉由延遲該第N刷新控制訊號而產生該第一刷新控制訊號； 一位址計數器，其適用於基於該第N刷新控制訊號來改變一刷新位址，該刷新位址與致能該第一刷新控制訊號至第N刷新控制訊號的每次循環相對應；以及 一刷新停止電路，其適用於當該循環被重複預定次數時停止刷新操作。
  2. 如請求項1所述的記憶體裝置，其中，在與前一循環相對應的該第N刷新控制訊號被禁能之前，該第一刷新控制訊號被致能。
  3. 如請求項1所述的記憶體裝置，其中，在該第一刷新控制訊號至第N刷新控制訊號之中的相鄰的刷新控制訊號的致能區段彼此部分地重疊。
  4. 如請求項1所述的記憶體裝置，其中，該控制訊號產生電路包括： 一脈衝產生器，其適用於基於一刷新訊號而產生一第一脈衝訊號； 一第一延遲電路，其適用於：當該第一脈衝訊號和第N+1脈衝訊號之中的一個或更多個脈衝訊號被致能時，致能該第一刷新控制訊號，並且藉由延遲該第一刷新控制訊號而產生一第二脈衝訊號；以及 一第二延遲電路至第N延遲電路，其適用於：當該第二脈衝訊號至第N脈衝訊號被致能時，致能該第二刷新控制訊號至第N刷新控制訊號，並且藉由延遲該第二刷新控制訊號至第N刷新控制訊號而產生一第三脈衝訊號至第N+1脈衝訊號。
  5. 如請求項4所述的記憶體裝置，其中，該控制訊號產生電路還包括： 一第一預充電延遲電路至第N預充電延遲電路，其適用於藉由延遲該第一刷新控制訊號至第N刷新控制訊號而產生一第一預充電訊號至第N預充電訊號， 其中，當該第一預充電訊號至第N預充電訊號被致能時，該第一延遲電路至第N延遲電路將該第一刷新控制訊號至第N刷新控制訊號禁能。
  6. 如請求項1所述的記憶體裝置，其中，該刷新停止電路包括： 一計數器，其適用於回應於該第N刷新訊號而增加一計數值；以及 一比較器，其適用於將該計數值與一預定循環次數進行比較，並且當該計數值與該預定循環次數相同時，將停止訊號致能以停止刷新操作。
  7. 如請求項6所述的記憶體裝置，其中，當該刷新訊號被禁能時，該計數器將該計數值初始化。
  8. 如請求項1所述的記憶體裝置，其中，在該第一區域至第N區域中的每個區域中，當該第一刷新控制訊號至第N刷新控制訊號之中與該等區域相對應的刷新控制訊號被致能時，與該刷新位址相對應的行被致能。
  9. 如請求項1所述的記憶體裝置，其中，該第一區域至第N區域中的每個區域包括一個或更多個記憶體。
  10. 一種記憶體裝置的操作方法，該記憶體裝置包括一第一區域至第N區域，其中N是等於或大於2的整數，該操作方法包括： 針對第K位址而順序地刷新該第一區域至第N區域，其中K是等於或大於0的整數； 在該第N區域中完成針對該第K位址的刷新操作之前，在該第一區域中開始針對第K+1位址的刷新操作；以及 針對該第K+1位址而順序地刷新一第二區域至第N區域。
  11. 如請求項10所述的操作方法，其中，在針對該第K位址而順序地刷新該第一區域至第N區域的步驟中， 相鄰區域的刷新操作區段彼此部分地重疊。
  12. 如請求項10所述的操作方法，其中，在該第N區域中完成針對該第K位址的刷新操作之後，在該第一區域中完成針對該第K+1位址的刷新操作。
  13. 一種記憶體裝置，包括： 多個記憶體，其針對刷新操作而被分組並且基於行位址和多個刷新控制訊號而被刷新，該等刷新控制訊號中的每個刷新控制訊號對應於該等記憶體的每個組；以及 一控制訊號產生電路，其適用於產生基於刷新訊號而被順序地致能的該等刷新控制訊號，並且改變與致能該等刷新控制訊號的每次循環相對應的該行位址， 其中，該等刷新控制訊號之中的最後刷新控制訊號的致能區段與後續循環的多個刷新控制訊號之中的第一刷新控制訊號的致能區段彼此部分地重疊。
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