CN110931067B - 执行刷新操作的存储器及其操作方法 - Google Patents

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Abstract

本申请公开了一种执行刷新操作的存储器及其操作方法。存储器包括：第一区域至第N区域，其分别基于第一刷新控制信号至第N刷新控制信号而被刷新；控制信号发生电路，其适用于通过顺序地延迟第一刷新控制信号而产生第二刷新控制信号至第N刷新控制信号，并且通过延迟第N刷新控制信号而产生第一刷新控制信号；地址计数器，其适用于基于第N刷新控制信号而改变刷新地址，该刷新地址与激活第一刷新控制信号至第N刷新控制信号的每次循环相对应；以及刷新停止电路，其适用于当所述循环被重复预定次数时停止刷新操作。

Description

执行刷新操作的存储器及其操作方法
相关申请的交叉引用
本申请要求2018年9月18日提交的申请号为10-2018-0111537的韩国专利申请的优先权，其公开内容通过引用整体合并于此。
技术领域
本发明的各种实施例涉及一种存储器，更具体地，涉及一种存储器的刷新方法。
背景技术
存储器的每个存储单元包括用作开关的晶体管和储存表示数据的电荷的电容器。基于存储单元的电容器是否已充电，换言之，电容器的储存节点的电压是高还是低，来确定数据是处于“高”电平(即，逻辑值“1”)还是“低”电平(即，逻辑值“0”)。
以在电容器中累积电荷的形式保留数据。因此，对于保留数据，理论上没有功耗。然而，由于因诸如MOS晶体管中的P-N结的原因而发生电流泄漏，所以电容器中的初始电荷量消失，这意味着数据可能丢失。为了防止数据丢失，在数据丢失之前从存储单元读出数据，然后根据被读取的数据再次对存储单元充电/放电以使其具有正常的电荷量。此操作必须周期性重复以保留数据。这种对存储单元的再充电/再放电的操作被称为刷新操作。
每当从存储器控制器施加刷新命令时，执行存储器的刷新操作。考虑到相应存储器的数据保留时间，存储器控制器以预定时间将刷新命令施加到存储器。例如，在存储器的数据保留时间是64毫秒并且必须将刷新命令施加到存储器8000次以刷新存储器内的所有存储单元的情况下，存储器控制器在64毫秒内施加刷新命令8000次。由于随着存储器容量的增大，存储器的总行数也增大，因此每当发出刷新命令一次时要刷新的行数也增大。因此，需要开发一种在每个刷新命令允许的刷新周期时间(即，tRFC)期间有效刷新多个行的方法。
发明内容
本发明的实施例针对一种用于有效地刷新存储器的多个区域的方法。
根据本发明的一个实施例，一种存储器包括：第一区域至第N区域，其分别基于第一刷新控制信号至第N刷新控制信号而被刷新；控制信号发生电路，其适用于通过顺序地延迟第一刷新控制信号而产生第二刷新控制信号至第N刷新控制信号，并且通过延迟第N刷新控制信号而产生第一刷新控制信号；地址计数器，其适用于基于第N刷新控制信号来改变刷新地址，该刷新地址与激活第一刷新控制信号至第N刷新控制信号的每次循环(round)相对应；以及刷新停止电路，其适用于当所述循环被重复预定次数时停止刷新操作。
根据本发明的另一个实施例，一种用于在包括第一区域至第N区域(其中N是等于或大于2的整数)的存储器中执行刷新操作的方法包括：针对第K地址(其中K是等于或大于0的整数)而顺序地刷新第一区域至第N区域；在第N区域中完成针对第K地址的刷新操作之前，在第一区域中开始针对第K+1地址的刷新操作；以及针对第K+1地址而顺序地刷新第二区域至第N区域。
根据本发明的另一个实施例，一种存储器包括：多个存储体，其针对刷新操作而被分组并且基于行地址和多个刷新控制信号而被刷新，每个刷新控制信号对应于多个存储体的每个组；以及控制信号发生电路，其适用于产生基于刷新信号而被顺序地激活的多个刷新控制信号，并且改变与激活多个刷新控制信号的每次循环相对应的行地址，其中，所述多个刷新控制信号之中的最后刷新控制信号的激活区段与后续循环的多个刷新控制信号之中的第一刷新控制信号的激活区段彼此部分地重叠。
附图说明
图1是示出根据单个刷新命令的存储器的刷新操作的示例的波形图。
图2是示出根据单个刷新命令的存储器的刷新操作的另一个示例的波形图。
图3是示出根据本发明的一个实施例的存储器的框图。
图4是示出图3中所示的控制信号发生电路的详图。
图5是示出图3中所示的刷新停止电路的详图。
图6是示出图3中所示的存储器的刷新操作的波形图。
具体实施方式
下面将参考附图更详细地描述本发明的示例性实施例。然而，本发明可以以不同的形式来实施，并且不应该被解释为限于本文中所阐述的实施例。相反，提供这些实施例是为了使本公开彻底和完整，并且将向本领域技术人员充分传达本发明的范围。贯穿本公开，在本发明的各个图和实施例中，相同的附图标记指代相同的部件。
应注意，对“实施例”的引用不一定仅意味着一个实施例，并且对“实施例”的不同引用不一定是指相同的实施例。
应当理解，尽管本文中可以使用术语“第一”和/或“第二”来描述各种元件，但是这些元件不应该受这些术语的限制。这些术语仅用于区分一个元件与另一个元件。例如，在不脱离本公开的教导的情况下，下面讨论的第一元件可以被称为第二元件。类似地，第二元件也可以被称为第一元件。
应当理解，当一个元件被称为“耦接”或“连接”到另一个元件时，它可以直接耦接或连接到另一元件，或者可以在它们之间存在中间元件。相反，应该理解，当一个元件被称为“直接耦接”或“直接连接”到另一个元件时，不存在中间元件。解释元件之间的关系的其他表述，诸如“在……之间”、“直接在……之间”、“与……相邻”或“与……直接相邻”应以相同的方式解释。
本文中所使用的术语仅用于描述特定实施例的目的，而非限制性的。在本公开中，除非上下文另有明确说明，否则单数形式也旨在包括复数形式。还将理解的是，当在本说明书中使用时，术语“包括”、“包含”、“具有”等指定了所述特征、数量、步骤、操作、元件、组件和/或组合的存在，但不排除存在或添加一个或更多个其他特征、数量、步骤、操作、元件、组件和/或其组合。
上述示例性实施例仅用于理解本公开的技术精神的目的，并且本公开的范围不应限于上述示例性实施例。对于本公开所属领域的技术人员显而易见的是，除了上述示例性实施例之外，还可以基于本公开的技术精神进行其他修改。
除非另外定义，否则本文中所使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域的普通技术人员通常理解的含义相同的含义。除非在本公开中另外定义，否则这些术语不应被解释为理想的或过于形式的。
在下文中，将参考附图详细描述本发明的各种实施例。
图1是示出根据单个刷新命令的存储器的刷新操作的示例的波形图。
参考图1，刷新地址RA<0:12>可以表示用于存储器的刷新操作的刷新地址。例如，当刷新地址RA<0:12>为“0”时，可以刷新第0行(即，字线)。当刷新地址RA<0:12>为“1”时，可以刷新第一行。RACTV可以表示刷新控制信号RACTV。附加到刷新控制信号RACTV的数字可以表示基于相应的刷新控制信号而要被刷新的存储体。例如，当刷新控制信号RACTV<0,4,8,12>被激活时，第0、第4、第8和第12存储体可以被刷新，而当刷新控制信号RACTV<1,5,9,13>被激活时，第1、第5、第9和第13存储体可以被刷新。
参考图1，第0行可以在第0、第4、第8和第12存储体中刷新，然后可以在第1、第5、第9和第13存储体中刷新第0行，然后可以在第2、第6、第10和第14存储体中刷新第0行，然后可以在第3、第7、第11和第15存储体中刷新第0行。
在第3、第7、第11和第15存储体中完全刷新第0行之后，可以顺序地执行在第0、第4、第8和第12存储体中刷新第一行以及在其他存储体中刷新第一行的操作。
通过该操作，可以在第0存储体至第15存储体中刷新第0、第1、第2和第3行。此后，当再次向存储器施加刷新命令时，可以以相同的方式在第0存储体至第15存储体中刷新第4、第5、第6和第7行。
在图1中，'101'可以表示与存储器中的单个刷新命令相对应的刷新操作所花费的时间，并且该时间必须在规范中指定的刷新周期时间(tRFC)的范围内。在图1中，在刷新操作期间，存储体可以针对相同编号的行而被划分为四个组。该刷新操作可以被称为4-堆刷新操作。
图2是示出根据单个刷新命令的存储器的刷新操作的另一个示例的波形图。在图2中，可以同时刷新两个存储体，这与图1所示的不同。
参考图2，可以首先在第0和第8存储体中刷新第0行，然后可以在第1和第9存储体中刷新第0行，然后可以在第2和第10存储体中刷新第0行，然后可以在第3和第11存储体中刷新第0行，然后可以在第4和第12存储体中刷新第0行，然后可以在第5和第13存储体中刷新第0行，然后可以在第6和第14存储体中刷新第0行，以及然后可以在第7和第15存储体中刷新第0行。
在第7和第15存储体中完全刷新第0行之后，可以顺序地执行刷新第0和第8存储体的第一行以及刷新其他存储体的第一行的操作。
通过该操作，可以在第0存储体至第15存储体中刷新第0、第1、第2和第3行。随后，当再次向存储器施加刷新命令时，在第0存储体至第15存储体中的第4、第5、第6和第7行可以以相同的方式被刷新。
在图2中，'201'可以表示与存储器中的单个刷新命令相对应的刷新操作所需的时间，并且该时间必须在规范中指定的tRFC的范围内。在图2中，在刷新操作期间，存储体可以针对相同编号的行而被划分为八个组。该刷新操作可以被称为8-堆刷新操作。
由于刷新操作消耗大量电流，因此必须在给定时间内分布式执行刷新操作。为此，8堆刷新操作可能比4堆刷新操作更有利。另外，增大刷新控制信号RACTV之间的刷新激活间隔(例如，在RACTV<0,8>与RACTV<1,9>之间的激活定时差异)是有利的。然而，这增加了刷新操作所需的时间，使得难以保持在存储器规范中指定的tRFC值。
图3是示出根据本发明的一个实施例的存储器的框图。
参考图3，存储器可以包括第一区域至第八区域(即，存储区域)、控制信号发生电路310、地址计数器320和刷新停止电路330。
第一区域可以包括第0存储体BK0和第8存储体BK8。当第一刷新控制信号RACTV<0,8>被激活时，可以在第一区域的存储体BK0和BK8中刷新与刷新地址RA<0:12>相对应的行。
第二区域可以包括第一存储体BK1和第九存储体BK9。当第二刷新控制信号RACTV<1,9>被激活时，可以在第二区域的存储体中刷新与刷新地址RA<0:12>相对应的行。类似地，第三区域可以包括第二存储体BK2和第十存储体BK10，并且第四区域可以包括第三存储体BK3和第十一存储体BK11。第五区域可以包括第四存储体BK4和第十二存储体BK12。第六区域可以包括第五存储体BK5和第十三存储体BK13，第七区域可以包括第六存储体BK6和第十四存储体BK14。第八区域可以包括第七存储体BK7和第十五存储体BK15。在第三区域至第八区域中，就像在第一区域中一样，当第三刷新控制信号至第八刷新控制信号RACTV<2,10>、RACTV<3,11>、RACTV<4,12>、RACTV<5,13>、RACTV<6,14>和RACTV<7,15>分别被激活时，可以刷新与刷新地址RA<0:12>相对应的行。
控制信号发生电路310可以基于刷新信号REF而产生第一刷新控制信号至第八刷新控制信号RACTV<0,8>、RACTV<1,9>、RACTV<2,10>、RACTV<3,11>、RACTV<4,12>、RACTV<5,13>、RACTV<6,14>和RACTV<7,15>，所述刷新信号REF为当刷新命令被施加到存储器时在内部被激活的信号。控制信号发生电路310可以响应于刷新信号REF的激活而激活第一刷新控制信号RACTV<0,8>，通过顺序地延迟第一刷新控制信号RACTV<0,8>来激活第二刷新控制信号至第八刷新控制信号RACTV<1,9>、RACTV<2,10>、RACTV<3,11>、RACTV<4,12>、RACTV<5,13>、RACTV<6,14>和RACTV<7,15>，以及通过延迟第八刷新控制信号RACTV<7,15>来再次激活第一刷新控制信号RACTV<0,8>。控制信号发生电路310可以响应于停止信号STOPB而停止激活第一刷新控制信号至第八刷新控制信号RACTV<0,8>、RACTV<1,9>、RACTV<2,10>、RACTV<3,11>、RACTV<4,12>、RACTV<5,13>、RACTV<6,14>和RACTV<7,15>。
地址计数器320可以响应于第八刷新控制信号RACTV<7,15>而改变刷新地址RA<0:12>的值，所述第八刷新控制信号RACTV<7,15>为在第一刷新控制信号至第八刷新控制信号RACTV<0,8>、RACTV<1,9>、RACTV<2,10>、RACTV<3,11>、RACTV<4,12>、RACTV<5,13>、RACTV<6,14>和RACTV<7,15>之中最后被激活的信号。例如，每当第八刷新控制信号RACTV<7,15>被激活时，地址计数器320可以将刷新地址RA<0:12>的值增加“1”。在该图中，地址计数器320可以响应于第八脉冲信号FACT<7,15>的下降沿而改变刷新地址RA<0:12>的值。第八脉冲信号FACT<7,15>与第八刷新控制信号RACTV<7,15>在基本相同的时间处被激活，并且在第八刷新控制信号RACTV<7,15>被去激活之前被去激活，因此最终地址计数器320可以被认为响应于第八刷新控制信号RACTV<7,15>的激活而操作。
当第一刷新控制信号至第八刷新控制信号RACTV<0,8>、RACTV<1,9>、RACTV<2,10>、RACTV<3,11>、RACTV<4,12>、RACTV<5,13>、RACTV<6,14>和RACTV<7,15>的激活被重复预定循环次数时，刷新停止电路330可以产生用于停止刷新操作的停止信号STOPB。这里，预定循环次数可以根据当将单个刷新命令施加到存储器时要刷新的行数而变化。例如，当预定循环次数为4时，每当向存储器施加单个刷新命令时，可以针对存储体BK0至BK15中的每个存储体刷新4个行。当预定循环次数为6时，每当向存储器施加单个刷新命令时，可以针对存储体BK0至BK15中的每个存储体刷新6个行。刷新停止电路330可以能够计算出第一刷新控制信号至第八刷新控制信号RACTV<0,8>、RACTV<1,9>、RACTV<2,10>、RACTV<3,11>、RACTV<4,12>、RACTV<5,13>、RACTV<6,14>和RACTV<7,15>基于第八脉冲信号FACT<7,15>而被激活多少次循环。
尽管图3示出了存储器被划分为八个区域并且每个区域包括两个存储体的示例，但是对于本领域技术人员显而易见的是，区域的数量和每个区域中包括的存储体的数量可以不同。
图4是图3中所示的控制信号发生电路310的详图。
参考图4，控制信号发生电路310可以包括脉冲发生器410、第一延迟电路420_0至第八延迟电路420_7以及第一预充电延迟电路480_0至第八预充电延迟电路480_7。
脉冲发生器410可以基于刷新信号REF而产生第一脉冲信号FACT<0,8>。脉冲发生器410可以包括延迟线411、反相器412、与非门413和反相器414。脉冲发生器410可以产生第一脉冲信号FACT<0,8>，其在刷新信号REF与通过延迟并反相刷新信号REF而获得的反相器412的输出信号都处于逻辑高电平时被激活。也就是说，脉冲发生器410可以被形成为上升沿检测器，并且第一脉冲信号FACT<0,8>可以在刷新信号REF的上升沿处被激活。
当在第一脉冲信号FACT<0,8>与第九脉冲信号FACT_FEED之间的一个或更多个脉冲信号被激活时，第一延迟电路420_0可以激活第一刷新控制信号RACTV<0,8>。当第一预充电信号PRE<0,8>被激活时，第一延迟电路420_0可以去激活第一刷新控制信号RACTV<0,8>。此外，第一延迟电路420_0可以通过延迟第一刷新控制信号RACTV<0,8>来产生第二脉冲信号FACT<1,9>。第一延迟电路420_0可以包括逻辑组合器430_0、SR锁存器440_0和延迟器450_0。
逻辑组合器430_0可以包括与非门431_0、反相器432_0、或非门433_0和反相器434_0。逻辑组合器430_0的输出信号可以被输入到SR锁存器440_0的置位端子。当停止信号STOPB被去激活为逻辑高电平时，如果在第一脉冲信号FACT<0,8>与第九脉冲信号FACT_FEED之间的一个或更多个信号被激活为逻辑高电平，则逻辑组合器430_0可以将输入到SR锁存器440_0的置位端子的信号激活为逻辑高电平。然而，当停止信号STOPB被激活为逻辑低电平时，即使第九脉冲信号FACT_FEED被激活为逻辑高电平，逻辑组合器430_0也可以不将输入到SR锁存器440_0的置位端子的信号激活为逻辑高电平。
SR锁存器440_0可以包括两个交叉耦接的或非门441_0和442_0以及反相器443_0。当输入到置位端子的信号(即，反相器434_0的输出信号)被激活为逻辑高电平时，SR锁存器440_0可以将第一刷新控制信号RACTV<0,8>激活为逻辑高电平。当输入到SR锁存器440_0的复位端子的第一预充电信号PRE<0,8>被激活时，SR锁存器440_0可以将第一刷新控制信号RACTV<0,8>去激活为逻辑低电平。
延迟器450_0可以包括延迟线(堆DLY)451_0、与非门452_0、反相器453_0、延迟线(DLY)454_0、反相器455_0、与非门456_0和反相器457_0。延迟器450_0可以通过延迟第一刷新控制信号RACTV<0,8>来产生第二脉冲信号FACT<1,9>。在第一刷新控制信号RACTV<0,8>的激活定时与第二脉冲信号FACT<1,9>的激活定时之间的差异可以基于延迟线451_0的延迟值来确定，并且第二脉冲信号FACT<1,9>的脉冲宽度可以由延迟线454_0来确定。
当第二脉冲信号FACT<1,9>被激活时，第二延迟电路420_1可以激活第二刷新控制信号RACTV<1,9>。当第二预充电信号PRE<1,9>被激活时，第二延迟电路420_1可以去激活第二刷新控制信号RACTV<1,9>。第二延迟电路420_1可以通过延迟第二刷新控制信号RACTV<1,9>来产生第三脉冲信号FACT<2,10>。第二延迟电路420_1可以包括SR锁存器440_1和延迟器450_1。当第二脉冲信号FACT<1,9>被激活为逻辑高电平时，SR锁存器440_1可以将第二刷新控制信号RACTV<1,9>激活为逻辑高电平。当第二预充电信号PRE<1,9>被激活为逻辑高电平时，SR锁存器440_1可以将第二刷新控制信号RACTV<1,9>去激活为逻辑低电平。延迟器450_1可以通过延迟第二刷新控制信号RACTV<1,9>来产生第三脉冲信号FACT<2,10>。第二延迟电路420_1的SR锁存器440_1和延迟器450_1可以被设计为与第一延迟电路420_0的SR锁存器440_0和延迟器450_0相同。
当第三脉冲信号FACT<2,10>被激活时，第三延迟电路420_2可以激活第三刷新控制信号RACTV<2,10>。当第三预充电信号PRE<2,10>被激活时，第三延迟电路420_2可以去激活第三刷新控制信号RACTV<2,10>。第三延迟电路420_2可以通过延迟第三刷新控制信号RACTV<2,10>来产生第四脉冲信号FACT<3,11>。第三延迟电路420_2可以包括SR锁存器440_2和延迟器450_2。当第三脉冲信号FACT<2,10>被激活为逻辑高电平时，SR锁存器440_2可以将第三刷新控制信号RACTV<2,10>激活为逻辑高电平。当第三预充电信号PRE<2,10>被激活为逻辑高电平时，SR锁存器440_2可以将第三刷新控制信号RACTV<2,10>去激活为逻辑低电平。延迟器450_2可以通过延迟第三刷新控制信号RACTV<2,10>来产生第四脉冲信号FACT<3,11>。第三延迟电路420_2的SR锁存器440_2和延迟器450_2可以被设计为与第一延迟电路420_0的SR锁存器440_0和延迟器450_0相同。
当第四脉冲信号FACT<3,11>被激活时，第四延迟电路420_3可以激活第四刷新控制信号RACTV<3,11>。当第四预充电信号PRE<3,11>被激活时，第四延迟电路420_3可以去激活第四刷新控制信号RACTV<3,11>。第四延迟电路420_3可以通过延迟第四刷新控制信号RACTV<3,11>来产生第五脉冲信号FACT<4,12>。第四延迟电路420_3可以包括SR锁存器440_3和延迟器450_3。当第四脉冲信号FACT<3,11>被激活为逻辑高电平时，SR锁存器440_3可以将第四刷新控制信号RACTV<3,11>激活为逻辑高电平。当第四预充电信号PRE<3,11>被激活为逻辑高电平时，SR锁存器440_3可以将第四刷新控制信号RACTV<3,11>去激活为逻辑低电平。延迟器450_3可以通过延迟第四刷新控制信号RACTV<3,11>来产生第五脉冲信号FACT<4,12>。第四延迟电路420_3的SR锁存器440_3和延迟器450_3可以被设计为与第一延迟电路420_0的SR锁存器440_0和延迟器450_0相同。
当第五脉冲信号FACT<4,12>被激活时，第五延迟电路420_4可以激活第五刷新控制信号RACTV<4,12>。当第五预充电信号PRE<4,12>被激活时，第五延迟电路420_4可以去激活第五刷新控制信号RACTV<4,12>。第五延迟电路420_4可以通过延迟第五刷新控制信号RACTV<4,12>来产生第六脉冲信号FACT<5,13>。第五延迟电路420_4可以包括SR锁存器440_4和延迟器450_4。当第五脉冲信号FACT<4,12>被激活为逻辑高电平时，SR锁存器440_4可以将第五刷新控制信号RACTV<4,12>激活为逻辑高电平。当第五预充电信号PRE<4,12>被激活为逻辑高电平时，SR锁存器440_4可以将第五刷新控制信号RACTV<4,12>去激活为逻辑低电平。延迟器450_4可以通过延迟第五刷新控制信号RACTV<4,12>来产生第六脉冲信号FACT<5,13>。第五延迟电路420_4的SR锁存器440_4和延迟器450_4可以被设计为与第一延迟电路420_0的SR锁存器440_0和延迟器450_0相同。
当第六脉冲信号FACT<5,13>被激活时，第六延迟电路420_5可以激活第六刷新控制信号RACTV<5,13>。当第六预充电信号PRE<5,13>被激活时，第六延迟电路420_5可以去激活第六刷新控制信号RACTV<5,13>。第六延迟电路420_5可以通过延迟第六刷新控制信号RACTV<5,13>来产生第七脉冲信号FACT<6,14>。第六延迟电路420_5可以包括SR锁存器440_5和延迟器450_5。当第六脉冲信号FACT<5,13>被激活为逻辑高电平时，SR锁存器440_5可以将第六刷新控制信号RACTV<5,13>激活为逻辑高电平。当第六预充电信号PRE<5,13>被激活为逻辑高电平时，SR锁存器440_5可以将第六刷新控制信号RACTV<5,13>去激活为逻辑低电平。延迟器450_5可以通过延迟第六刷新控制信号RACTV<5,13>来产生第七脉冲信号FACT<6,14>。第六延迟电路420_5的SR锁存器440_5和延迟器450_5可以被设计为与第一延迟电路420_0的SR锁存器440_0和延迟器450_0相同。
当第七脉冲信号FACT<6,14>被激活时，第七延迟电路420_6可以激活第七刷新控制信号RACTV<6,14>。当第七预充电信号PRE<6,14>被激活时，第七延迟电路420_6可以去激活第七刷新控制信号RACTV<6,14>。第七延迟电路420_6可以通过延迟第七刷新控制信号RACTV<6,14>来产生第八脉冲信号FACT<7,15>。第七延迟电路420_6可以包括SR锁存器440_6和延迟器450_6。当第七脉冲信号FACT<6,14>被激活为逻辑高电平时，SR锁存器440_6可以将第七刷新控制信号RACTV<6,14>激活为逻辑高电平。当第七预充电信号PRE<6,14>被激活为逻辑高电平时，SR锁存器440_6可以将第七刷新控制信号RACTV<6,14>去激活为逻辑低电平。延迟器450_6可以通过延迟第七刷新控制信号RACTV<6,14>来产生第八脉冲信号FACT<7,15>。第七延迟电路420_6的SR锁存器440_6和延迟器450_6可以被设计为与第一延迟电路420_0的SR锁存器440_0和延迟器450_0相同。
当第八脉冲信号FACT<7,15>被激活时，第八延迟电路420_7可以激活第八刷新控制信号RACTV<7,15>。当第八预充电信号PRE<7,15>被激活时，第八延迟电路420_7可以去激活第八刷新控制信号RACTV<7,15>。第八延迟电路420_7可以通过延迟第八刷新控制信号RACTV<7,15>来产生第九脉冲信号FACT_FEED。第八延迟电路420_7可以包括SR锁存器440_7和延迟器450_7。当第八脉冲信号FACT<7,15>被激活为逻辑高电平时，SR锁存器440_7可以将第八刷新控制信号RACTV<7,15>激活为逻辑高电平。当第八预充电信号PRE<7,15>被激活为逻辑高电平时，SR锁存器440_7可以将第八刷新控制信号RACTV<7,15>去激活为逻辑低电平。延迟器450_7可以通过延迟第八刷新控制信号RACTV<7,15>来产生第九脉冲信号FACT_FEED。第八延迟电路420_7的SR锁存器440_7和延迟器450_7可以被设计为与第一延迟电路420_0的SR锁存器440_0和延迟器450_0相同。
第一预充电延迟电路480_0可以通过延迟第一刷新控制信号RACTV<0,8>来产生第一预充电信号PRE<0,8>。第一预充电延迟电路480_0的延迟值可以与第一刷新控制信号RACTV<0,8>的激活区段的宽度相对应。以与第一预充电延迟电路480_0相同的方式，第二预充电延迟电路480_1至第八预充电延迟电路480_7可以通过分别延迟第二刷新控制信号至第八刷新控制信号RACTV<1,9>、RACTV<2,10>、RACTV<3,11>、RACTV<4,12>、RACTV<5,13>、RACTV<6,14>和RACTV<7,15>而产生第二预充电信号至第八预充电信号PRE<1,9>、PRE<2,10>、PRE<3,11>、PRE<4,12>、PRE<5,13>、PRE<6,14>和PRE<7,15>。
图5是图3中所示的刷新停止电路330的详图。
参考图5，刷新停止电路330可以包括计数器510和比较器520。
计数器510可以响应于第八脉冲信号FACT<7,15>的下降沿而增加代码CODE<0:2>的值(即，计数值)。第八脉冲信号FACT<7,15>可以与第八刷新控制信号RACTV<7,15>在基本相同的时刻处被激活，并且在第八刷新控制信号RACTV<7,15>被去激活之前被去激活。因此，每当第八刷新控制信号RACTV<7,15>被激活时，代码CODE<0:2>的值可以增加。此外，计数器510可以响应于刷新信号REF的去激活而将代码CODE<0:2>的值初始化为0。由计数器510产生的代码CODE<0:2>的值可以表示在刷新操作期间第一刷新控制信号至第八刷新控制信号RACTV<0,8>、RACTV<1,9>、RACTV<2,10>、RACTV<3,11>、RACTV<4,12>、RACTV<5,13>、RACTV<6,14>和RACTV<7,15>被激活多少次循环。例如，如果代码CODE<0:2>的值是3，则可以判定第一刷新控制信号至第八刷新控制信号RACTV<0,8>、RACTV<1,9>、RACTV<2,10>、RACTV<3,11>、RACTV<4,12>、RACTV<5,13>、RACTV<6,14>和RACTV<7,15>被激活三次。
比较器520可以将代码CODE<0:2>的值与预定循环值ROUND<0:2>进行比较，并且当两个值相同时，将停止信号STOPB激活为逻辑低电平。在下文中，假设预定循环值是“4”。
图6是用于描述图3中所示的存储器的刷新操作的波形图。
参考图6，刷新信号REF可以在时刻'601'处被激活，并且第一刷新控制信号RACTV<0,8>可以响应于刷新信号REF而被激活。第二刷新控制信号至第八刷新控制信号RACTV<1,9>、RACTV<2,10>、RACTV<3,11>、RACTV<4,12>、RACTV<5,13>、RACTV<6,14>和RACTV<7,15>可以被顺序地激活。以这种方式，可以在存储体BK0至BK15中执行针对第0行的刷新操作。
行地址可以响应于在时刻602处被激活的第八刷新控制信号RACTV<7,15>而被改变为“1”，并且第一刷新控制信号RACTV<0,8>可以在时刻603处再次被激活。在时刻603之后，第二刷新控制信号至第八刷新控制信号RACTV<1,9>、RACTV<2,10>、RACTV<3,11>、RACTV<4,12>、RACTV<5,13>、RACTV<6,14>和RACTV<7,15>可以被顺序地激活。以这种方式，可以在存储体BK0至BK15中执行针对第一行的刷新操作。
行地址可以响应于在时刻604处被激活的第八刷新控制信号RACTV<7,15>而被改变为“2”，并且第一刷新控制信号RACTV<0,8>可以在时刻605处再次被激活。在时刻605之后，第二刷新控制信号至第八刷新控制信号RACTV<1,9>、RACTV<2,10>、RACTV<3,11>、RACTV<4,12>、RACTV<5,13>、RACTV<6,14>和RACTV<7,15>可以被顺序地激活。以这种方式，可以在存储体BK0至BK15中执行针对第二行的刷新操作。
行地址可以响应于在时刻606处被激活的第八刷新控制信号RACTV<7,15>而被改变为“3”，并且第一刷新控制信号RACTV<0,8>可以在时刻607处再次被激活。在时刻607之后，第二刷新控制信号至第八刷新控制信号RACTV<1,9>、RACTV<2,10>、RACTV<3,11>、RACTV<4,12>、RACTV<5,13>、RACTV<6,14>和RACTV<7,15>可以被顺序地激活。以这种方式，可以在存储体BK0至BK15中执行针对第三行的刷新操作。
由于停止信号STOPB响应于在时刻'608'处被激活的第八刷新控制信号RACTV<7,15>而被激活，因此第一刷新控制信号至第八刷新控制信号RACTV<0,8>、RACTV<1,9>、RACTV<2,10>、RACTV<3,11>、RACTV<4,12>、RACTV<5,13>、RACTV<6,14>和RACTV<7,15>可以不再被激活。
通过这一系列操作，可以执行针对存储体BK0至BK15的每个存储体中的四个行的刷新操作。
在图1和图2中所示的刷新操作中，针对每次循环区分刷新操作。例如，在图2中，在第一刷新控制信号至第八刷新控制信号RACTV<0,8>、RACTV<1,9>、RACTV<2,10>、RACTV<3,11>、RACTV<4,12>、RACTV<5,13>、RACTV<6,14>和RACTV<7,15>之中，相邻的刷新控制信号的激活区段可以彼此重叠，但是在第八刷新控制信号RACTV<7,15>被激活以及然后被去激活之后，第一刷新控制信号RACTV<0,8>可以被激活以仅使下次循环的刷新操作被执行。换言之，每当行地址RA<0:12>被改变时，就会导致没有刷新控制信号被激活的区段。
然而，在图6的刷新操作中，不论循环如何，第一刷新控制信号至第八刷新控制信号RACTV<0,8>、RACTV<1,9>、RACTV<2,10>、RACTV<3,11>、RACTV<4,12>、RACTV<5,13>、RACTV<6,14>和RACTV<7,15>都可以被连续且均匀地激活。因此，可以均匀地分配在刷新操作期间消耗的电流量。此外，当行地址RA<0:12>被改变时，不会导致没有刷新控制信号被激活的区段。即，第八刷新控制信号RACTV<7,15>的激活区段与后续循环的第一刷新控制信号RACTV<0,8>的激活区段彼此部分地重叠。因此，可以减少刷新操作所需的时间。例如，图6中的刷新操作所需的时间'610'可以比图2中的刷新操作所需的时间'201'短。
此外，当刷新操作同时被执行时，第一刷新控制信号至第八刷新控制信号RACTV<0,8>、RACTV<1,9>、RACTV<2,10>、RACTV<3,11>、RACTV<4,12>、RACTV<5,13>、RACTV<6,14>和RACTV<7,15>之间的时间差可以称为堆延迟，可以被设置得很大，这是有利的。
根据本发明的实施例，可以有效地刷新存储器的多个区域(即，存储体)。
虽然已经关于特定实施例描述了本发明，但是对于本领域技术人员来说显而易见的是，在不脱离如所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。

Claims (10)

1.一种存储器，包括：
第一区域至第N区域，其分别基于第一刷新控制信号至第N刷新控制信号而被刷新；
控制信号发生电路，其适用于通过顺序地延迟所述第一刷新控制信号而产生第二刷新控制信号至第N刷新控制信号，并且通过延迟所述第N刷新控制信号而产生所述第一刷新控制信号；
地址计数器，其适用于基于所述第N刷新控制信号来改变刷新地址，所述刷新地址与激活所述第一刷新控制信号至第N刷新控制信号的每次循环相对应；以及
刷新停止电路，其适用于当所述循环被重复预定次数时停止刷新操作，
其中，在与前一循环相对应的所述第N刷新控制信号被去激活之前，所述第一刷新控制信号被激活，以及
其中，在所述第一刷新控制信号至第N刷新控制信号之中的相邻的刷新控制信号的激活区段彼此部分地重叠。
2.如权利要求1所述的存储器，其中，所述控制信号发生电路包括：
脉冲发生器，其适用于基于刷新信号而产生第一脉冲信号；
第一延迟电路，其适用于：当所述第一脉冲信号至第N+1脉冲信号之中的一个或更多个脉冲信号被激活时，激活所述第一刷新控制信号，并且通过延迟所述第一刷新控制信号而产生第二脉冲信号；以及
第二延迟电路至第N延迟电路，其适用于：当第二脉冲信号至第N脉冲信号被激活时，激活所述第二刷新控制信号至第N刷新控制信号，并且通过延迟所述第二刷新控制信号至第N刷新控制信号而产生第三脉冲信号至第N+1脉冲信号。
3.如权利要求2所述的存储器，其中，所述控制信号发生电路还包括：
第一预充电延迟电路至第N预充电延迟电路，其适用于通过延迟所述第一刷新控制信号至第N刷新控制信号而产生第一预充电信号至第N预充电信号，
其中，当所述第一预充电信号至第N预充电信号被激活时，所述第一延迟电路至第N延迟电路将所述第一刷新控制信号至第N刷新控制信号去激活。
4.如权利要求1所述的存储器，其中，所述刷新停止电路包括：
计数器，其适用于响应于所述第N刷新控制信号而增加计数值；以及
比较器，其适用于将所述计数值与预定循环次数进行比较，并且当所述计数值与所述预定循环次数相同时，将停止信号激活以停止刷新操作。
5.如权利要求4所述的存储器，其中，当刷新信号被去激活时，所述计数器将所述计数值初始化。
6.如权利要求1所述的存储器，其中，在所述第一区域至第N区域中的每个区域中，当所述第一刷新控制信号至第N刷新控制信号之中与所述每个区域相对应的刷新控制信号被激活时，与所述刷新地址相对应的行被激活。
7.如权利要求1所述的存储器，其中，所述第一区域至第N区域中的每个区域包括一个或更多个存储体。
8.一种存储器的操作方法，所述存储器包括第一区域至第N区域，其中N是等于或大于2的整数，所述操作方法包括：
针对第K地址而顺序地刷新所述第一区域至第N区域，其中K是等于或大于0的整数；
在所述第N区域中完成针对所述第K地址的刷新操作之前，在所述第一区域中开始针对第K+1地址的刷新操作；以及
针对所述第K+1地址而顺序地刷新第二区域至第N区域，
其中，在针对所述第K地址而顺序地刷新所述第一区域至第N区域的步骤中，
相邻区域的刷新操作区段彼此部分地重叠。
9.如权利要求8所述的操作方法，其中，在所述第N区域中完成针对所述第K地址的刷新操作之后，在所述第一区域中完成针对所述第K+1地址的刷新操作。
10.一种存储器，包括：
多个存储体，其针对刷新操作而被分组并且基于行地址和多个刷新控制信号而被刷新，所述多个刷新控制信号中的每个刷新控制信号对应于所述多个存储体的每个组；以及
控制信号发生电路，其适用于产生基于刷新信号而被顺序地激活的所述多个刷新控制信号，并且改变与激活所述多个刷新控制信号的每次循环相对应的所述行地址，
其中，所述多个刷新控制信号之中的最后刷新控制信号的激活区段与后续循环的多个刷新控制信号之中的第一刷新控制信号的激活区段彼此部分地重叠，
其中，在与前一循环相对应的所述最后刷新控制信号被去激活之前，所述第一刷新控制信号被激活，以及
其中，在所述第一刷新控制信号至所述最后刷新控制信号之中的相邻的刷新控制信号的激活区段彼此部分地重叠。
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