JP2022051363A - メモリシステム - Google Patents

メモリシステム Download PDF

Info

Publication number
JP2022051363A
JP2022051363A JP2020157798A JP2020157798A JP2022051363A JP 2022051363 A JP2022051363 A JP 2022051363A JP 2020157798 A JP2020157798 A JP 2020157798A JP 2020157798 A JP2020157798 A JP 2020157798A JP 2022051363 A JP2022051363 A JP 2022051363A
Authority
JP
Japan
Prior art keywords
temperature
memory
memory system
threshold value
group
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2020157798A
Other languages
English (en)
Inventor
征平 浅見
Shohei Asami
敏克 檜田
Toshikatsu Hida
理気 鈴木
Riki Suzuki
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2020157798A priority Critical patent/JP2022051363A/ja
Priority to TW110121453A priority patent/TWI776547B/zh
Priority to TW111128058A priority patent/TWI835222B/zh
Priority to US17/349,248 priority patent/US11462256B2/en
Priority to CN202110755924.2A priority patent/CN114203214A/zh
Publication of JP2022051363A publication Critical patent/JP2022051363A/ja
Priority to US17/888,065 priority patent/US11710515B2/en
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40626—Temperature related aspects of refresh operations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • G11C16/3495—Circuits or methods to detect or delay wearout of nonvolatile EPROM or EEPROM memory devices, e.g. by counting numbers of erase or reprogram cycles, by using multiple memory areas serially or cyclically
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0411—Online error correction

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Iron Core Of Rotating Electric Machines (AREA)
  • Soundproofing, Sound Blocking, And Sound Damping (AREA)
  • Vehicle Body Suspensions (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Memory System (AREA)

Abstract

【課題】データの信頼性の悪化を抑制する。【解決手段】一実施形態のメモリシステムは、各々が複数のメモリセルを含む複数のグループを含む不揮発性メモリと、メモリコントローラと、を備える。メモリコントローラは、第１グループへの書込み処理における第１温度と、第１グループへの書込み処理の後における第２温度と、が条件を満たす場合、第１グループに対するリフレッシュ処理を実行するように構成される。【選択図】図８

Description

実施形態は、メモリシステムに関する。
半導体記憶装置としてのＮＡＮＤ型フラッシュメモリと、半導体記憶装置を制御するメモリコントローラと、を含むメモリシステムが知られている。
米国特許第１０２４９３４９号明細書 特許第４７０１８０７号公報 米国特許出願公開第２０１９／０１４６６８７号明細書
データの信頼性の悪化を抑制する。
実施形態のメモリシステムは、各々が複数のメモリセルを含む複数のグループを含む不揮発性メモリと、メモリコントローラと、を備える。上記メモリコントローラは、第１グループへの書込み処理における第１温度と、上記第１グループへの書込み処理の後における第２温度と、が条件を満たす場合、上記第１グループに対するリフレッシュ処理を実行するように構成される。
第１実施形態に係るメモリシステムの構成を説明するためのブロック図。 第１実施形態に係る不揮発性メモリの構成を説明するためのブロック図。 第１実施形態に係るメモリセルアレイの構成を説明するための回路図。 第１実施形態に係るメモリセルアレイの閾値電圧分布を説明するための模式図。 第１実施形態に係るメモリシステムにおける書込み処理時と読出し処理時の温度の違いに伴う閾値電圧分布の変化を説明するための模式図。 第１実施形態に係るメモリシステムの温度管理情報を説明するための概念図。 第１実施形態に係るメモリシステムのリフレッシュ予約情報を説明するための概念図。 第１実施形態に係るメモリシステムにおける温度管理情報の更新処理を説明するためのフローチャート。 第１実施形態に係るメモリシステムにおけるリフレッシュ予約判定処理を説明するためのフローチャート。 第１実施形態に係るメモリシステムの状態と温度推移との関係を説明するためのダイアグラム。 第２実施形態に係るメモリシステムの温度管理情報を説明するための概念図。 第２実施形態に係るメモリシステムにおける温度管理情報の更新処理を説明するためのフローチャート。 第２実施形態に係るメモリシステムにおけるリフレッシュ予約判定処理を説明するためのフローチャート。 第３実施形態に係るメモリシステムの温度管理情報を説明するための概念図。 第３実施形態に係るメモリシステムにおける温度管理情報の更新処理の第１例を説明するためのフローチャート。 第３実施形態に係るメモリシステムにおける温度管理情報の更新処理の第２例を説明するためのフローチャート。 第３実施形態に係るメモリシステムにおけるリフレッシュ予約判定処理を説明するためのフローチャート。 第４実施形態に係るメモリシステムにおけるリフレッシュ予約判定処理を説明するためのフローチャート。
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。
１．第１実施形態
第１実施形態に係るメモリシステムについて説明する。
１．１ 構成
第１実施形態について説明する。以下では、不揮発性メモリとしてＮＡＮＤ型フラッシュメモリを含むメモリシステムについて説明する。
１．１．１ メモリシステム
まず、メモリシステムを含む構成について、図１を用いて説明する。
図１に示すように、メモリシステム１は、外部のホスト機器２に接続され、ホスト機器２からの命令に応じて各種動作を実行し得る。また、メモリシステム１は、不揮発性メモリ１０、揮発性メモリ２０、及びメモリコントローラ３０を含む。不揮発性メモリ１０、揮発性メモリ２０、及びメモリコントローラ３０は、例えばそれらの組み合わせにより一つの半導体装置を構成してもよく、その例としてはＳＤＴＭカードのようなメモリカードや、ＵＦＳ（universal flash storage）、ＳＳＤ（solid state drive）等が挙げられる。
不揮発性メモリ１０（以下、ＮＡＮＤフラッシュメモリ１０）は、例えば、各々が複数のメモリセルを含む複数のチップ１０－０～１０－Ｎを含む（Ｎは１以上の整数）。ＮＡＮＤフラッシュメモリ１０は、ホスト機器２から書き込みを指示されたデータを不揮発に記憶する。また、ＮＡＮＤフラッシュメモリ１０は、ホスト機器２から読み出しを指示されたデータを、メモリコントローラ３０を介してホスト機器２に出力する。
揮発性メモリ２０（以下、ＤＲＡＭ２０）は、例えばＤＲＡＭ（Dynamic random access memory）であり、ＮＡＮＤフラッシュメモリ１０を管理するためのファームウェアや、各種の管理情報を記憶する。例えば、ＤＲＡＭ２０は、ＮＡＮＤフラッシュメモリ１０に記憶されたデータの信頼性の悪化の抑制に使用される情報として、温度管理情報２１及びリフレッシュ予約情報２２を記憶する。
温度管理情報２１には、ＮＡＮＤフラッシュメモリ１０にデータが書き込まれた記憶領域と、当該データが書き込まれた際の温度に関連する情報と、が対応づけて記憶される。
リフレッシュ予約情報２２には、ＮＡＮＤフラッシュメモリ１０内のデータが書き込まれた記憶領域のうち、リフレッシュ処理を実行すべき記憶領域のリストが記憶される。
リフレッシュ処理は、例えば、ＮＡＮＤフラッシュメモリ１０内の或る記憶領域に書き込まれたデータを、後述するエラー訂正処理の実行後に新たな記憶領域に書き込むことにより、当該データを読み出した際にデータに含まれるエラーの数（エラービット数）を低減させる処理を含む。
メモリコントローラ３０は、プロセッサ（ＣＰＵ）３１、バッファメモリ３２、ホストインタフェース回路３３、ＥＣＣ回路３４、ＮＡＮＤインタフェース回路３５、及びＤＲＡＭインタフェース回路３６を含む。なお、以下に説明されるメモリコントローラ３０の各部３１－３６の機能は、ハードウェア構成、又はハードウェア資源とファームウェアとの組合せ構成のいずれでも実現可能である。
プロセッサ３１は、ＲＯＭ（Read only memory）に記憶されたプログラムをロードすることによってメモリコントローラ３０全体の動作を制御する。例えば、プロセッサ３１は、ホスト機器２から書込み要求を受信した際には、それに応答して、書込み処理を実行する。読出し処理及び消去処理の際も同様である。
バッファメモリ３２は、例えばＳＲＡＭ（Static random access memory）であり、メモリコントローラ３０がＮＡＮＤフラッシュメモリ１０から読み出したデータや、ホスト機器２から受信した書込みデータ等を一時的に記憶する。
ホストインタフェース回路３３は、ホストバスを介してホスト機器２と接続され、メモリコントローラ３０とホスト機器２との間の通信を司る。ホストバスは、例えば、ＳＤＴＭインタフェース、ＳＡＳ（Serial attached SCSI(small computer system interface)）、ＳＡＴＡ（Serial ATA(advanced technology attachment)）、又はＰＣＩｅＴＭ（Peripheral component interconnect express）等に準拠したバスである。
ＥＣＣ回路３４は、ＮＡＮＤフラッシュメモリ１０に記憶されるデータに関するエラー検出処理及びエラー訂正処理を行う。すなわちＥＣＣ回路３４は、データの書き込み時には誤り訂正符号を生成して、これを書込みデータに付与し、データの読出し処理時にはこれを復号し、エラービットの有無を検出する。そしてエラービットが検出された際には、そのエラービットのエラー位置を特定し、エラー訂正する。エラー訂正の方法は、例えば、硬判定復号（Hard decision decoding）及び軟判定復号（Soft decision decoding）を含む。硬判定復号に用いられる符号としては、例えば、ＢＣＨ（Bose‐Chaudhuri‐Hocquenghem）符号やＲＳ（Reed‐Solomon）符号等を用いることができ、軟判定復号に用いられる符号としては、例えば、ＬＤＰＣ（Low Density Parity Check）符号等を用いることができる。
ＮＡＮＤインタフェース回路３５は、ＮＡＮＤバスによってＮＡＮＤフラッシュメモリ１０と接続され、ＮＡＮＤフラッシュメモリ１０との通信を司る。ＮＡＮＤインタフェース回路３５は、メモリコントローラ３０とＮＡＮＤフラッシュメモリ１０と間におけるデータ、コマンド、及びアドレスの転送を制御し、ＮＡＮＤフラッシュメモリ１０内の各チップ１０－０～１０－Ｎを独立に制御し得る。ＮＡＮＤインタフェース回路３５は、ＮＡＮＤインタフェース規格に準拠する。
ＤＲＡＭインタフェース回路３６は、ＤＲＡＭ２０に接続され、メモリコントローラ３０とＤＲＡＭ２０との間の通信を司る。ＤＲＡＭインタフェース回路３６は、ＤＲＡＭインタフェース規格に準拠する。
１．１．２ チップ
次に、ＮＡＮＤフラッシュメモリ１０内のチップの構成について、図２を用いて説明する。図２では、チップ１０－０内の構成が一例として示される。なお、チップ１０－０以外のチップ１０－１～１０－Ｎは、チップ１０－０と同等の構成を有するため、説明を省略する。
図２に示すように、チップ１０－０は、例えば入出力回路１１、レジスタセット１２、ロジックコントローラ１３、シーケンサ１４、温度センサ１５、電圧生成回路１６、メモリセルアレイ１７、ロウデコーダモジュール１８、及びセンスアンプモジュール１９を含む。
入出力回路１１は、例えば８ビット幅の入出力信号Ｉ／Ｏ１～Ｉ／Ｏ８を、メモリコントローラ３０との間で送受信する。入出力信号Ｉ／Ｏは、データＤＡＴ、ステータスＳＴＳ、アドレスＡＤＤ、コマンドＣＭＤ等を含み得る。また、入出力回路１１は、センスアンプモジュール１９との間でデータＤＡＴを送受信する。
レジスタセット１２は、ステータスレジスタ１２Ａ、アドレスレジスタ１２Ｂ、及びコマンドレジスタ１２Ｃを含む。ステータスレジスタ１２Ａ、アドレスレジスタ１２Ｂ、及びコマンドレジスタ１２Ｃは、それぞれステータスＳＴＳ、アドレスＡＤＤ、及びコマンドＣＭＤを記憶する。
ステータスＳＴＳは、例えばシーケンサ１４の動作状態に基づいて更新される。また、ステータスＳＴＳは、メモリコントローラ３０からの指示に基づいてステータスレジスタ１２Ａから入出力回路１１に転送され、メモリコントローラ３０に出力される。アドレスＡＤＤは、入出力回路１１からアドレスレジスタ１２Ｂに転送され、例えばチップアドレス、ブロックアドレス、ページアドレス、カラムアドレス等を含み得る。コマンドＣＭＤは、入出力回路１１からコマンドレジスタ１２Ｃに転送され、チップ１０－０の各種動作に関する命令を含む。
ロジックコントローラ１３は、メモリコントローラ３０から受信した制御信号に基づいて、入出力回路１１及びシーケンサ１４のそれぞれを制御する。このような制御信号としては、例えばチップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、及びライトプロテクト信号ＷＰｎが使用される。また、ロジックコントローラ１３は、シーケンサ１４から受信した制御信号をメモリコントローラ３０に通知する。このような制御信号としては、例えばレディ／ビジー信号ＲＢｎが使用される。
チップイネーブル信号ＣＥｎは、チップ１０－０をイネーブルにするための信号である。コマンドラッチイネーブル信号ＣＬＥは、受け取った入出力信号Ｉ／ＯがコマンドＣＭＤであることを入出力回路１１に通知するための信号である。アドレスラッチイネーブル信号ＡＬＥは、受け取った入出力信号Ｉ／ＯがアドレスＡＤＤであることを入出力回路１１に通知するための信号である。ライトイネーブル信号ＷＥｎは、入出力信号Ｉ／Ｏの入力を入出力回路１１に命令するための信号である。リードイネーブル信号ＲＥｎは、入出力信号Ｉ／Ｏの出力を入出力回路１１に命令するための信号である。ライトプロテクト信号ＷＰｎは、電源のオンオフ時にチップ１０－０を保護状態にするための信号である。
レディ／ビジー信号ＲＢｎは、チップ１０－０がレディ状態であるかビジー状態であるかを、メモリコントローラ３０に通知するための信号である。なお、本明細書において“レディ状態”は、チップ１０－０がメモリコントローラ３０からの命令を受け付ける状態であることを示し、“ビジー状態”は、チップ１０－０がメモリコントローラ３０からの命令を受け付けない状態であることを示す。
シーケンサ１４は、チップ１０－０全体の動作を制御する。例えば、シーケンサ１４は、コマンドレジスタ１２Ｃに記憶されたコマンドＣＭＤと、アドレスレジスタ１２Ｂに記憶されたアドレスＡＤＤとに基づいて、読出し処理、書込み処理、消去処理等を実行する。シーケンサ１４は、例えば、温度センサ１５から取得した温度の情報をステータスＳＴＳとしてステータスレジスタ１２Ａに記憶させ、入出力回路１１を介してメモリコントローラ３０に出力する。なお、温度は、ステータスＳＴＳとしてではなく、ステータスＳＴＳ以外の情報としてメモリコントローラ３０に出力されてもよい。
温度センサ１５は、チップ１０－０内に設けられ、例えばメモリセルアレイ１７の温度を計測する。温度センサ１５は、計測した温度の情報をシーケンサ１４に送出する。なお、温度センサ１５は、メモリセルアレイ１７の温度を直接計測しなくてもよい。例えば、温度センサ１５は、メモリセルアレイ１７以外の箇所の温度を計測してもよい。この場合、メモリセルアレイ１７の温度は、温度センサ１５によって計測された温度に基づいてシーケンサ１４によって推定され得る。
電圧生成回路１６は、読出し処理、書込み処理、消去処理等で使用される電圧を生成する。そして、電圧生成回路１６は、生成した電圧をメモリセルアレイ１７、ロウデコーダモジュール１８、及びセンスアンプモジュール１９に供給する。
メモリセルアレイ１７は、複数のプレーンＰＢ（図２の例では２つのプレーンＰＢ０及びＰＢ１）を含む。複数のプレーンＰＢの各々は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含む。複数のプレーンＰＢは、互いに並列に動作可能である。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルトランジスタの集合であり、例えばデータの消去単位として使用される。各メモリセルトランジスタは、１本のビット線ＢＬと１本のワード線ＷＬとに関連付けられている。
ロウデコーダモジュール１８は、ブロックアドレスに基づいて、各種処理を実行するブロックＢＬＫを選択する。そして、ロウデコーダモジュール１８は、電圧生成回路１６から供給された電圧を、選択したブロックＢＬＫ内のワード線ＷＬ等に転送する。
センスアンプモジュール１９は、読出し処理において、メモリセルアレイ１７からデータを読み出し、当該読出しデータを入出力回路１１に転送する。また、センスアンプモジュール１９は、書込み処理において、入出力回路１１から受け取ったデータに基づいて、ビット線ＢＬに所定の電圧を印加する。
１．１．３ メモリセルアレイ
次に、第１実施形態に係る不揮発性メモリ内のチップに含まれるメモリセルアレイの構成について説明する。
図３は、第１実施形態に係るメモリセルアレイの構成を示す回路図の一例である。図３では、メモリセルアレイ１７のうち、１つのブロックＢＬＫが抽出して示される。図３に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０～ＳＵ３を含む。
各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｍにそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む（ｍは、１以上の整数）。ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含む。
メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に記憶する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種処理時におけるストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴ７は、直列接続される。直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の一端と、関連付けられたビット線ＢＬとの間には、選択トランジスタＳＴ１が接続される。直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の他端には、選択トランジスタＳＴ２のドレインが接続される。選択トランジスタＳＴ２のソースには、ソース線ＣＥＬＳＲＣが接続される。
同一のブロックＢＬＫにおいて、ストリングユニットＳＵ０～ＳＵ３に含まれた複数の選択トランジスタＳＴ１の各々のゲートはそれぞれ、選択ゲート線ＳＧＤ０～ＳＧＤ３に共通接続される。複数のメモリセルトランジスタＭＴ０～ＭＴ７の各々の制御ゲートはそれぞれ、ワード線ＷＬ０～ＷＬ７に共通接続される。複数の選択トランジスタＳＴ２の各々のゲートは、選択ゲート線ＳＧＳに共通接続される。
ビット線ＢＬ０～ＢＬｍは、複数のブロックＢＬＫ間で共有される。同じカラムアドレスに対応するＮＡＮＤストリングＮＳには、同じビット線ＢＬが接続される。ワード線ＷＬ０～ＷＬ７のそれぞれは、ブロックＢＬＫ毎に設けられる。ソース線ＣＥＬＳＲＣは、例えば複数のブロックＢＬＫ間で共有される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称され、データの書込み単位として使用される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。１ページデータは、例えば、データの読出し単位として使用される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて２ページデータ以上の記憶容量を有し得る。
なお、以上で説明したメモリセルアレイ１７の回路構成はあくまで一例であり、これに限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の各々の個数は、それぞれ任意の個数に設計され得る。
１．１．４ データの記憶方式
メモリシステム１は、例えば、いくつかの書込みモードを使用することが出来る。例えば、メモリシステム１は、ＳＬＣ（Single-Level Cell）モード、ＭＬＣ（Multi-Level Cell）モード、ＴＬＣ（Triple-Level Cell）モード、又はＱＬＣ（Quadruple-Level Cell）モードを使用可能である。ＳＬＣモード、ＭＬＣモード、ＴＬＣモード、及びＱＬＣモードは、１つのメモリセルトランジスタＭＴに対して、それぞれ１ビットデータ、２ビットデータ、３ビットデータ、及び４ビットデータを記憶させる書込みモードである。
図４は、第１実施形態に係るメモリシステムにおけるメモリセルトランジスタＭＴの閾値電圧の分布の一例であり、ＳＬＣモード、ＭＬＣモード、ＴＬＣモード、及びＱＬＣモードがそれぞれ使用された４種類の閾値電圧分布及び読出し電圧のグループを示している。なお、図４に示された閾値電圧分布において、縦軸はメモリセルトランジスタＭＴの個数（メモリセル数）に対応し、横軸はメモリセルトランジスタＭＴの閾値電圧Ｖｔｈに対応する。図４に示すように、複数のメモリセルトランジスタＭＴは、適用される書込みモード、すなわち記憶するデータのビット数に応じて複数の閾値電圧分布を形成する。
ＳＬＣモード（１bit/cell）が使用された場合、複数のメモリセルトランジスタＭＴの閾値電圧は２個の閾値電圧分布を形成する。この２個の閾値電圧分布は、例えば閾値電圧の低い方から順に、それぞれ“Ｅｒ”状態、“Ａ”状態と称される。ＳＬＣモードにおいて、“Ｅｒ”状態、及び“Ａ”状態のそれぞれの閾値電圧分布には、それぞれ互いに異なる１ビットデータが割り当てられる。
ＭＬＣモード（２bit/cell）が使用された場合、複数のメモリセルトランジスタＭＴの閾値電圧は４個の閾値電圧分布を形成する。この４個の閾値電圧分布は、例えば閾値電圧の低い方から順に、それぞれ“Ｅｒ”状態、“Ａ”状態、“Ｂ”状態、“Ｃ”状態と称される。ＭＬＣモードにおいて、“Ｅｒ”状態～“Ｃ”状態のそれぞれの閾値電圧分布には、それぞれ互いに異なる２ビットデータが割り当てられる。
ＴＬＣモード（３bit/cell）が使用された場合、複数のメモリセルトランジスタＭＴの閾値電圧は８個の閾値電圧分布を形成する。この８個の閾値電圧分布は、例えば閾値電圧の低い方から順に、それぞれ“Ｅｒ”状態、“Ａ”状態、“Ｂ”状態、“Ｃ”状態、“Ｄ”状態、“Ｅ”状態、“Ｆ”状態、“Ｇ”状態と称される。ＴＬＣ方式において、“Ｅｒ”状態～“Ｇ”状態のそれぞれの閾値電圧分布には、それぞれ互いに異なる３ビットデータが割り当てられる。
ＱＬＣモード（４bit/cell）が使用された場合、複数のメモリセルトランジスタＭＴの閾値電圧は１６個の閾値電圧分布を形成する。この１６個の閾値電圧分布は、例えば閾値電圧の低い方から順に、それぞれ“Ｅｒ”状態、“Ａ”状態、“Ｂ”状態、“Ｃ”状態、“Ｄ”状態、“Ｅ”状態、“Ｆ”状態、“Ｇ”状態、“Ｈ”状態、“Ｉ”状態、“Ｊ”状態、“Ｋ”状態、“Ｌ”状態、“Ｍ”状態、“Ｎ”状態、“Ｏ”状態と称される。ＱＬＣ方式において、“Ｅｒ”状態～“Ｏ”状態のそれぞれの閾値電圧分布には、それぞれ互いに異なる４ビットデータが割り当てられる。
各書込みモードにおいて、隣り合う閾値電圧分布の間にそれぞれ読出し電圧が設定される。具体的には、“Ｅｒ”状態における最大の閾値電圧と“Ａ”状態における最小の閾値電圧との間に、読出し電圧ＶＡが設定される。同様に、“Ａ”状態及び“Ｂ”状態間に読出し電圧ＶＢが設定される。“Ｂ”状態及び“Ｃ”状態間に読出し電圧ＶＣが設定される。“Ｃ”状態及び“Ｄ”状態間に読出し電圧ＶＤが設定される。“Ｄ”状態及び“Ｅ”状態間に読出し電圧ＶＥが設定される。“Ｅ”状態及び“Ｆ”状態間に読出し電圧ＶＦが設定される。“Ｆ”状態及び“Ｇ”状態間に読出し電圧ＶＧが設定される。“Ｇ”状態及び“Ｈ”状態間に読出し電圧ＶＨが設定される。“Ｈ”状態及び“Ｉ”状態間に読出し電圧ＶＩが設定される。“Ｉ”状態及び“Ｊ”状態間に読出し電圧ＶＪが設定される。“Ｊ”状態及び“Ｋ”状態間に読出し電圧ＶＫが設定される。“Ｋ”状態及び“Ｌ”状態間に読出し電圧ＶＬが設定される。“Ｌ”状態及び“Ｍ”状態間に読出し電圧ＶＭが設定される。“Ｍ”状態及び“Ｎ”状態間に読出し電圧ＶＮが設定される。“Ｎ”状態及び“Ｏ”状態間に読出し電圧ＶＯが設定される。
各書込みモードにおいて、最も高い閾値電圧分布における最大の閾値電圧よりも高い電圧に、読出しパス電圧ＶＲＥＡＤが設定される。読出しパス電圧ＶＲＥＡＤがゲートに印加されたメモリセルトランジスタＭＴは、記憶するデータに依らずにオン状態になる。
以上で説明した１つのメモリセルトランジスタＭＴが記憶するデータのビット数は一例であり、これに限定されない。例えば、メモリセルトランジスタＭＴには、５ビットデータ以上のデータが記憶されても良い。また、読出し電圧、及び読出しパス電圧のそれぞれは、各書込みモードで同じ電圧値に設定されても良いし、異なる電圧値に設定されても良い。
なお、図４では、各閾値電圧分布が重複しない場合について説明したが、実際には、各閾値電圧分布は、種々の要因によって変動し、互いに重複し得る。この場合、隣り合う２つの閾値分布のうち、重複した部分に相当する閾値電圧を有するメモリセルトランジスタＭＴからは、誤ったデータが読み出される可能性があり、好ましくない。
図５は、第１実施形態に係るメモリセルトランジスタの閾値電圧分布の重複に伴うエラービット数を示す模式図である。図５では、一例としてＭＬＣモードが使用された場合を想定する。図５では、閾値電圧分布を変動させる要因の一例として、書込み処理時の温度と、読出し処理時の温度との違いに基づく閾値電圧分布の変動の様子が、“Ｂ”状態及び“Ｃ”状態に対応する２つの閾値電圧分布で例示される。より具体的には、図５（Ａ）では、書込み処理時の温度と読出し処理時の温度とが同等である場合（状態Ａ）における閾値電圧分布の重複の様子が示される。図５（Ｂ）及び図５（Ｃ）では、書込み処理時の温度と読出し処理時の温度とが有意に異なる場合（状態ＢＣ）における閾値電圧分布の重複の様子が示される。
図５（Ａ）及び図５（Ｂ）に示すように、状態（ＢＣ）では、状態（Ａ）に対して、閾値電圧分布同士の重複の仕方が大きく変化する。例えば、状態（Ａ）において、２つの閾値電圧分布の交点に対応する電圧に読出し電圧ＶＣが設定されている場合、“Ｃ”状態に書き込まれたデータを“Ｂ”状態と誤って読み出すメモリセルトランジスタＭＴの数、及び“Ｂ”状態に書き込まれたデータを“Ｃ”状態と誤って読み出されるメモリセルトランジスタＭＴの数の和（エラービット数ＮＥ＿ＢＣ）は、図５（Ａ）における斜線部の面積に対応し、状態（Ａ）において最小となる。しかしながら、状態（ＢＣ）では、２つの閾値電圧分布の交点に対応する電圧が状態（Ａ）の場合から変化する。このため、読出し電圧ＶＣを使用してデータを読み出すと、エラービット数ＮＥ＿ＢＣは図５（Ｂ）における斜線部の面積に対応し、状態（Ａ）の場合よりも増加する。
また、図５（Ａ）及び図５（Ｃ）に示すように、状態（ＢＣ）では、２つの閾値電圧分布が、状態（Ａ）の場合よりも大きく広がる。このため、状態（ＢＣ）における２つの閾値電圧分布の交点に対応する電圧ＶＣ’に読出し電圧を再設定したとしても、エラービット数ＮＥ＿ＢＣは図５（Ｃ）における斜線部の面積に対応し、状態（Ａ）の場合よりも増加する。
このように、状態（ＢＣ）では、状態（Ａ）よりも、エラービット数ＮＥ＿ＢＣが増加するため、ＥＣＣ回路３４によるエラー訂正処理に失敗する可能性が高くなる場合があり、好ましくない。メモリコントローラ３０は、このような事態を回避するため、温度管理情報２１を記憶してリフレッシュ処理の要否を適宜判定し、当該判定結果をリフレッシュ予約情報２２に記憶する。
１．１．５ 温度管理情報
次に、第１実施形態に係る温度管理情報の構成について説明する。図６は、第１実施形態に係るメモリシステムの温度管理情報の構成の一例を示す概念図である。
図６に示すように、温度管理情報２１には、ＮＡＮＤフラッシュメモリ１０内の全ての記憶領域について、所定の記憶領域（温度管理単位）毎に、低温フラグが記憶される。低温フラグは、対応する温度管理単位の記憶領域に対してデータが書き込まれた際、メモリセルアレイ１７の温度が低温であったか否かを示す。データが書き込まれた際のメモリセルアレイ１７の温度が低温であった場合、低温フラグには“Ｔｒｕｅ”が記憶され、低温でなかった場合、低温フラグには“Ｆａｌｓｅ”が記憶される。なお、低温であったか否かは、例えばＮＡＮＤフラッシュメモリ１０から送出される温度センサ１５の温度情報に基づき、メモリコントローラ３０によって判定される。また、データが書き込まれていない温度管理単位の低温フラグには、例えば、“Ｆａｌｓｅ”が記憶される。
図６の例では、温度管理単位がワード線ＷＬである場合が示される。すなわち、同一のブロックＢＬＫ内において同一のワード線ＷＬに接続される全てのセルユニットＣＵに対して、１つの低温フラグが割り当てられる場合が示される。
また、図６の例では、チップＣｈｉｐ０のブロックＢＬＫ０において、ワード線ＷＬ０～ＷＬ５に対応づけられた６つの低温フラグに“Ｔｒｕｅ”が設定され、ワード線ＷＬ６及びＷＬ７に対応づけられた２つの低温フラグに“Ｆａｌｓｅ”が設定される場合が示される。当該情報を参照することにより、メモリコントローラ３０は、チップＣｈｉｐ０のブロックＢＬＫ０において、ワード線ＷＬ０～ＷＬ５に接続されたメモリセルにデータが書き込まれた際、メモリセルアレイ１７が低温状態であったことを認識する。また、メモリコントローラ３０は、チップＣｈｉｐ０のブロックＢＬＫ０において、ワード線ＷＬ６及びＷＬ７に接続されたメモリセルにデータが書き込まれた際、メモリセルアレイ１７が低温状態ではなかったことを認識する。
以上のような構成により、メモリコントローラ３０は、ＮＡＮＤフラッシュメモリ１０内の全ての記憶領域について、データが書き込まれた際の温度状態を把握できる。
１．１．６ リフレッシュ予約情報
次に、第１実施形態に係るリフレッシュ予約情報の構成について説明する。図７は、第１実施形態に係るメモリシステムのリフレッシュ予約情報の構成の一例を示す概念図である。
図７に示すように、リフレッシュ予約情報２２には、ＮＡＮＤフラッシュメモリ１０内の記憶領域のうち、リフレッシュ処理が予約済みの領域が、例えばリフレッシュ処理の実行単位で記憶される。リフレッシュ処理の実行単位は、例えばブロックＢＬＫ単位である。図７の例では、リフレッシュ処理の実行単位がブロックＢＬＫ単位である場合において、チップＣｈｉｐ０のブロックＢＬＫ０及びブロックＢＬＫ１を含む記憶領域が、リフレッシュ処理の予約済み領域としてリフレッシュ予約情報２２に記憶される場合が示される。
メモリコントローラ３０は、例えば、リフレッシュ予約情報２２を参照することにより、リフレッシュ処理が予約された記憶領域の順に、リフレッシュ処理が予約された温度管理単位を含むブロックＢＬＫ単位でリフレッシュ処理を実行する。なお、リフレッシュ処理の実行単位は、ブロックＢＬＫに限らず、温度管理単位であってもよい。
１．２ 動作
次に、第１実施形態に係るメモリシステムにおける動作について説明する。
１．２．１ 温度管理情報の更新処理
まず、第１実施形態に係るメモリシステムにおける書込み処理に伴う温度管理情報の更新処理について説明する。
図８は、第１実施形態に係るメモリシステムにおける温度管理情報の更新処理を示すフローチャートである。
図８に示すように、ステップＳＴ１１において、メモリシステム１は、書込み処理を実行する。具体的には、例えば、メモリコントローラ３０は、ホスト機器２からの書込み要求に応じて、書込みコマンドセットを発行し、ＮＡＮＤフラッシュメモリ１０に送出する。書込みコマンドセットは、例えば、ＮＡＮＤフラッシュメモリ１０に書込み処理の実行を指示するコマンドと、データを書き込む記憶領域を指定するアドレスと、当該記憶領域に書き込まれるデータと、を含む。書込みコマンドセットを受けると、ＮＡＮＤフラッシュメモリ１０は、書込みコマンドセットに含まれるデータを、指定されたアドレスの記憶領域に書き込む。
ステップＳＴ１２において、メモリコントローラ３０は、ＮＡＮＤフラッシュメモリ１０から書込み処理時の温度の情報（以下、「書込み処理時温度」と呼ぶ）を取得する。具体的には、例えば、メモリコントローラ３０は、温度の読出しコマンドを発行し、ＮＡＮＤフラッシュメモリ１０に送出する。温度の読出しコマンドは、例えばステータスリードコマンドである。温度の情報の読出しコマンドを受けると、ＮＡＮＤフラッシュメモリ１０は、温度センサ１５によって計測された温度の情報をメモリコントローラ３０に送出する。
なお、図８の例では、ステップＳＴ１２に係る処理は、ステップＳＴ１１に係る処理の後に実行される場合が示されるが、これに限られない。例えば、ステップＳＴ１２に係る処理は、ステップＳＴ１１に係る処理の実行中に並行して実行されてもよく、書込み処理時温度の取得タイミングは、実行中の書込み処理における任意のタイミングに設定可能である。また、例えば、ステップＳＴ１２に係る処理は、ステップＳＴ１１に係る処理の前に実行されてもよい。
例えば、メモリコントローラ３０は、１つのワード線ＷＬに対する書込み処理毎に、書込み処理時温度を取得し得る。この場合、当該１つのワード線ＷＬに対する書込み処理は数ミリ秒で完了するため、書込み処理中のどのタイミングで温度を取得しても有意な差が生じない可能性が高い。このため、メモリコントローラ３０は、当該１つのワード線ＷＬに対する書込み処理中の任意の１回のタイミングで計測された温度を書込み処理時温度として取得し得る。
また、例えば、メモリコントローラ３０は、１つのブロックＢＬＫに対する書込み処理毎に、書込み処理時温度を取得し得る。この場合、書込み処理中に温度が有意に変化し得る。このため、メモリコントローラ３０は、当該１つのブロックＢＬＫに対する書込み処理中の所定の複数のタイミング（例えば、書込み処理の開始時と終了時）で計測された複数の温度を取得し得る。その場合、メモリコントローラ３０は、取得した複数の温度の平均値を、書込み処理時温度として用いてもよい。また、メモリコントローラ３０は、当該１つのブロックＢＬＫに対する書込み処理中の所定の複数のタイミングで計測された複数の温度の最低値を、書込み処理時温度として用いてもよい。
ステップＳＴ１３において、メモリコントローラ３０は、ステップＳＴ１２で取得された書込み処理時温度が閾値Ｔｔｈ１未満であるか否かを判定する。閾値Ｔｔｈ１は、書込み処理時温度が低温であるか否かをメモリコントローラ３０が判定するための閾値である。
書込み処理時温度が閾値Ｔｔｈ１未満である場合（ステップＳＴ１３；ｙｅｓ）、メモリコントローラ３０は当該書込み処理時温度が低温であると判定し、処理はステップＳＴ１４に進む。ステップＳＴ１４において、メモリコントローラ３０は、書込み処理時温度が閾値Ｔｔｈ１未満である書込み処理対象領域に対応する温度管理単位の低温フラグを“Ｔｒｕｅ”にセットする。
一方、書込み処理時温度が閾値Ｔｔｈ１以上である場合（ステップＳＴ１３；ｎｏ）、メモリコントローラ３０は当該書込み処理時温度が低温でないと判定し、処理はステップＳＴ１５に進む。ステップＳＴ１５において、メモリコントローラ３０は、書込み処理時温度が閾値Ｔｔｈ１以上である書込み処理対象領域に対応する温度管理単位の低温フラグを“Ｆａｌｓｅ”にセットする。
以上により、書込み処理、及び書込み処理に伴う温度管理情報２１の更新処理が終了する。
１．２．２ リフレッシュ予約判定処理
次に、第１実施形態に係るメモリシステムにおけるリフレッシュ予約判定処理について説明する。図９は、第１実施形態に係るメモリシステムにおけるリフレッシュ予約判定処理を示すフローチャートである。図９に示すリフレッシュ予約判定処理のステップＳＴ２１～ＳＴ２４は、例えば、メモリコントローラ３０によって定期的に実行される。
図９に示すように、ステップＳＴ２１において、メモリコントローラ３０は、ＮＡＮＤフラッシュメモリ１０からリフレッシュ処理を予約するか否かを判定する際に使用する温度の情報（以下、「リフレッシュ処理判定時温度」と呼ぶ）を取得する。なお、リフレッシュ処理判定時温度を取得する場合、メモリコントローラ３０は、１つの時点における温度をリフレッシュ処理判定時温度として取得する。このように、リフレッシュ処理判定時温度の取得方法は、ある期間にわたる温度の代表値を複数の温度に基づいて取得する書込み処理時温度の取得方法とは異なる。
ステップＳＴ２２において、メモリコントローラ３０は、ステップＳＴ２１において取得されたリフレッシュ処理判定時温度が閾値Ｔｔｈ２以上であるか否か判定する。閾値Ｔｔｈ２は、低温フラグが“Ｔｒｕｅ”の温度管理単位への書込み処理時の温度に対して、ＮＡＮＤフラッシュメモリ１０におけるリフレッシュ処理判定時の温度が有意に上昇したか否かをメモリコントローラ３０が判定するための閾値である。閾値Ｔｔｈ２は、閾値Ｔｔｈ１より高い（Ｔｔｈ２＞Ｔｔｈ１）。
リフレッシュ処理判定時温度が閾値Ｔｔｈ２以上である場合（ステップＳＴ２２；ｙｅｓ）、処理はステップＳＴ２３に進み、リフレッシュ処理判定時温度が閾値Ｔｔｈ２未満である場合（ステップＳＴ２２；ｎｏ）、処理はステップＳＴ２３及びＳＴ２４を省略する。
ステップＳＴ２３において、メモリコントローラ３０は、低温フラグが“Ｔｒｕｅ”の全ての温度管理単位に対するリフレッシュ処理を予約する。具体的には、メモリコントローラ３０は、温度管理情報２１を参照し、低温フラグが“Ｔｒｕｅ”の全ての温度管理単位を抽出する。そして、メモリコントローラ３０は、抽出した全ての温度管理単位を含むブロックＢＬＫをリフレッシュ予約情報２２に記憶する。
ステップＳＴ２４において、メモリコントローラ３０は、リフレッシュ処理を予約した全ての温度管理単位の低温フラグを“Ｆａｌｓｅ”にセットする。
以上により、リフレッシュ予約判定処理が終了する。
なお、メモリコントローラ３０は、任意のタイミングで予約されたリフレッシュ処理を実行し得る。
具体的には、例えば、メモリコントローラ３０は、リフレッシュ処理対象のブロックＢＬＫのアドレスを含む読出しコマンドセットを発行し、ＮＡＮＤフラッシュメモリ１０に送出する。読出しコマンドセットを受けると、ＮＡＮＤフラッシュメモリ１０は、リフレッシュ処理対象のブロックＢＬＫからデータを読み出し、メモリコントローラ３０に出力する。ＮＡＮＤフラッシュメモリ１０から読出しデータを受けると、メモリコントローラ３０内のＥＣＣ回路３４は、読み出されたデータに対してエラー訂正処理を実行し、エラー訂正後のデータを得る。
メモリコントローラ３０は、エラー訂正後のデータを含む書込みコマンドセットを発行し、ＮＡＮＤフラッシュメモリ１０に送出する。書込みコマンドセットを受けると、ＮＡＮＤフラッシュメモリ１０は、エラー訂正後のデータを、リフレッシュ処理対象のブロックＢＬＫとは別のブロックＢＬＫに書き込む。又は、ＮＡＮＤフラッシュメモリ１０は、リフレッシュ処理対象のブロックＢＬＫに書込み済みのデータを消去した後、当該リフレッシュ処理対象のブロックＢＬＫにエラー訂正後のデータを書き込む。そして、メモリコントローラ３０は、リフレッシュ予約情報２２からリフレッシュ処理対象のブロックＢＬＫを示す情報を削除する。
以上により、リフレッシュ処理が終了する。
１．２．３ メモリシステムの状態と温度との関係
図１０は、第１実施形態に係るメモリシステムの状態と温度推移との関係を示すダイアグラムである。図１０では、非通電状態のメモリシステム１が起動してから再び非通電状態になるまでのシーケンスと、状態の遷移に伴うメモリシステム１の温度変化の様子の一例が時系列で示される。
図１０に示すように、時刻ｔ０に至るまで、メモリシステム１は非通電状態である。非通電状態において、メモリシステム１は、温度Ｔｐ０に保たれる。温度Ｔｐ０は、メモリシステム１が設置される室内の温度であり、例えば５℃である。温度Ｔｐ０は、２０℃や２５℃の場合もあるが、ユーザによって設定されるため、上述の例に限られない。
時刻ｔ０において、メモリシステム１への電源の供給が開始される。これにより、メモリシステム１は、パワーオンリード処理等の起動処理を実行する。また、例えば、メモリシステム１は、起動処理後、ホスト機器２からの要求に応じて、読出し処理及び書込み処理等（ホスト処理）を実行する。また、メモリシステム１は、ホスト機器２からの要求に依らない処理（バックグラウンド処理）についても適宜実行する。このため、メモリシステム１の温度は、温度Ｔｐ０から上昇し、時刻ｔ１において温度Ｔｐ１（＞Ｔｐ０）に達する。温度Ｔｐ１は、例えば４５℃である。図１０では、メモリシステム１の温度が温度Ｔｐ０以上Ｔｐ１以下の期間におけるメモリシステム１の状態を“起動状態”と呼ぶ。
引き続きホスト処理及びバックグラウンド処理を実行することにより、メモリシステム１の温度は、時刻ｔ１以降も上昇し、時刻ｔ２において、温度Ｔｐ２（＞Ｔｐ１）に達する。温度Ｔｐ２は、例えば７０℃である。そして、時刻ｔ２から時刻ｔ３の間、ホスト処理及びバックグラウンド処理の実行に伴って発生する熱と、図示しない温度制御機構によって排出される熱とが釣り合い、メモリシステム１の温度は、温度Ｔｐ２で安定化する。図１０では、メモリシステム１の温度が温度Ｔｐ２で安定化している時刻ｔ２から時刻ｔ３までの期間のメモリシステム１の状態を“定常状態”と呼ぶ。
時刻ｔ３において、例えば、ホスト機器２からの要求が無くなり、メモリシステム１の温度が低下する。なお、時刻ｔ３以降もバックグラウンド処理は引き続き実行されるため、メモリシステム１の温度は、時刻ｔ４において温度Ｔｐ１で再び安定化する。図１０では、メモリシステム１の温度が温度Ｔｐ２から低下し始めてから温度Ｔｐ１で安定化している時刻ｔ５までの期間を“アイドル状態”と呼ぶ。温度Ｔｐ１は、通電中におけるメモリシステム１の温度が安定している状態のうち、最も低い温度となり得る。すなわち、メモリシステム１は、温度Ｔｐ１より低い温度として、閾値Ｔｔｈ１を設定する。
時刻ｔ５において、再びホスト処理が発生する。これにより、メモリシステム１の温度は上昇し、時刻ｔ６において温度Ｔｐ２に達する。そして時刻ｔ６から時刻ｔ７の間、メモリシステム１の状態は、定常状態となる。
時刻ｔ７において、メモリシステム１への電源の供給が停止され、非通電状態となる。これに伴い、メモリシステム１におけるホスト処理及びバックグラウンド処理の実行は停止され、メモリシステム１の温度は温度Ｔｐ０まで低下する。
以上により、メモリシステム１のシーケンスが終了する。
図１０に示したシーケンスの各状態における温度Ｔｐ０～Ｔｐ２に基づき、メモリコントローラ３０は、閾値Ｔｔｈ１及びＴｔｈ２を、温度Ｔｐ０及びＴｐ１の間に設定する。閾値Ｔｔｈ２は、温度Ｔｐ１より低く、例えば、３０℃より高く４０℃より低い範囲（３０℃＜Ｔｔｈ２＜４０℃）に設定される。閾値Ｔｔｈ１は、閾値Ｔｔｈ２より低く、例えば、１０℃より高く３０℃より低い範囲（１０℃＜Ｔｔｈ１＜３０℃）に設定される。これにより、メモリコントローラ３０は、定常状態及びアイドル状態の際に、リフレッシュ処理が無限に繰り返されることを回避することができる。
１．３ 本実施形態に係る効果
第１実施形態によれば、メモリコントローラ３０は、書込み処理時の温度が閾値Ｔｔｈ１以下、かつ書込み処理後の温度が閾値Ｔｔｈ２以上の場合、当該書込み処理対象の記憶領域に対するリフレッシュ処理を予約する。これにより、起動状態において書き込まれたデータを定常状態（又はアイドル状態）において読み出す処理において、読出しデータに含まれるエラービット数がＥＣＣ回路３４の軟判定復号による訂正能力を上回る前に、起動状態において書き込まれたデータを、より高い温度状態で書き直すことができる。このため、書込み処理時と読出し処理時の温度差に起因する閾値電圧分布の変動を抑制することができ、読み出されたデータに含まれるエラービット数の増加を抑制できる。したがって、データの信頼性の悪化を抑制できる。
補足すると、図１０に示したシーケンスにおいて、起動状態及び定常状態の温度差は、アイドル状態及び定常状態の温度差、並びに起動状態及びアイドル状態の温度差よりも大きい。このため、起動状態において書き込まれたデータを定常状態において読み出す場合は、アイドル状態において（バックグラウンド処理によって）書き込まれたデータを定常状態において読み出す場合、及び起動状態において書き込まれたデータをアイドル状態において（バックグラウンド処理によって）読み出す場合よりも、読み出されたデータの信頼性が大きく損なわれる可能性が高い。
第１実施形態によれば、メモリコントローラ３０は、温度管理情報２１の更新処理において、ＮＡＮＤフラッシュメモリ１０の温度が閾値Ｔｔｈ１以下の際にデータが書き込まれた記憶領域について、温度管理単位毎に“Ｔｒｕｅ”の低温フラグを設定する。これにより、メモリコントローラ３０は、起動状態のうち、特に温度Ｔｐ０に近い低温状態においてデータが書き込まれた記憶領域を特定することができる。また、メモリコントローラ３０は、リフレッシュ予約判定処理において、ＮＡＮＤフラッシュメモリ１０の温度が閾値Ｔｔｈ２以上となった際に、“Ｔｒｕｅ”の低温フラグが設定された全ての温度管理単位についてリフレッシュ処理を予約する。このため、メモリシステム１が定常状態に至るまでに（例えばアイドル状態において）、“Ｔｒｕｅ”の低温フラグが設定された全ての温度管理単位についてリフレッシュ処理の実行を予約することができる。したがって、低温時に書き込まれたデータを高温時に読み出す際に生じるエラービット数がＥＣＣ回路３４の軟判定復号による訂正能力を上回ってしまうことを回避できる。
２． 第２実施形態
次に、第２実施形態に係るメモリシステムについて説明する。第２実施形態では、リフレッシュ処理判定時温度及び書込み処理時温度に個別の閾値が設定されるのではなく、リフレッシュ処理判定時温度及び書込み処理時温度の差に閾値が設定される点において、第１実施形態と異なる。以下の説明では、第１実施形態と同等の構成及び動作については説明を省略し、第１実施形態と異なる構成及び動作について主に説明する。
２．１ 温度管理情報
図１１は、第２実施形態に係るメモリシステムの温度管理情報の構成の一例を示す概念図であり、第１実施形態における図６に対応する。
図１１に示すように、温度管理情報２１Ａには、ＮＡＮＤフラッシュメモリ１０内の全ての記憶領域について、温度管理単位毎に、低温フラグに代えて、書込み処理時温度が記憶される。
図１１の例では、チップＣｈｉｐ０のブロックＢＬＫ０において、ワード線ＷＬ０～ＷＬ７に対応づけて、書込み処理時温度Ｔ０～Ｔ７がそれぞれ記憶される場合が示される。当該情報を参照することにより、メモリコントローラ３０は、温度管理単位毎の書込み処理時温度を具体的に把握することができる。
２．２ 温度管理情報の更新処理
図１２は、第２実施形態に係るメモリシステムにおける温度管理情報の更新処理を示すフローチャートであり、第１実施形態における図８に対応する。
図１２に示すように、ステップＳＴ３１において、メモリシステム１は、書込み処理を実行する。書込み処理の詳細については、図８のステップＳＴ１１と同等であるため、説明を省略する。
ステップＳＴ３２において、メモリコントローラ３０は、ＮＡＮＤフラッシュメモリ１０から書込み処理時温度を取得する。書込み処理時温度の取得処理については、図８のステップＳＴ１２と同等であるため、説明を省略する。
ステップＳＴ３３において、メモリコントローラ３０は、書込み処理対象領域に対応する温度管理単位の書込み処理時温度を記憶する。
以上により、温度管理情報２１Ａの更新処理が終了する。
２．３ リフレッシュ予約判定処理
図１３は、第２実施形態に係るメモリシステムにおけるリフレッシュ予約判定処理を示すフローチャートであり、第１実施形態における図９に対応する。図１３に示すリフレッシュ予約判定処理のステップＳＴ４１～ＳＴ４５は、例えば、メモリコントローラ３０によって定期的に実行される。
図１３に示すように、ステップＳＴ４１において、メモリコントローラ３０は、リフレッシュ処理判定時温度を取得する。なお、リフレッシュ処理判定時温度の取得処理については、図９のステップＳＴ２１と同等であるため、説明を省略する。
ステップＳＴ４２において、メモリコントローラ３０は、温度管理情報２１Ａを参照し、書込み処理時温度が記憶されている温度管理単位を選択する。
ステップＳＴ４３において、メモリコントローラ３０は、ステップＳＴ４１において取得したリフレッシュ処理判定時温度と、ステップＳＴ４２において選択された温度管理単位の書込み処理時温度と、の温度差が閾値Ｔｔｈ３以上であるか否かを判定する。閾値Ｔｔｈ３は、例えば、書込み処理時の温度と読出し処理時の温度との差に起因する閾値電圧分布の変動が許容できる範囲で設定され得る。ここで、「閾値電圧分布の変動が許容できる」とは、当該閾値電圧分布の変動によって生じるエラービット数が、ＥＣＣ回路３４によるエラー訂正処理によってエラー訂正可能な数以内であることを含む。
リフレッシュ処理判定時温度と書込み処理時温度との温度差が閾値Ｔｔｈ３以上である場合（ステップＳＴ４３；ｙｅｓ）、処理はステップＳＴ４４に進み、閾値Ｔｔｈ３未満である場合（ステップＳＴ４３；ｎｏ）、処理はステップＳＴ４４を省略してステップＳＴ４５に進む。
ステップＳＴ４４において、メモリコントローラ３０は、ステップＳＴ４２において選択された温度管理単位を含むブロックＢＬＫをリフレッシュ予約情報２２に記憶し、リフレッシュ処理を予約する。
ステップＳＴ４５において、メモリコントローラ３０は、温度管理情報２１Ａ内の全ての温度管理単位を選択したか否かを判定する。選択していない温度管理単位がある場合（ステップＳＴ４５；ｎｏ）、処理はステップＳＴ４２に戻る。これにより、全ての温度管理単位が選択されるまで、ステップＳＴ４２～ＳＴ４５が繰り返される。全ての温度管理単位が選択済みの場合（ステップＳＴ４５；ｙｅｓ）、リフレッシュ予約判定処理は終了する。
２．４ 本実施形態に係る効果
第２実施形態によれば、メモリコントローラ３０は、リフレッシュ処理判定時温度と書込み処理時温度との差が閾値Ｔｔｈ３以上の温度管理単位がある場合、当該温度管理単位についてリフレッシュ処理を予約する。これにより、閾値電圧変動が許容できない状態になる可能性がある記憶領域を、温度管理単位毎に検出することができる。このため、メモリコントローラ３０は、温度管理単位毎にリフレッシュ処理の予約要否を判定することができ、より適応的な制御が可能となる。
３． 第３実施形態
次に、第３実施形態に係るメモリシステムについて説明する。第３実施形態は、書込み処理時温度及びリフレッシュ処理判定時温度が条件を満たす場合でも、リフレッシュ処理が予約されない温度管理単位が存在する点において、第１実施形態及び第２実施形態と異なる。以下の説明では、第２実施形態と同等の構成及び動作については説明を省略し、第２実施形態と異なる構成及び動作について主に説明する。
３．１ 温度管理情報
図１４は、第３実施形態に係るメモリシステムの温度管理情報の構成の一例を示す概念図であり、第２実施形態における図１１に対応する。
図１４に示すように、温度管理情報２１Ｂには、ＮＡＮＤフラッシュメモリ１０内の全ての記憶領域について、温度管理単位毎に、書込み処理時温度と共に、除外フラグが記憶される。除外フラグは、書込み処理時温度及びリフレッシュ処理判定時温度が条件を満たす場合に、対応する温度管理単位の記憶領域に対するリフレッシュ処理を予約するか否かを判定するためのフラグである。
リフレッシュ処理の予約の際に書込み処理時温度及びリフレッシュ処理判定時温度が条件を満たすか否かが考慮されない場合、除外フラグには“Ｔｒｕｅ”が記憶される。一方、リフレッシュ処理の予約の際に書込み処理時温度及びリフレッシュ処理判定時温度が条件を満たすか否かが考慮される場合、除外フラグには“Ｆａｌｓｅ”が記憶される。
図１４の例では、チップＣｈｉｐ０のブロックＢＬＫ０において、ワード線ＷＬ０～ＷＬ２、及びＷＬ５～ＷＬ７に対応づけられた６つの除外フラグに“Ｆａｌｓｅ”が設定され、ワード線ＷＬ３及びＷＬ４に対応づけられた２つの除外フラグに“Ｔｒｕｅ”が設定される場合が示される。当該情報を参照することにより、メモリコントローラ３０は、チップＣｈｉｐ０のブロックＢＬＫ０において、ワード線ＷＬ３及びＷＬ４に接続されたメモリセルについては、リフレッシュ処理を予約するか否か判定する際に書込み処理時温度を考慮しないことを認識する。
３．２ 温度管理情報の更新処理
次に、第３実施形態に係るメモリシステムにおける温度管理情報の更新処理のいくつかの例について説明する。
３．２．１ 第１例
まず、温度管理情報の更新処理の第１例について説明する。第１例では、書込み対象領域に対するアクセスが発生し得る状態に基づいて、除外フラグが設定される。
図１５は、第３実施形態に係るメモリシステムにおける温度管理情報の更新処理の第１例を示すフローチャートであり、第２実施形態における図１２に対応する。
ステップＳＴ５１～ＳＴ５３において、メモリコントローラ３０は、書込み処理を実行し、書込み処理対象領域に対応する温度管理単位の書込み処理時温度を温度管理情報２１Ｂに記憶する。ステップＳＴ５１～ＳＴ５３の処理は、第２実施形態の図１２におけるステップＳＴ３１～ＳＴ３３の処理と同等であるため、説明を省略する。
ステップＳＴ５４において、メモリコントローラ３０は、書込み対象領域が起動状態にしかＮＡＮＤフラッシュメモリ１０へのアクセス（例えば、書込み処理及び読出し処理等）が発生しない記憶領域であるか否かを判定する。
書込み対象領域に対して起動状態にしかアクセスが発生しない場合（ステップＳＴ５４；ｔｒｕｅ）、処理はステップＳＴ５５に進む。ステップＳＴ５５において、メモリコントローラ３０は、書込み対象領域に対応する温度管理単位の除外フラグを“Ｔｒｕｅ”にセットする。
一方、書込み対象領域に対してアイドル状態及び定常状態にもアクセスが発生し得る場合（ステップＳＴ５４；ｆａｌｓｅ）、処理はステップＳＴ５６に進む。ステップＳＴ５６において、メモリコントローラ３０は、書込み対象領域に対応する温度管理単位の除外フラグを“Ｆａｌｓｅ”にセットする。
なお、メモリコントローラ３０は、定常状態及びアイドル状態にアクセスが発生しない（起動状態にしかアクセスが発生しない）データと、定常状態及びアイドル状態にアクセスが発生し得るデータと、を予め区別し、ＮＡＮＤフラッシュメモリ１０内の互いに異なる記憶領域に記憶させることができる。すなわち、メモリコントローラ３０は、書込み対象領域のアドレスに基づき、当該書込み対象領域に対応する温度管理単位の除外フラグを設定できる。定常状態及びアイドル状態にアクセスが発生しないデータは、例えば、パワーオンリード処理の際に読み出されるシステムデータが想定される。また、定常状態及びアイドル状態にアクセスが発生しないデータの記憶領域は、例えば、当該システムデータを記憶するシステムデータ領域が想定される。このため、メモリコントローラ３０は、書込み対象領域のアドレスに基づき、温度管理情報２１Ｂ内の温度管理単位毎に、当該温度管理単位が起動状態にしかアクセスされない記憶領域であるか否かを判定することができる。
以上により、温度管理情報２１Ｂの更新処理が終了する。
なお、ステップＳＴ５４において、メモリコントローラ３０は、定常状態及びアイドル状態における書込み対象領域へのアクセスの頻度が閾値未満であるか否かを判定してもよい。すなわち、定常状態及びアイドル状態における書込み対象領域へのアクセスの頻度が閾値未満の場合（ＳＴ５４；ｔｒｕｅ）、処理はステップＳＴ５５に進み、閾値以上の場合（ＳＴ５４；ｆａｌｓｅ）、処理はステップＳＴ５６に進む。以上のように動作することにより、例えば、ホスト処理は実行されないがバックグラウンド処理が低頻度で実行される場合にも、リフレッシュ処理が予約されないように制御することができる。ホスト処理は実行されないがバックグラウンド処理が低頻度で実行される場合の例としては、例えば、データ正しく読み出せるか否かを確認するために定期又は不定期に実行される読出し処理（パトロール処理）等が想定される。
また、ステップＳＴ５４において、メモリコントローラ３０は、書込み対象領域の用途に応じて、当該書込み対象領域に除外フラグを設定するか否かを判定してもよい。すなわち、書込み対象領域が、定常状態及びアイドル状態におけるアクセスの頻度が低頻度であることが想定されるデータが書き込まれている記憶領域である場合（ＳＴ５４；ｔｒｕｅ）、処理はステップＳＴ５５に進み、高頻度であることが想定されるデータが書き込まれている記憶領域である場合（ＳＴ５４；ｆａｌｓｅ）、処理はステップＳＴ５６に進む。以上のように動作することにより、メモリコントローラ３０は、実績に基づくアクセス頻度ではなく、例えばメモリコントローラ３０の設計時に予め設定されたＮＡＮＤフラッシュメモリ１０内の記憶領域の用途に応じて、除外フラグを設定するか否かを判定することができる。
３．２．２ 第２例
次に、温度管理情報の更新処理の第２例について説明する。第２例では、書込みモードに基づいて、除外フラグが設定される。すなわち、閾値電圧分布間のマージンが比較的小さい書込みモードでは“Ｆａｌｓｅ”の除外フラグが設定されるのに対し、閾値電圧分布間のマージンが比較的大きい書込みモードでは“Ｔｒｕｅ”の除外フラグが設定される。
図１６は、第３実施形態に係るメモリシステムにおける温度管理情報の更新処理の第２例を示すフローチャートである。
ステップＳＴ５１～ＳＴ５３において、メモリコントローラ３０は、書込み処理を実行し、書込み処理対象領域に対応する温度管理単位の書込み処理時温度を温度管理情報２１Ｂに記憶する。ステップＳＴ５１～ＳＴ５３の処理は、第１例と同等であるため、説明を省略する。
ステップＳＴ５４Ａにおいて、メモリコントローラ３０は、書込み処理にＳＬＣモードが使用されたか否かを判定する。
ＳＬＣモードが使用された（すなわち、メモリセルトランジスタＭＴに１ビットのデータが書き込まれた）場合（ステップＳＴ５４Ａ；ｔｒｕｅ）、処理はステップＳＴ５５に進む。ステップＳＴ５５において、メモリコントローラ３０は、書込み対象領域に対応する温度管理単位の除外フラグを“Ｔｒｕｅ”にセットする。
一方、ＳＬＣモードが使用されない（すなわち、メモリセルトランジスタＭＴに２ビット以上のデータが書き込まれた）場合（ステップＳＴ５４Ａ；ｆａｌｓｅ）、処理はステップＳＴ５６に進む。ステップＳＴ５６において、メモリコントローラ３０は、書込み対象領域に対応する温度管理単位の除外フラグを“Ｆａｌｓｅ”にセットする。
以上により、温度管理情報２１Ｂの更新処理が終了する。
なお、図１６の例では、書込みモードがＳＬＣモードである場合に、メモリコントローラ３０が除外フラグを“Ｔｒｕｅ”に設定する場合について説明したが、これに限られない。例えば、書込みモードがＳＬＣモード又はＭＬＣモードである場合に、メモリコントローラ３０は除外フラグを“Ｔｒｕｅ”に設定してもよい。この場合、書込みモードがＴＬＣモード又はＱＬＣモードである場合には、メモリコントローラ３０は除外フラグを“Ｆａｌｓｅ”に設定する。
３．３ リフレッシュ予約判定処理
図１７は、第３実施形態に係るメモリシステムにおけるリフレッシュ予約判定処理を示すフローチャートであり、第２実施形態における図１３に対応する。図１７に示すリフレッシュ予約判定処理のステップＳＴ６１～ＳＴ６６は、例えば、メモリコントローラ３０によって定期的に実行される。
図１７に示すように、ステップＳＴ６１において、メモリコントローラ３０は、リフレッシュ処理判定時温度を取得する。なお、リフレッシュ処理判定時温度の取得処理の詳細については、図１３のステップＳＴ４１と同等であるため、説明を省略する。
ステップＳＴ６２において、メモリコントローラ３０は、温度管理情報２１Ｂを参照し、書込み処理時温度が記憶されている温度管理単位を選択する。
ステップＳＴ６３において、メモリコントローラ３０は、ステップＳＴ６２において選択された温度管理単位の除外フラグが“Ｆａｌｓｅ”であるか否かを判定する。除外フラグが“Ｆａｌｓｅ”である場合（ステップＳＴ６３；ｙｅｓ）、処理はステップＳＴ６４に進み、除外フラグ“Ｔｒｕｅ”である場合（ステップＳＴ６３；ｎｏ）、処理はステップＳＴ６６に進む。
ステップＳＴ６４において、メモリコントローラ３０は、ステップＳＴ６１において取得したリフレッシュ処理判定時温度と、ステップＳＴ６２において選択された温度管理単位の書込み処理時温度と、の温度差が閾値Ｔｔｈ３以上であるか否かを判定する。なお、閾値Ｔｔｈ３に基づく判定処理の詳細については、図１３のステップＳＴ４３と同等であるため、説明を省略する。
リフレッシュ処理判定時温度と書込み処理時温度との温度差が閾値Ｔｔｈ３以上である場合（ステップＳＴ６４；ｙｅｓ）、処理はステップＳＴ６５に進み、閾値Ｔｔｈ３未満である場合（ステップＳＴ６４；ｎｏ）、処理はステップＳＴ６５を省略してステップＳＴ６６に進む。
ステップＳＴ６５において、メモリコントローラ３０は、ステップＳＴ６２において選択された温度管理単位を含むブロックＢＬＫをリフレッシュ予約情報２２に記憶し、リフレッシュ処理を予約する。
ステップＳＴ６６において、メモリコントローラ３０は、温度管理情報２１Ｂ内の全ての温度管理単位を選択したか否かを判定する。選択していない温度管理単位がある場合（ステップＳＴ６６；ｎｏ）、処理はステップＳＴ６２に戻る。これにより、全ての温度管理単位が選択されるまで、ステップＳＴ６２～ＳＴ６６が繰り返される。全ての温度管理単位が選択済みの場合（ステップＳＴ６６；ｙｅｓ）、リフレッシュ予約判定処理は終了する。
３．４ 本実施形態に係る効果
第３実施形態によれば、メモリコントローラ３０は、温度管理情報２１Ｂの更新処理において、除外フラグを、当該除外フラグに対応する温度管理単位のアドレスに応じて設定する。メモリコントローラ３０は、リフレッシュ予約判定処理において、除外フラグが“Ｔｒｕｅ”の温度管理単位については、リフレッシュ処理判定時温度及び書込み処理時温度が条件を満たす場合においても、リフレッシュ処理を予約しない。これにより、低温状態で書き込まれたデータであっても、低温状態に対して閾値電圧分布が大きく変動する高温状態で読み出される可能性がないデータについては、リフレッシュ処理の実行を省略することができる。このため、リフレッシュ処理の実行に伴うバックグラウンド処理の増加を抑制することができる。したがって、ホスト機器２からの要求に対するメモリシステム１の応答性能の悪化を抑制できる。また、リフレッシュ処理によって高温状態で書き直されたシステムデータが起動状態において読み出されることによって、信頼性が損なわれるリスクも回避できる。
４． 第４実施形態
次に、第４実施形態に係るメモリシステムについて説明する。第４実施形態は、ＮＡＮＤフラッシュメモリ１０の疲弊度に応じてリフレッシュ予約判定処理における判定基準を変更する点において、第１実施形態乃至第３実施形態と異なる。以下の説明では、第２実施形態と同等の構成及び動作については説明を省略し、第２実施形態と異なる構成及び動作について主に説明する。
４．１ リフレッシュ予約判定処理
図１８は、第４実施形態に係るメモリシステムにおけるリフレッシュ予約判定処理を示すフローチャートであり、第２実施形態における図１３に対応する。図１８に示すリフレッシュ予約判定処理のステップＳＴ７１～ＳＴ７７は、例えば、メモリコントローラ３０によって定期的に実行される。
図１８に示すように、ステップＳＴ７１において、メモリコントローラ３０は、リフレッシュ処理判定時温度を取得する。なお、リフレッシュ処理判定時温度の取得処理の詳細については、図１３のステップＳＴ４１と同等であるため、説明を省略する。
ステップＳＴ７２において、メモリコントローラ３０は、書込み処理時温度が記憶されている温度管理単位を選択する。
ステップＳＴ７３において、メモリコントローラ３０は、ステップＳＴ７２において選択された温度管理単位の疲弊度が閾値ＷＥｔｈ以上であるか否かを判定する。疲弊度は、例えば、当該温度管理単位の書込み・消去サイクル数（Ｗ／Ｅ数、又はＰ／Ｅ数）を含み、閾値電圧分布のシフトしやすさ、及び広がりやすさに相関する指標である。Ｗ／Ｅ数は、メモリコントローラ３０によって例えばブロックＢＬＫ単位で管理される。
疲弊度が閾値ＷＥｔｈ未満である場合（ステップＳＴ７３；ｎｏ）、処理はステップＳＴ７４に進む。ステップＳＴ７４において、ステップＳＴ７１において取得したリフレッシュ処理判定時温度と、ステップＳＴ７２において選択された温度管理単位の書込み処理時温度と、の温度差が閾値Ｔｔｈ３以上であるか否かを判定する。
リフレッシュ処理判定時温度と書込み処理時温度との温度差が閾値Ｔｔｈ３以上である場合（ステップＳＴ７４；ｙｅｓ）、処理はステップＳＴ７６に進み、閾値Ｔｔｈ３未満である場合（ステップＳＴ７４；ｎｏ）、処理はステップＳＴ７６を省略してステップＳＴ７７に進む。
一方、疲弊度が閾値ＷＥｔｈ以上である場合（ステップＳＴ７３；ｙｅｓ）、処理はステップＳＴ７５に進む。ステップＳＴ７５において、ステップＳＴ７１において取得したリフレッシュ処理判定時温度と、ステップＳＴ７２において選択された温度管理単位の書込み処理時温度と、の温度差が閾値Ｔｔｈ３より小さい閾値Ｔｔｈ４以上であるか否かを判定する（Ｔｔｈ４＜Ｔｔｈ３）。
リフレッシュ処理判定時温度と書込み処理時温度との温度差が閾値Ｔｔｈ４以上である場合（ステップＳＴ７５；ｙｅｓ）、処理はステップＳＴ７６に進み、閾値Ｔｔｈ４未満である場合（ステップＳＴ７５；ｎｏ）、処理はステップＳＴ７６を省略してステップＳＴ７７に進む。
ステップＳＴ７６において、メモリコントローラ３０は、ステップＳＴ７２において選択された温度管理単位を含むブロックＢＬＫをリフレッシュ予約情報２２に記憶し、リフレッシュ処理を予約する。
ステップＳＴ７７において、メモリコントローラ３０は、全ての温度管理単位を選択したか否かを判定する。選択していない温度管理単位がある場合（ステップＳＴ７７；ｎｏ）、処理はステップＳＴ７２に戻る。これにより、全ての温度管理単位が選択されるまで、ステップＳＴ７２～ＳＴ７７が繰り返される。全ての温度管理単位が選択済みの場合（ステップＳＴ７７；ｙｅｓ）、リフレッシュ予約判定処理は終了する。
なお、図１８の例では、疲弊度の値によらずリフレッシュ処理の予約を判定する処理（ステップＳＴ７４又はＳＴ７５）が実行される場合について説明したが、これに限られない。例えば、疲弊度が閾値ＷＥｔｈ未満である場合（ステップＳＴ７３；ｎｏ）、処理はステップＳＴ７４を省略してステップＳＴ７７に進んでもよい。
４．２ 本実施形態に係る効果
第４実施形態によれば、メモリコントローラ３０は、疲弊度の増加に応じて閾値Ｔｔｈに小さな値を設定する。これにより、疲弊度が大きい温度管理単位については、リフレッシュ処理予約判定時温度及び書込み処理時温度の温度差がより小さい時点で、リフレッシュ処理の予約が必要であると判定することができる。このため、度重なる使用によって閾値電圧分布がシフトしやすくなった、及び閾値電圧分布が広がりやすくなった温度管理単位についても、エラービット数がＥＣＣ回路３４の軟判定復号におけるエラー訂正能力を超える前の適切なタイミングで、リフレッシュ処理を予約することができる。したがって、データの信頼性の悪化を抑制することができる。
５． 変形例等
上述の第１実施形態乃至第４実施形態は、上述の例に限られず、種々の変形が適用可能である。
例えば、上述した第１実施形態乃至第４実施形態では、メモリコントローラ３０が、温度管理情報２１の更新処理において、ＮＡＮＤフラッシュメモリ１０内の温度センサ１５によって計測された温度を取得する場合について説明したが、これに限られない。例えば、メモリコントローラ３０は、ＮＡＮＤフラッシュメモリ１０の外部（例えば、メモリコントローラ３０内のＡＤＣ（Analog to digital converter）等）から温度を取得してもよい。この場合、メモリコントローラ３０は、取得した温度を適宜補正することによって、ＮＡＮＤフラッシュメモリ１０の特にメモリセルアレイ１７における温度を推定し、当該推定値に基づいて温度管理情報２１の更新処理を実行してもよい。
また、上述の第１実施形態乃至第４実施形態では、温度管理単位がワード線ＷＬに共通接続される４つのセルユニットＣＵである場合について説明したが、これに限られない。例えば、温度管理単位は、４つ未満のセルユニットＣＵでもよいし、複数のワード線ＷＬに関連づけられた５つ以上のセルユニットＣＵであってもよい。複数のワード線ＷＬに関連づけられた５つ以上のセルユニットＣＵは、ワード線グループとも呼ばれる。また、例えば、温度管理単位は、１つのブロックＢＬＫであってもよいし、複数のブロックＢＬＫであってもよい。温度管理単位が複数のブロックＢＬＫである場合、同一の温度管理単位に含まれる複数のブロックＢＬＫの各々は、異なるチップＣｈｉｐに属していてもよい。また、例えば、温度管理単位が複数のブロックＢＬＫである場合、同一の温度管理単位に含まれる複数のブロックＢＬＫの各々は、同一のチップＣｈｉｐ内の異なるプレーンＰＢに属していてもよい。
温度管理単位となる複数のブロックＢＬＫは、論理ブロックであってもよい。論理ブロックに含まれる複数のブロックＢＬＫは、複数のチップＣｈｉｐにわたって存在し、ブロック間パリティを構成する誤り訂正フレームを含む。なお、論理ブロックを構成する複数のチップＣｈｉｐ内の、対応するワード線ＷＬを組にしたものは、論理ワード線とも呼ばれる。温度管理単位は、当該論理ワード線に関連づけられた複数のセルユニットＣＵであってもよい。また、温度管理単位は、複数の論理ワード線に関連づけられた複数のセルユニットＣＵであってもよい。複数の論理ワード線ＷＬに関連づけられた複数のセルユニットＣＵの組は、論理ワード線グループとも呼ばれる。
なお、メモリコントローラ３０は、温度管理単位を上述した種々の大きさに適宜変更可能に構成される。これにより、ＮＡＮＤフラッシュメモリ１０の状態に応じて、温度管理情報２１に必要な記憶容量及びリフレッシュ処理の予約単位を適宜調整することができる。
また、上述の第３実施形態及び第４実施形態は、第２実施形態に適用される場合について説明したが、これに限られず、第１実施形態に適用されてもよい。第４実施形態が第１実施形態に適用される場合、図１７のステップＳＴ７４及びＳＴ７５において、例えば、メモリコントローラ３０は、リフレッシュ処理判定時温度との比較に用いられる閾値を疲弊度に応じて変化させてもよい。すなわち、疲弊度が閾値ＷＥｔｈ未満の場合、メモリコントローラ３０は、リフレッシュ処理判定時温度が閾値Ｔｔｈ２以上であるか否かを判定し、疲弊度が閾値ＷＥｔｈ以上の場合、メモリコントローラ３０は、リフレッシュ処理判定時温度が閾値Ｔｔｈ２よりも低い閾値Ｔｔｈ５以上であるか否かを判定する（Ｔｔｈ５＜Ｔｔｈ２）。
また、例えば、図１７のステップＳＴ７４及びＳＴ７５において、メモリコントローラ３０は、書込み処理時温度との比較に用いられる閾値を疲弊度に応じて変化させてもよい。すなわち、疲弊度が閾値ＷＥｔｈ未満の場合、メモリコントローラ３０は、書込み処理時温度が閾値Ｔｔｈ１以下であるか否かを判定し、疲弊度が閾値ＷＥｔｈ以上の場合、メモリコントローラ３０は、書込み処理時温度が閾値Ｔｔｈ１よりも高い閾値Ｔｔｈ６以下であるか否かを判定する（Ｔｔｈ６＜Ｔｔｈ１）。
また、上述の第１実施形態乃至第４実施形態では、温度管理情報２１及びリフレッシュ予約情報２２をＤＲＡＭ２０に記憶する場合について説明したが、これに限られない。例えば、温度管理情報２１及びリフレッシュ予約情報２２は、不慮の電源断によってメモリシステム１から失われることを避けるため、ＮＡＮＤフラッシュメモリ１０に適宜不揮発化されてもよい。
また、上述の第１実施形態乃至第４実施形態では、１つのメモリセルトランジスタＭＴに２ビットのデータを記憶可能な場合について説明したが、これに限られず、３ビット、４ビット、又は５ビット以上のデータを記憶可能であってもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…メモリシステム、２…ホスト機器、１０…不揮発性メモリ、１１…入出力回路、１２…レジスタセット、１２Ａ…ステータスレジスタ、１２Ｂ…アドレスレジスタ、１２Ｃ…コマンドレジスタ、１３…ロジックコントローラ、１４…シーケンサ、１５…温度センサ、１６…電圧生成回路、１７…メモリセルアレイ、１８…ロウデコーダモジュール、１９…センスアンプモジュール、２０…揮発性メモリ、２１…温度管理情報、２２…リフレッシュ予約情報、３０…メモリコントローラ、３１…プロセッサ、３２…バッファメモリ、３３…ホストインタフェース回路、３４…ＥＣＣ回路、３５…ＮＡＮＤインタフェース回路、３６…ＤＲＡＭインタフェース回路。

Claims (17)

  1. 各々が複数のメモリセルを含む複数のグループを含む不揮発性メモリと、
    メモリコントローラと、
    を備え、
    前記メモリコントローラは、
    第１グループへの書込み処理における第１温度と、前記第１グループへの書込み処理の後における第２温度と、が条件を満たす場合、前記第１グループに対するリフレッシュ処理を実行する
    ように構成された、
    メモリシステム。
  2. 前記条件は、前記第１温度が第１閾値以下、かつ前記第２温度が前記第１閾値より高い第２閾値以上であることを含む、
    請求項１記載のメモリシステム。
  3. 前記条件は、前記第２温度と前記第１温度との差が第３閾値以上であることを含む、
    請求項１記載のメモリシステム。
  4. 前記メモリコントローラは、
    前記第１グループに対応するフラグを記憶し、
    前記フラグが第１値にセットされる場合、前記条件が満たされるか否かを、前記第１グループに対するリフレッシュ処理を実行するか否かの考慮に含め、
    前記フラグが第２値にセットされる場合、前記条件が満たされるか否かを、前記第１グループに対するリフレッシュ処理を実行するか否かの考慮から除外する
    ように構成された、
    請求項１記載のメモリシステム。
  5. 前記メモリコントローラは、
    前記第１グループのアドレスに基づき、前記フラグを前記第１値にセットするか前記第２値にセットするかを判定する
    ように構成された、
    請求項４記載のメモリシステム。
  6. 前記メモリシステムは、
    前記第１グループに書き込まれたデータに対する読出し処理が、前記第２温度が第４閾値以上の状態において発生する頻度に基づき、前記フラグを前記第１値にセットするか前記第２値にセットするかを判定する
    ように構成された、
    請求項４記載のメモリシステム。
  7. 前記メモリシステムは、
    前記第１グループの用途に基づき、前記フラグを前記第１値にセットするか前記第２値にセットするかを判定する
    ように構成された、
    請求項４記載のメモリシステム。
  8. 前記メモリシステムは、
    前記第１グループ内の複数のメモリセルの各々に書き込まれるビット数に基づき、前記フラグを前記第１値にセットするか前記第２値にセットするかを判定する
    ように構成された、
    請求項４記載のメモリシステム。
  9. 前記メモリコントローラは、
    前記第１グループの疲弊度が第５閾値未満である場合、前記第２温度が前記第２閾値以上の場合に前記リフレッシュ処理を実行し、
    前記第１グループの疲弊度が前記第５閾値以上である場合、前記第２温度が前記第２閾値より低い第６閾値以上の場合に前記リフレッシュ処理を実行する
    ように構成された、
    請求項２記載のメモリシステム。
  10. 前記第１グループの疲弊度は、前記第１グループに対する書込み・消去サイクル数である、
    請求項９記載のメモリシステム。
  11. 前記メモリコントローラは、
    前記第１グループの疲弊度が第５閾値未満である場合、前記第１温度が前記第１閾値以下の場合に前記リフレッシュ処理を実行し、
    前記第１グループの疲弊度が前記第５閾値以上である場合、前記第１温度が前記第１閾値より高い第７閾値以下の場合に前記リフレッシュ処理を実行する
    ように構成された、
    請求項２記載のメモリシステム。
  12. 前記第１グループの疲弊度は、前記第１グループに対する書込み・消去サイクル数である、
    請求項１１記載のメモリシステム。
  13. 前記メモリコントローラは、
    前記第１グループの疲弊度が第５閾値未満である場合、前記第２温度と前記第１温度との差が前記第３閾値以上の場合に前記リフレッシュ処理を実行し、
    前記第１グループの疲弊度が前記第５閾値以上である場合、前記第２温度と前記第１温度との差が前記第３閾値より小さい第８閾値以上の場合に前記リフレッシュ処理を実行する
    ように構成された、
    請求項３記載のメモリシステム。
  14. 前記第１グループの疲弊度は、前記第１グループに対する書込み・消去サイクル数である、
    請求項１３記載のメモリシステム。
  15. 前記不揮発性メモリは、各々が前記複数のグループを含む複数のブロックを含み、
    前記複数のブロックの各々は、消去処理の単位である、
    請求項１記載のメモリシステム。
  16. 前記複数のグループの各々に含まれる前記複数のメモリセルは、同一のワード線に共通接続される、
    請求項１５記載のメモリシステム。
  17. 前記複数のグループの各々は、消去処理の単位である、
    請求項１記載のメモリシステム。
JP2020157798A 2020-09-18 2020-09-18 メモリシステム Pending JP2022051363A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2020157798A JP2022051363A (ja) 2020-09-18 2020-09-18 メモリシステム
TW110121453A TWI776547B (zh) 2020-09-18 2021-06-11 記憶體系統
TW111128058A TWI835222B (zh) 2020-09-18 2021-06-11 記憶體系統
US17/349,248 US11462256B2 (en) 2020-09-18 2021-06-16 Memory system
CN202110755924.2A CN114203214A (zh) 2020-09-18 2021-07-05 存储器系统
US17/888,065 US11710515B2 (en) 2020-09-18 2022-08-15 Memory system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020157798A JP2022051363A (ja) 2020-09-18 2020-09-18 メモリシステム

Publications (1)

Publication Number Publication Date
JP2022051363A true JP2022051363A (ja) 2022-03-31

Family

ID=80645834

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020157798A Pending JP2022051363A (ja) 2020-09-18 2020-09-18 メモリシステム

Country Status (4)

Country Link
US (2) US11462256B2 (ja)
JP (1) JP2022051363A (ja)
CN (1) CN114203214A (ja)
TW (1) TWI776547B (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220121406A (ko) * 2021-02-25 2022-09-01 삼성전자주식회사 메모리 장치 및 그 동작방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4701807B2 (ja) 2005-04-21 2011-06-15 パナソニック株式会社 メモリコントローラ、不揮発性記憶装置及び不揮発性記憶システム
US8213255B2 (en) 2010-02-19 2012-07-03 Sandisk Technologies Inc. Non-volatile storage with temperature compensation based on neighbor state information
US20170034551A1 (en) 2015-07-29 2017-02-02 GM Global Technology Operations LLC Dynamic screen replication and real-time display rendering based on media-application characteristics
US10446242B2 (en) * 2016-05-27 2019-10-15 Western Digital Technologies, Inc. Temperature variation compensation
US11481126B2 (en) 2016-05-24 2022-10-25 Micron Technology, Inc. Memory device error based adaptive refresh rate systems and methods
US10991421B2 (en) * 2016-09-19 2021-04-27 Bar-Ilan University Complementary dual-modular redundancy memory cell
JP6779822B2 (ja) 2017-03-24 2020-11-04 キオクシア株式会社 メモリシステム
US20190074051A1 (en) * 2017-09-07 2019-03-07 Mediatek Inc. Memory system and refresh control method thereof
JP2019057194A (ja) * 2017-09-22 2019-04-11 東芝メモリ株式会社 メモリシステム、及び不揮発性メモリの制御方法
TWI646548B (zh) 2017-11-16 2019-01-01 慧榮科技股份有限公司 用來於一記憶裝置中進行刷新管理之方法以及記憶裝置及其控制器
US11056166B2 (en) * 2019-07-17 2021-07-06 Micron Technology, Inc. Performing a refresh operation based on a characteristic of a memory sub-system

Also Published As

Publication number Publication date
US20220392523A1 (en) 2022-12-08
TW202247179A (zh) 2022-12-01
TW202213330A (zh) 2022-04-01
US11710515B2 (en) 2023-07-25
CN114203214A (zh) 2022-03-18
US20220093169A1 (en) 2022-03-24
US11462256B2 (en) 2022-10-04
TWI776547B (zh) 2022-09-01

Similar Documents

Publication Publication Date Title
US20240021250A1 (en) Memory system
US10324788B2 (en) Memory system
JP2020038738A (ja) 不揮発性メモリ及びメモリシステム
JP2008123330A (ja) 不揮発性半導体記憶装置
US20240021252A1 (en) Memory system, control method thereof, and program
JP7128088B2 (ja) メモリシステム
US10860251B2 (en) Semiconductor memory device
JP6652472B2 (ja) メモリシステムおよび制御方法
US11768634B2 (en) Memory system and information processing system
JP2020119618A (ja) メモリシステム
US11216208B1 (en) Memory system, memory controller, and operation method of memory system
US11710515B2 (en) Memory system
JP2021039810A (ja) メモリシステム
US11715535B2 (en) Semiconductor storage device
TWI835222B (zh) 記憶體系統
US12001687B2 (en) Memory system
US20230259287A1 (en) Memory system
TWI764569B (zh) 半導體記憶裝置
US20240127893A1 (en) Memory system
JP2019164847A (ja) メモリシステム
US20230170032A1 (en) Semiconductor device, memory system and semiconductor memory device

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20230106