CN116936566A - 半导体结构版图及半导体结构 - Google Patents

半导体结构版图及半导体结构 Download PDF

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Abstract

本公开提供一种半导体结构版图，包括：有源区图形；第一类栅极图形，与有源区图形交叠，且沿第一方向延伸；金属层图形，沿第一方向延伸，金属层图形通过接触孔图形与位于第一类栅极图形两侧的有源区图形接触。在本公开实施例提供的半导体结构版图中第一类栅极图形与金属层图形的延伸方向一致，相较于第一类栅极图形与金属层图形的延伸方向垂直的结构，随着第一类栅极图形在第二方向上的宽度增大第一类栅极图形的存在不会影响金属层图形与有源区图形之间的交叠，进而能够在保证第一类栅极图形尺寸满足要求的情况下，增大连接金属层图形与对应的有源区图形的接触孔图形的长度，提高了采用半导体结构版图形成的半导体结构的可靠性，优化了器件性能。

Description

半导体结构版图及半导体结构
技术领域
本发明涉及集成电路领域，尤其涉及一种半导体结构版图及半导体结构。
背景技术
随着微处理设计领域规模越来越大，存储器面积占据着芯片的大部分面积，而且随着工艺的发展，存储器在芯片中的占比会越来越大，因此，设计高密度的存储器能够在一定程度上减小芯片的面积，从而能够降低成本。随着存储器密度的增加，现有的半导体结构版图存在可靠性低的问题，无法满足需求。
发明内容
本发明所要解决的技术问题是，提供一种半导体结构版图及半导体结构，其能够提高半导体结构的可靠性。
为了解决上述问题，本发明提供了一种半导体结构版图，其包括：
有源区图形；
第一类栅极图形，与所述有源区图形交叠，且沿第一方向延伸；
金属层图形，沿所述第一方向延伸，所述金属层图形通过接触孔图形与位于所述第一类栅极图形两侧的有源区图形接触。
在一实施例中，所述有源区图形包括第一有源区图形，所述第一类栅极图形包括第一栅极图形，所述金属层图形包括：
第一类金属线图形，包括在第二方向上间隔设置的第一金属线图形及第二金属线图形，所述第一金属线图形通过第一接触孔图形与位于所述第一栅极图形第一侧的第一有源区图形接触；
第二类金属线图形，包括在所述第二方向上间隔设置的第三金属线图形及第四金属线图形，所述第三金属线图形位于所述第一金属线图形与所述第二金属线图形之间，所述第四金属线图形位于所述第二金属线图形远离所述第一金属线图形的一侧，所述第四金属线图形通过第二接触孔图形与位于所述第一栅极图形第二侧的第一有源区图形接触，所述第二侧与所述第一侧相对。
在一实施例中，在所述第二方向上，所述第二金属线图形的宽度小于所述第一金属线图形的宽度，所述第三金属线图形的宽度小于所述第四金属线图形的宽度。
在一实施例中，在所述第二方向上，所述第一栅极图形的宽度小于所述第一金属线图形与所述第四金属线图形之间的间距。
在一实施例中，所述第二金属线图形及所述第三金属线图形均与所述第一栅极图形至少部分交叠。
在一实施例中，所述第一金属线图形通过至少两个并联设置的第一接触孔图形与位于所述第一栅极图形第一侧的所述第一有源区图形接触，所述第四金属线图形通过至少两个并联设置的第二接触孔图形与位于所述第一栅极图形第二侧的所述第一有源区图形接触。
在一实施例中，所述第一类栅极图形还包括在所述第二方向上与所述第一栅极图形间隔设置的第二栅极图形，所述第二栅极图形与所述第一有源区图形交叠，并与所述第一栅极图形并联：
所述第一类金属线图形还包括：在所述第二方向上间隔设置的第五金属线图形及第六金属线图形，所述第六金属线图形通过第三接触孔图形与所述第二栅极图形远离所述第一栅极图形一侧的所述第一有源区图形连接；
所述第二类金属线图形还包括：第七金属线图形，所述第七金属线图形设置在所述第五金属线图形与第六金属线图形之间。
在一实施例中，在所述第二方向上，所述第二栅极图形的宽度小于所述第四金属线图形与所述第七金属线图形之间的间距。
在一实施例中，所述第五金属线图形及所述第七金属线图形均与所述第二栅极图形至少部分交叠。
在一实施例中，还包括第二类栅极图形，所述第二类栅极图形与所述有源区图形交叠，且沿第二方向延伸，所述金属层图形通过接触孔图形与位于所述第二类栅极图形两侧的有源区图形接触。
在一实施例中，所述第二类栅极图形在所述第一方向上的宽度度小于所述第一类栅极图形在所述第二方向上的宽度。
在一实施例中，所述有源区图形包括第二有源区图形；所述第二类栅极图形包括第三栅极图形、第四栅极图形、第五栅极图形及第六栅极图形，所述第三栅极图形、所述第四栅极图形、所述第五栅极图形及所述第六栅极图形沿所述第一方向间隔设置以及均沿第二方向延伸，且与所述第二有源区图形交叠，所述第四栅极图形及第五栅极图形并联设置，所述第三栅极图形及第六栅极图形并联设置；
至少两个并联设置的第四接触孔图形设置在所述第三栅极图形远离所述第四栅极图形的一侧，且与所述第二有源区图形交叠；
至少两个并联设置的第五接触孔图形，设置在所述第四栅极图形与所述第五栅极图形之间，且与所述第二有源区图形交叠；
至少两个并联设置的第六接触孔图形，设置在所述第六栅极图形远离所述第五栅极图形的一侧，且与所述第二有源区图形交叠；
所述金属层图形通过所述第四接触孔图形、第五接触孔图形及第六接触孔图形与所述第二有源区图形接触。
在一实施例中，所述有源区图形还包括第三有源区图形；
所述第一类栅极图形包括第七栅极图形及第八栅极图形，所述第七栅极图形及所述第八栅极图形沿所述第二方向间隔设置以及均沿所述第一方向延伸，且与所述第三有源区图形交叠；
所述金属层包括：
第一类金属线图形，包括沿所述第二方向间隔设置的第八金属线图形、第九金属线图形及第十金属线图形，所述第九金属线图形通过第十接触孔图形与所述第七栅极图形及所述第八栅极图形之间的第三有源区图形接触；
第二类金属线图形，包括在第二方向上间隔设置的第十一金属线图形、第十二金属线图形、第十三金属线图形及第十四金属线图形，所述第八金属线图形位于所述第十一金属线图形与所述第十二金属线图形之间，所述第九金属线图形位于所述第十二金属线图形与所述第十三金属线图形之间，所述第十金属线图形位于所述第十三金属线图形与所述第十四金属线图形之间，所述第十一金属线图形通过第九接触孔图形与所述第七栅极图形远离所述的第八栅极图形一侧的第三有源区图形接触，所述第十四金属线图形通过第十一接触孔图形与所述第八栅极图形远离所述的第七栅极图形一侧的第三有源区图形接触。
在一实施例中，所述第二方向上，所述第七栅极图形的宽度小于所述第九金属线图形与所述第十一金属线图形之间的间距，所述第八栅极图形的宽度小于所述第九金属线图形与所述第十四金属线图形之间的间距。
在一实施例中，所述有源区图形包括第四有源区图形；所述第一类栅极图形包括并联设置的第九栅极图形、第十栅极图形、第十一栅极图形及第十二栅极图形，所述第九栅极图形、所述第十栅极图形、所述第十一栅极图形及所述第十二栅极图形沿第二方向间隔设置以及均沿所述第一方向延伸，且与所述第四有源区图形交叠，所述金属层通过接触孔图形与位于所述第九栅极图形、所述第十栅极图形、所述第十一栅极图形及所述第十二栅极图形两侧的第四有源区图形接触。
在一实施例中，所述有源区图形包括第五有源区图形，第二类栅极图形包括并联设置的第十三栅极图形、第十四栅极图形、第十五栅极图形及第十六栅极图形，所述第十三栅极图形、所述第十四栅极图形、所述第十五栅极图形及所述第十六栅极图形沿所述第一方向间隔设置以及均沿所述第二方向延伸，且与所述第五有源区图形交叠，所述金属层通过接触孔图形与位于所述第十三栅极图形、所述第十四栅极图形、所述第十五栅极图形及所述第十六栅极图形两侧的所述第五有源区图形接触。
在一实施例中，所述有源区图形还包括第五有源区图形，第二类栅极图形包括第十七栅极图形，所述第十七栅极图形沿所述第二方向延伸，且与所述第五有源区图形交叠，所述金属层通过接触孔图形与位于所述第十七栅极图形一侧的所述第五有源区图形接触。
本公开实施例还提供一种半导体结构，采用上述半导体结构版图制成。
在本公开实施例提供的半导体结构版图中第一类栅极图形与金属层图形的延伸方向一致，相较于第一类栅极图形与金属层图形的延伸方向垂直的结构，在第一类栅极图形在第二方向上的宽度(短边)小于或等于金属层图形之间的间距时，即第一类栅极图形的正投影不与较粗的金属层图形发生重叠时，随着第一类栅极图形在第二方向上的宽度增大第一类栅极图形的存在不会影响金属层图形与有源区图形之间的交叠，进而能够在保证第一类栅极图形尺寸满足要求的情况下，增大连接金属层图形与对应的有源区图形的接触孔图形的长度，提高了采用半导体结构版图形成的半导体结构的可靠性，优化了器件性能。
附图说明
图1A是一种动态随机存取存储器的结构示意图；
图1B是图1A中虚线框A所示部分的局部放大图；
图1C是读写转换电路单元的示意图；
图2是本申请第一实施例提供的半导体结构版图；
图3是本申请第一实施例提供的半导体结构版图形成的半导体结构的电路图；
图4是本申请第二实施例提供的半导体结构版图；
图5是本申请第二实施例提供的半导体结构版图形成的半导体结构的电路图；
图6是本申请第三实施例提供的半导体结构版图；
图7是本申请第三实施例提供的半导体结构版图形成的半导体结构的电路图。
具体实施方式
下面结合附图对本发明提供的半导体结构版图及半导体结构的具体实施方式做详细说明。
请参阅图1A，其是一种动态随机存取存储器的结构示意图，动态随机存取存储器包括存储器阵列、灵敏放大器阵列Fsa、行译码及控制电路XDEC、列译码及控制电路YDEC、以及Gdata&Gdata#信号的读放大电路SSA和写驱动电路write driver。
图1B为图1A中虚线框A所示部分的局部放大图，当一根字线WL被选中(经过XDEC译码控制)后，数据传输到上下两侧的灵敏放大器阵列，经灵敏放大器阵列放大后，再回写至选中的字线上连接的存储器阵列的存储单元。数据需要更改或重新写入时，YDEC列译码选中相应的灵敏放大器阵列位置，数据由一组Gdata&Gdata#，经过本地的读写转换电路(lrwap)传输到一组Ldata&Ldata#上，再写入对应的灵敏放大器阵列及相连接的存储器阵列的存储单元。数据读出时，数据传输的方向相反，YDEC列译码选中相应的灵敏放大器阵列位置，数据传输到一组Ldata&Ldata#上，再由本地的读写转换电路(lrwap)传输到一组Gdata&Gdata#，最后经读放大电路SSA放大输出。
读写转换电路(lrwap)包括多个读写转换电路单元，图1C是读写转换电路单元的示意图，每一读写转换电路单元包括读电路100、本地放大器单元110及写电路120。
本申请实施例提供了实现读写转换电路相关功能的半导体结构版图，采用该半导体结构版图获得的半导体结构可靠性高。本申请实施例提供的半导体结构版图包括有源区图形、第一类栅极图形及金属层图形，第一类栅极图形与有源区图形交叠，且沿第一方向延伸；金属层图形也沿第一方向延伸，金属层图形通过接触孔图形与位于第一类栅极图形两侧的有源区图形接触。本实施例提供的金属层图形为半导体结构版图中最靠近有源区图形的金属层图形。在本申请实施例提供的半导体结构版图中，第一类栅极图形与金属层图形的延伸方向一致，相较于第一类栅极图形与金属层图形的延伸方向垂直的结构，在相同面积下，第一类栅极图形的长度增大，进而增大了连接金属层图形与对应的有源区图形的接触孔图形的长度，提高了采用半导体结构版图形成的半导体结构的可靠性，优化了器件性能。
图2是本申请第一实施例提供的半导体结构版图，图3是采用本申请第一实施例提供的半导体结构版图形成的半导体结构的电路图，电路为供Ldat/Ldat#使用的写转换电路示例。其中，为了清楚显示本申请半导体结构版图的结构，被金属层图形遮挡的第一类栅极图形、第二类栅极图形、有源区图形及接触孔图形采用虚线绘示。
请参阅图3，电路包括第一NMOS晶体管MN1、第二NMOS晶体管MN2及第三NMOS晶体管MN3。第一NMOS晶体管MN1的第一端与Ldat#连接，第一NMOS晶体管MN1的第二端与第二NMOS晶体管MN2的第一端连接，第一NMOS晶体管MN1的控制端被Gdat控制。第二NMOS晶体管MN2的第二端接地，第二NMOS晶体管MN2的控制端被写驱动信号Wr控制。第三NMOS晶体管MN3的第一端与Ldat连接，第三NMOS晶体管MN3的第二端与第一NMOS晶体管MN1的控制端连接，提供Gdat信号，第三NMOS晶体管MN3的控制端被写驱动信号Wr控制。
在第一实施例中，半导体结构版图构成第一NMOS晶体管MN1图形、第二NMOS晶体管MN2图形及第三NMOS晶体管MN3图形。
请参阅图2，有源区图形包括第一有源区图形AA1，第一类栅极图形包括第一栅极图形G1，金属层图形包括第一类金属线图形及第二类金属线图形。
第一栅极图形G1沿第一方向延伸，且与第一有源区图形AA1交叠。在本实施例中，第一类栅极图形还包括在第二方向上与第一栅极图形G1间隔设置的第二栅极图形G2，第二栅极图形G2与第一有源区图形AA1交叠，并与第一栅极图形G1并联。其中，第二栅极图形G2沿第一方向延伸。在本实施例中，第一方向与第二方向垂直。
在一些实施例中，第一方向可为与半导体结构的位线平行的方向，第二方向可为与半导体结构的位线垂直的方向，即第二方向可为与半导体结构的字线平行的方向。
在本实施例中，第一栅极图形G1、第二栅极图形G2及第一有源区图形AA1构成第三NMOS晶体管MN3图形。而在本申请其他实施例中，第一类栅极图形仅包括第一栅极图形G1，则第一栅极图形G1及第一有源区图形AA1构成第三NMOS晶体管MN3图形。
金属层图形包括第一类金属线图形及第二类金属线图形。第一类金属线图形与第二类金属线图形可在不同的步骤中形成，例如，先形成第一类金属线图形，再形成第二类金属线图形，虽然第一类金属线图形与第二类金属线图形在不同的步骤中形成，但是，两者均属于同一金属层图形。
第一类金属线图形包括在第二方向上间隔设置且沿第一方向延伸的第一金属线图形M1及第二金属线图形M2，第一金属线图形M1通过第一接触孔图形T1与位于第一栅极图形G1第一侧的第一有源区图形AA1接触。第一金属线图形M1与第一栅极图形G1之间间隔设定距离，至少使得第一金属线图形M1与第一栅极图形G1之间在正投影上不存在重叠区域，以避免第一接触孔图形T1在连接第一有源区图形AA1与第一金属线图形M1时与第一栅极图形G1接触，对半导体结构性能产生影响。所述设定距离可根据实际工艺要求和电路要求设定，工艺要求包括实际能做到最大距离，电路要求包括第一接触孔图形T1与第一栅极图形G1之间的寄生电容，第二金属线图形M2与第一栅极图形G1在正投影上至少部分交叠，即第二金属线图形M2与第一栅极图形G1在正投影上存在至少部分重叠区域。由于第二金属线图形M2不需要通过接触孔图形与第一有源区图形AA1接触，因此，第二金属线图形M2与第一栅极图形G1可存在交叠，不会影响半导体结构的性能。
在第二方向上，第二金属线图形M2的宽度小于第一金属线图形M1的宽度，即第一金属线图形M1的宽度大于第二金属线图形M2的宽度，以在相同面积内为第一金属线图形M1提供足够的宽度，便于第一金属线图形M1通过第一接触孔图形T1与位于第一栅极图形G1第一侧的第一有源区图形AA1接触。
第二类金属线图形包括在第二方向上间隔设置且与沿第一方向延伸的第三金属线图形M3及第四金属线图形M4，第三金属线图形M3位于第一金属线图形M1与第二金属线图形M2之间，第四金属线图形M4位于第二金属线图形M2远离第一金属线图形M1的一侧，第四金属线图形M4通过第二接触孔图形T2与位于第一栅极图形G1第二侧的第一有源区图形AA1接触，其中，第二侧与第一侧相对。
第四金属线图形M4与第一栅极图形G1之间间隔设定距离，即第四金属线图形M4与第一栅极图形G1之间不存在重叠区域，以避免第二接触孔图形T2在连接第一有源区图形AA1与第四金属线图形M4时与第一栅极图形G1接触，对半导体结构性能产生影响。所述设定距离可根据实际工艺要求和电路要求设定，工艺要求包括实际能做到最大距离，电路要求包括第一接触孔图形T1与第一栅极图形G1之间的寄生电容，第三金属线图形M3与第一栅极图形G1至少部分交叠，即第三金属线图形M3与第一栅极图形G1存在至少部分重叠区域。由于第三金属线图形M3不需要通过接触孔图形与第一有源区图形AA1接触，因此，第三金属线图形M3与第一栅极图形G1可存在交叠，不会影响半导体结构的性能。
在第二方向上，第三金属线图形M3的宽度小于第四金属线图形M4的宽度，即第四金属线图形M4的宽度大于第三金属线图形M3的宽度，以在相同面积内为第四金属线图形M4提供足够的宽度，便于第四金属线图形M4通过第二接触孔图形T2与位于第一栅极图形G1第二侧的第一有源区图形AA1接触。
随着半导体结构集成度的增加，工艺尺寸逐渐缩减，接触孔越来越小，因接触孔出现缺陷而导致半导体结构性能下降的情况越来越多，影响了半导体结构的性能和良率。在本实施例提供的半导体结构版图中，第一栅极图形G1沿第一方向延伸，第一金属线图形M1及第四金属线图形M4也沿第一方向延伸，即第一栅极图形G1的延伸方向与第一金属线图形M1及第四金属线图形M4的延伸方向相同，相较于第一栅极图形G1的延伸方向与第一金属线图形M1及第四金属线图形M4的延伸方向垂直的结构而言，在第一栅极图形G1在第二方向上的宽度(短边)小于或等于第一金属线图形M1和第四金属线图形M4之间的间距时，即第一栅极图形G1的正投影不与第一金属线图形M1和第四金属线图形M4发生重叠时，随着第一栅极图形G1在第二方向上的宽度增大，第一栅极图形G1的存在不会影响金属线图形与有源区图形之间的交叠，进而能够在保证第一栅极图形G1尺寸满足要求的情况下，增大连接第一金属线图形M1与第一有源区图形AA1的第一接触孔图形T1的长度及连接第四金属线图形M4与第一有源区图形AA1的第二接触孔图形T2的长度，提高了采用半导体结构版图形成的半导体结构的可靠性，优化了器件性能。例如，在本实施例中，第四金属线图形M4通过一个第二接触孔图形T2与第一有源区图形AA1连接，第二接触孔图形T2的可连接区域大大延长了，提高了采用半导体结构版图形成的半导体结构的可靠性，优化了器件性能。
在一些实施例中，随着第一栅极图形G1的长度延伸以及由于第一接触孔图形T1的长度具有最大限制，可设置至少两个并联的第一接触孔图形T1，第一接触孔图形T1沿第一方向排布。具体地说，第一金属线图形M1通过至少两个并联设置的第一接触孔图形T1与位于第一栅极图形G1第一侧的第一有源区图形AA1接触。例如，在本实施例中，第一金属线图形M1通过两个并联设置的第一接触孔图形T1与位于第一栅极图形G1第一侧的第一有源区图形AA1接触，当其中一个第一接触孔图形T1出现缺陷时，剩余的第一接触孔图形T1还可以继续使用，第一接触孔图形T1的数量增加了，提高了第一金属线图形M1与第一有源区图形AA1连接的可靠性，进而大大提高了半导体结构的可靠性。
在本实施例中，在第二方向上，第一栅极图形G1的宽度小于第一金属线图形M1与第四金属线图形M4之间的间距，以避免第一接触孔图形T1及第二接触孔图形T2与第一栅极图形G1接触，提高半导体结构的可靠性。
在本实施例中，第一类金属线图形还包括在第二方向上间隔设置且沿第一方向延伸的第五金属线图形M5及第六金属线图形M6，第六金属线图形M6通过第三接触孔图形T3与第二栅极图形G2远离第一栅极图形G1一侧的第一有源区图形AA1连接。第五金属线图形M5与第二栅极图形G2在正投影上至少部分交叠，即第五金属线图形M5与第二栅极图形G2在正投影上存在至少部分重叠区域。由于第五金属线图形M5不需要通过接触孔图形与第一有源区图形AA1接触，因此，第五金属线图形M5与第二栅极图形G2可存在交叠，不会影响半导体结构的性能。第六金属线图形M6与第二栅极图形G2之间间隔设定距离，即至少使得第六金属线图形M6与第二栅极图形G2之间在正投影上不存在重叠区域，以避免第三接触孔图形T3在连接第一有源区图形AA1与第六金属线图形M6时与第二栅极图形G2接触，对半导体结构性能产生影响。所述设定距离可根据实际工艺要求和电路要求设定，工艺要求包括实际能做到最大距离，电路要求包括第三接触孔图形T3与第一栅极图形G1之间的寄生电容。
在第二方向上，第五金属线图形M5的宽度小于第六金属线图形M6的宽度，即第六金属线图形M6的宽度大于第五金属线图形M5的宽度，以在相同面积内为第六金属线图形M6提供足够的宽度，便于第六金属线图形M6通过第三接触孔图形T3与位于第二栅极图形G2第一侧的第一有源区图形AA1接触。
在本实施例中，第二类金属线图形还包括第七金属线图形M7，第七金属线图形M7设置在第五金属线图形M5与第六金属线图形M6之间，且沿第一方向延伸。第五金属线图形M5、第七金属线图形M7、第六金属线图形M6沿第二方向间隔设置。第七金属线图形M7与第二栅极图形G2在正投影上至少部分交叠，即第七金属线图形M7与第二栅极图形G2在正投影上存在至少部分重叠区域。由于第七金属线图形M7不需要通过接触孔图形与第一有源区图形AA1接触，因此，第七金属线图形M7与第二栅极图形G2在正投影上可存在交叠，不会影响半导体结构的性能。
在第二方向上，第二栅极图形G2的宽度小于第四金属线图形M4与第六金属线图形M6之间的间距，以避免第二接触孔图形T2及第三接触孔图形T3与第二栅极图形G2接触，提高半导体结构的可靠性。
半导体结构版图还包括第二类栅极图形，第二类栅极图形与有源区图形交叠，且沿第二方向延伸，金属层图形通过接触孔图形与位于第二类栅极图形两侧的有源区图形接触。在一些实施例中，所述第二类栅极图形在第一方向上的宽度(即第二类栅极图形的栅长)小于所述第一类栅极图形在第二方向上的宽度(即第一类栅极图形的栅长)。本申请实施例提供的半导体版图结构将栅长较长的栅极图形(例如第一栅极图形G1及第二栅极图形G2)与金属层图形平行(即同向)设置，随着第一类栅极图形栅长的增大，栅极图形的存在不会影响金属线图形与有源区图形之间的交叠进行，进而能够增加接触孔图形的尺寸或者数量，提高半导体结构可靠性；将栅长较短的栅极图形(例如第三栅极图形G3、第四栅极图形G4、第五栅极图形G5及第六栅极图形G6)与金属层图形垂直设置，由于第二类栅极图形的栅长较短，有源区图形暴露面积较大，则金属线图形与有源区图形的可接触面积就越大，接触孔图形可以设置的越大，提高半导体结构的可靠性，另外，若是将第二类栅极图形与金属层图形平行(即同向)设置，则受限于金属层图形的金属线图的数量，接触孔图形的数量不变，则第二类栅极图形的性能较差，因此，在本实施例中，第二类栅极图形与金属层图形垂直设置，并可设置多条并联的第二类栅极图形，提高半导体结构的总体性能，且能够提高栅极图形分布密度，增加半导体结构集成度。在半导体结构中，通常低压器件的栅长较长，高压器件的栅长较短。
具体地说，请继续参阅图2，在本实施例中，有源区图形包括第二有源区图形AA2，第二类栅极图形包括第三栅极图形G3、第四栅极图形G4、第五栅极图形G5及第六栅极图形G6。
在第二方向上，第二有源区图形AA2与第一有源区图形AA1间隔设置或者并排设置。
第三栅极图形G3、第四栅极图形G4、第五栅极图形G5及第六栅极图形G6沿第一方向间隔设置以及均沿第二方向延伸，且与所述第二有源区图形AA2交叠。第三栅极图形G3及第六栅极图形G6并联设置，例如，第三栅极图形G3及第六栅极图形G6通过连接图形(附图中未标示)并联连接，第三栅极图形G3、第六栅极图形G6及第一有源区图形AA1构成第一NMOS晶体管MN1图形。第四栅极图形G4及第五栅极图形G5并联设置，例如，第四栅极图形G4及第五栅极图形G5通过连接图形(附图中未标示)并联连接，第四栅极图形G4、第五栅极图形G5及第一有源区图形AA1构成第二NMOS晶体管MN2图形。
至少两个并联设置的第四接触孔图形T4设置在所述第三栅极图形G3远离所述第四栅极图形G4的一侧，且每一第四接触孔图形T4与第二有源区图形AA2交叠。当其中一个第四接触孔图形T4出现缺陷时，剩余的第四接触孔图形T4还可以继续使用，大大提高了半导体结构的可靠性。作为示例，在本实施例中，根据第三栅极图形G3及第一有源区图形AA1的长度，半导体结构版图包括两个并联设置的第四接触孔图形T4。
至少两个并联设置的第五接触孔图形T5，设置在所述第四栅极图形G4与所述第五栅极图形G5之间，且每一第五接触孔图形T5与所述第二有源区图形AA2交叠。当其中一个第五接触孔图形T5出现缺陷时，剩余的第五接触孔图形T5还可以继续使用，大大提高了半导体结构的可靠性。作为示例，在本实施例中，根据第四栅极图形G4及第一有源区图形AA1的长度，半导体结构版图包括两个并联设置的第五接触孔图形T5。
至少两个并联设置的第六接触孔图形T6，设置在所述第六栅极图形G6远离所述第五栅极图形G5的一侧，且每一第六接触孔图形T6与所述第二有源区图形AA2交叠。当其中一个第六接触孔图形T6出现缺陷时，剩余的第六接触孔图形T6还可以继续使用，大大提高了半导体结构的可靠性。作为示例，在本实施例中，根据第六栅极图形G6及第一有源区图形AA1的长度，半导体结构版图包括两个并联设置的第六接触孔图形T6。
金属层图形通过所述第四接触孔图形T4、第五接触孔图形T5及第六接触孔图形T6与所述第二有源区图形AA2接触。作为示例，在本实施例中，金属层图形包括第一类金属线图形及第二类金属线图形，其中，第一类金属线图形通过第四接触孔图形T4及第六接触孔图形T6与第一有源区图形AA1连接，第二类金属线图形通过第五接触孔图形T5与与第一有源区图形AA1连接。
本申请第一实施例提供的半导体结构版图能够实现图3所示的供Ldat/Ldat#使用的写转换电路。
在第一实施例所示半导体结构版图基础上，本申请第二实施例还提供一种半导体结构版图，图4是本申请第二实施例提供的半导体结构版图，图5是本申请第二实施例提供的半导体结构版图形成的半导体结构的电路图，电路为供Ldat/Ldat#使用的本地放大器的部分电路示例。
请参阅图5，在第二实施例中，电路包括第四NMOS晶体管MN4、第五NMOS晶体管MN5及第六NMOS晶体管NM6。第四NMOS晶体管MN4的第一端连接Ldat#，第四NMOS晶体管MN4的第二端连接第六NMOS晶体管NM6的第一端，第四NMOS晶体管MN4的控制端受Ldat控制。第五NMOS晶体管MN5的第一端连接Ldat，第五NMOS晶体管MN5的第二端连接第六NMOS晶体管NM6的第一端，第五NMOS晶体管MN5的控制端受Ldat#控制。第六NMOS晶体管NM6的第二端接地，第六NMOS晶体管NM6的控制端受到读使能信号RdEn的控制。
请参阅图4，在第二实施例中，有源区图形还包括第三有源区图形AA3。第三有源区图形AA3与第一有源区图形AA1间隔设置或者并排设置。具体地说，在本实施例中，第三有源区图形AA3及第二有源区图形AA2设置在第一有源区图形AA1相对的两侧。
第一类栅极图形包括第七栅极图形G7及第八栅极图形G8，第七栅极图形G7及第八栅极图形G8沿第二方向间隔设置以及均沿所述第一方向延伸，且与第三有源区图形AA3交叠，其中，在本实施例中，所述第七栅极图形G7靠近所述第二栅极图形G2，所述第八栅极图形G8远离所述第二栅极图形G2。第七栅极图形G7与第三有源区图形AA3构成所述第四NMOS晶体管MN4图形，第八栅极图形G8与第三有源区图形AA3构成所述第五NMOS晶体管MN5图形。
所述金属层包括第一类金属线图形及第二类金属线图形。第一类金属线图形包括沿第二方向间隔设置的第八金属线图形M8、第九金属线图形M9及第十金属线图形M10，第九金属线图形M9通过第十接触孔图形T10与第七栅极图形G7及第八栅极图形G8之间的第三有源区图形AA3接触。第二类金属线图形包括在第二方向上间隔设置的第十一金属线图形M11、第十二金属线图形M12、第十三金属线图形M13及第十四金属线图形M14，第八金属线图形M8位于第十一金属线图形M11与第十二金属线图形M12之间，第九金属线图形M9位于第十二金属线图形M12与第十三金属线图形M13之间，第十金属线图形M10位于第十三金属线图形M13与第十四金属线图形M14之间，第十一金属线图形M11通过第九接触孔图形T9与第七栅极图形G7远离的第八栅极图形G8一侧的第三有源区图形AA3接触，第十四金属线图形M14通过第十一接触孔图形T11与第八栅极图形G8远离的第七栅极图形G7一侧的第三有源区图形AA3接触。
在第二实施例中，第七栅极图形G7及第八栅极图形G8沿第一方向延伸，第八金属线图形M8、第九金属线图形M9、第十金属线图形M10、第十一金属线图形M11、第十二金属线图形M12、第十三金属线图形M13及第十四金属线图形M14也沿第一方向延伸，即第七栅极图形G7及第八栅极图形G8的延伸方向与第八金属线图形M8、第九金属线图形M9、第十金属线图形M10、第十一金属线图形M11、第十二金属线图形M12、第十三金属线图形M13及第十四金属线图形M14的延伸方向相同，相较于第七栅极图形G7及第八栅极图形G8的延伸方向与第八金属线图形M8、第九金属线图形M9、第十金属线图形M10、第十一金属线图形M11、第十二金属线图形M12、第十三金属线图形M13及第十四金属线图形M14的延伸方向垂直的结构而言，第七栅极图形G7在第二方向上的宽度(短边)小于等于第九金属线图形M9和第十一金属线图形M11之间的间距时，即第七栅极图形G7的正投影不与第九金属线图形M9和第十一金属线图形M11发生重叠时，随着第七栅极图形G7在第二方向上的宽度增大，第七栅极图形G7的存在不会影响金属线图形与有源区图形之间的交叠进行，进而能够在保证栅极图形尺寸满足要求的情况下，增大的第九接触孔图形及第十接触孔图形的长度，提高了采用半导体结构版图形成的半导体结构的可靠性，优化了器件性能。同样地，第八栅极图形G8在第二方向上的宽度(短边)小于等于第九金属线图形M9和第十四金属线图形M14之间的间距时，即第八栅极图形G8的正投影不与第九金属线图形M9和第十四金属线图形M14发生重叠时，随着第八栅极图形G8在第二方向上的宽度增大，第八栅极图形G8的存在不会影响金属线图形与有源区图形之间的交叠进行，进而能够在保证栅极图形尺寸满足要求的情况下，增大的第九接触孔图形及第十一接触孔图形的长度，提高了采用半导体结构版图形成的半导体结构的可靠性，优化了器件性能。
另外，在一些实施例中，随着第七栅极图形G7及第八栅极图形G8的长度延伸以及由于接触孔图形的长度具有最大限制，可设置至少两个并联的沿第一方向排布的第九接触孔图形、至少两个并联的沿第一方向排布的第十接触孔图形及至少两个并联的沿第一方向排布的第十一接触孔图形，大大提高了半导体结构的可靠性。
在本实施例中，在第二方向上，第八金属线图形M8的宽度及第十金属线图形M10的宽度小于第九金属线图形M9的宽度，即第九金属线图形M9的宽度大于第八金属线图形M8的宽度及第十金属线图形M10的宽度，以在相同面积内为第九金属线图形M9提供足够的宽度，便于第九金属线图形M9通过第十接触孔图形与第七栅极图形G7及第八栅极图形G8之间的第三有源区图形AA3接触。在第二方向上，第十一金属线图形M11及第十四金属线图形M14的宽度大于第十二金属线图形M12及第十三金属线图形M13的宽度，以在相同面积内为第十一金属线图形M11及第十四金属线图形M14提供足够的宽度，便于第十一金属线图形M11通过第九接触孔图形与第七栅极图形G7远离的第八栅极图形G8一侧的第三有源区图形AA3接触，第十四金属线图形M14通过第十一接触孔图形与第八栅极图形G8远离的第七栅极图形G7一侧的第三有源区图形AA3接触。
在本实施例中，在第二方向上，第七栅极图形G7的宽度小于第九金属线图形M9与第十一金属线图形M11之间的间距，第八栅极图形G8的宽度小于第九金属线图形M9与第十四金属线图形M14之间的间距，以避免第九接触孔图形与第七栅极图形G7接触、第十接触孔图形与第七栅极图形G7及第八栅极图形G8接触，第十一接触孔图形与第八栅极图形G8接触，提高半导体结构的可靠性。
在本实施例中，有源区图形还包括第五有源区图形AA5。在第二方向上，第五有源区图形AA5与第三有源区图形AA3间隔设置或并排设置。第二类栅极图形包括第十七栅极图形G17，第十七栅极图形G17沿第二方向延伸，且与第五有源区图形AA5交叠。第十七栅极图形G17与第五有源区图形AA5构成第六NMOS晶体管NM6图形。金属层通过接触孔图形与位于第十七栅极图形G17一侧的第五有源区图形AA5接触。作为示例，在本实施例中，金属层图形包括第一类金属线图形及第二类金属线图形，其中，第二类金属线图形通过接触孔图形与位于第十七栅极图形G17一侧的第五有源区图形AA5接触。
在第二实施例中，半导体结构版图能够形成图3所示的供Ldat/Ldat#使用的写转换电路及图5所示的供Ldat/Ldat#使用的本地放大器的部分电路。
在第二实施例所示半导体结构版图基础上，本申请第三实施例还提供一种半导体结构版图，图6是本申请第三实施例提供的半导体结构版图，图7是本申请第三实施例提供的半导体结构版图形成的半导体结构的电路图，电路为供Ldat/Ldat#使用读时向Gdat/Gdat#转换电路的示例。
请参阅图7，在本实施例中，电路包括第七NMOS晶体管MN7及第八NMOS晶体管MN8。第七NMOS晶体管MN7的第一端连接Gdat，第七NMOS晶体管MN7的第二端连接第八NMOS晶体管MN8的第一端，第七NMOS晶体管MN7的控制端受Ldat#的控制，第八NMOS晶体管MN8的第二端接地，第八NMOS晶体管MN8的控制端受到读使能信号RdEn的控制。
在第三实施例中，请参阅图6，有源区图形还包括第四有源区图形AA4。第二有源区图形AA2、第一有源区图形AA1、第三有源区图形AA3、第四有源区图形AA4及第五有源区图形AA5沿第二方向依次设置，且第四有源区图形AA4设置在第三有源区图形AA3与第五有源区图形AA5之间。
第一类栅极图形包括并联设置的第九栅极图形G9、第十栅极图形G10、第十一栅极图形G11及第十二栅极图形G12，第九栅极图形G9、第十栅极图形G10、第十一栅极图形G11及第十二栅极图形G12沿第二方向间隔设置以及均沿第一方向延伸，且与第四有源区图形AA4交叠，金属层通过接触孔图形与位于第九栅极图形G9、第十栅极图形G10、第十一栅极图形G11及第十二栅极图形G12两侧的第四有源区图形AA4接触。在本实施例中，第九栅极图形G9、第十栅极图形G10、第十一栅极图形G11及第十二栅极图形G12依次向远离第八栅极图形G8的方向排布。
第九栅极图形G9、第十栅极图形G10、第十一栅极图形G11、第十二栅极图形G12及第四有源区图形AA4构成第七NMOS晶体管图形MN7。
在第三实施例中，第二类栅极图形包括并联设置的第十三栅极图形G13、第十四栅极图形G14、第十五栅极图形G15及第十六栅极图形G16，第十三栅极图形G13、第十四栅极图形G14、第十五栅极图形G15及第十六栅极图形G16沿第一方向间隔设置以及均沿所述第二方向延伸，且与第五有源区图形AA5交叠。所述金属层通过接触孔图形与位于第十三栅极图形G13、第十四栅极图形G14、第十五栅极图形G15及第十六栅极图形G16两侧的所述第五有源区图形AA5接触。第十三栅极图形G13、第十四栅极图形G14、第十五栅极图形G15及第十六栅极图形G16通过连接图形并联连接，第十三栅极图形G13、第十四栅极图形G14、第十五栅极图形G15、第十六栅极图形G16及第五有源区图形AA5构成第八NMOS晶体管MN8。在本公开另一些实施例中，也可仅设置三个第二类栅极图形，例如仅设置第十三栅极图形G13、第十四栅极图形G14、第十五栅极图形G15。
本申请第三实施例提供的半导体结构版图能够形成图3所示的供Ldat/Ldat#使用的写转换电路、图5所示的供Ldat/Ldat#使用的本地放大器的部分电路及图7所示的供Ldat/Ldat#使用读时向Gdat/Gdat#转换电路。
本申请实施例另一方面还提供一种半导体结构。半导体结构依据上述的半导体版图制成，半导体结构可设置第一类栅极与金属层的延伸方向一致，相较于第一类栅极与金属层的延伸方向垂直的结构，在第一类栅极在第二方向上的宽度(短边)小于或等于相邻的较粗金属线之间的间距时，即第一类栅极的正投影不与相邻的较粗金属线发生重叠时，随着第一类栅极在第二方向上的宽度增大，第一类栅极的存在不会影响金属线与有源区之间的交叠进行，进而能够在保证第一类栅极尺寸满足要求的情况下，增大连接金属层与对应的有源区的接触孔的长度，提高了半导体结构的可靠性，优化了器件性能。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (18)

1.一种半导体结构版图，其特征在于，包括：
有源区图形；
第一类栅极图形，与所述有源区图形交叠，且沿第一方向延伸；
金属层图形，沿所述第一方向延伸，所述金属层图形通过接触孔图形与位于所述第一类栅极图形两侧的有源区图形接触。
2.根据权利要求1所述的半导体结构版图，其特征在于，所述有源区图形包括第一有源区图形，所述第一类栅极图形包括第一栅极图形，所述金属层图形包括：
第一类金属线图形，包括在第二方向上间隔设置的第一金属线图形及第二金属线图形，所述第一金属线图形通过第一接触孔图形与位于所述第一栅极图形第一侧的第一有源区图形接触；
第二类金属线图形，包括在所述第二方向上间隔设置的第三金属线图形及第四金属线图形，所述第三金属线图形位于所述第一金属线图形与所述第二金属线图形之间，所述第四金属线图形位于所述第二金属线图形远离所述第一金属线图形的一侧，所述第四金属线图形通过第二接触孔图形与位于所述第一栅极图形第二侧的第一有源区图形接触，所述第二侧与所述第一侧相对。
3.根据权利要求2所述的半导体结构版图，其特征在于，在所述第二方向上，所述第二金属线图形的宽度小于所述第一金属线图形的宽度，所述第三金属线图形的宽度小于所述第四金属线图形的宽度。
4.根据权利要求2所述的半导体结构版图，其特征在于，在所述第二方向上，所述第一栅极图形的宽度小于所述第一金属线图形与所述第四金属线图形之间的间距。
5.根据权利要求4所述的半导体结构版图，其特征在于，所述第二金属线图形及所述第三金属线图形均与所述第一栅极图形至少部分交叠。
6.根据权利要求2所述的半导体结构版图，其特征在于，所述第一金属线图形通过至少两个并联设置的第一接触孔图形与位于所述第一栅极图形第一侧的所述第一有源区图形接触，所述第四金属线图形通过至少两个并联设置的第二接触孔图形与位于所述第一栅极图形第二侧的所述第一有源区图形接触。
7.根据权利要求2所述的半导体结构版图，其特征在于，所述第一类栅极图形还包括在所述第二方向上与所述第一栅极图形间隔设置的第二栅极图形，所述第二栅极图形与所述第一有源区图形交叠，并与所述第一栅极图形并联：
所述第一类金属线图形还包括：在所述第二方向上间隔设置的第五金属线图形及第六金属线图形，所述第六金属线图形通过第三接触孔图形与所述第二栅极图形远离所述第一栅极图形一侧的所述第一有源区图形连接；
所述第二类金属线图形还包括：第七金属线图形，所述第七金属线图形设置在所述第五金属线图形与第六金属线图形之间。
8.根据权利要求7所述的半导体结构版图，其特征在于，在所述第二方向上，所述第二栅极图形的宽度小于所述第四金属线图形与所述第七金属线图形之间的间距。
9.根据权利要求7所述的半导体结构版图，其特征在于，所述第五金属线图形及所述第七金属线图形均与所述第二栅极图形至少部分交叠。
10.根据权利要求1所述的半导体结构版图，其特征在于，还包括第二类栅极图形，所述第二类栅极图形与所述有源区图形交叠，且沿第二方向延伸，所述金属层图形通过接触孔图形与位于所述第二类栅极图形两侧的有源区图形接触。
11.根据权利要求10所述的半导体结构版图，其特征在于，所述第二类栅极图形在所述第一方向上的宽度度小于所述第一类栅极图形在所述第二方向上的宽度。
12.根据权利要求11所述的半导体结构版图，其特征在于，所述有源区图形包括第二有源区图形；所述第二类栅极图形包括第三栅极图形、第四栅极图形、第五栅极图形及第六栅极图形，所述第三栅极图形、所述第四栅极图形、所述第五栅极图形及所述第六栅极图形沿所述第一方向间隔设置以及均沿第二方向延伸，且与所述第二有源区图形交叠，所述第四栅极图形G4及第五栅极图形并联设置，所述第三栅极图形及第六栅极图形并联设置；至少两个并联设置的第四接触孔图形设置在所述第三栅极图形远离所述第四栅极图形的一侧，且与所述第二有源区图形交叠；
至少两个并联设置的第五接触孔图形，设置在所述第四栅极图形与所述第五栅极图形之间，且与所述第二有源区图形交叠；
至少两个并联设置的第六接触孔图形，设置在所述第六栅极图形远离所述第五栅极图形的一侧，且与所述第二有源区图形交叠；
所述金属层图形通过所述第四接触孔图形、第五接触孔图形及第六接触孔图形与所述第二有源区图形接触。
13.根据权利要求1所述的半导体结构版图，其特征在于，所述有源区图形还包括第三有源区图形；
所述第一类栅极图形包括第七栅极图形及第八栅极图形，所述第七栅极图形及所述第八栅极图形沿所述第二方向间隔设置以及均沿所述第一方向延伸，且与所述第三有源区图形交叠；
所述金属层包括：
第一类金属线图形，包括沿所述第二方向间隔设置的第八金属线图形、第九金属线图形及第十金属线图形，所述第九金属线图形通过第十接触孔图形与所述第七栅极图形及所述第八栅极图形之间的第三有源区图形接触；
第二类金属线图形，包括在第二方向上间隔设置的第十一金属线图形、第十二金属线图形、第十三金属线图形及第十四金属线图形，所述第八金属线图形位于所述第十一金属线图形与所述第十二金属线图形之间，所述第九金属线图形位于所述第十二金属线图形与所述第十三金属线图形之间，所述第十金属线图形位于所述第十三金属线图形与所述第十四金属线图形之间，所述第十一金属线图形通过第九接触孔图形与所述第七栅极图形远离所述的第八栅极图形一侧的第三有源区图形接触，所述第十四金属线图形通过第十一接触孔图形与所述第八栅极图形远离所述的第七栅极图形一侧的第三有源区图形接触。
14.根据权利要求13所述的半导体结构版图，其特征在于，所述第二方向上，所述第七栅极图形的宽度小于所述第九金属线图形与所述第十一金属线图形之间的间距，所述第八栅极图形的宽度小于所述第九金属线图形与所述第十四金属线图形之间的间距。
15.根据权利要求1所述的半导体结构版图，其特征在于，所述有源区图形包括第四有源区图形；所述第一类栅极图形包括并联设置的第九栅极图形、第十栅极图形、第十一栅极图形及第十二栅极图形，所述第九栅极图形、所述第十栅极图形、所述第十一栅极图形及所述第十二栅极图形沿第二方向间隔设置以及均沿所述第一方向延伸，且与所述第四有源区图形交叠，所述金属层通过接触孔图形与位于所述第九栅极图形、所述第十栅极图形、所述第十一栅极图形及所述第十二栅极图形两侧的第四有源区图形接触。
16.根据权利要求15所述的半导体结构版图，其特征在于，所述有源区图形包括第五有源区图形，第二类栅极图形包括并联设置的第十三栅极图形、第十四栅极图形、第十五栅极图形及第十六栅极图形，所述第十三栅极图形、所述第十四栅极图形、所述第十五栅极图形及所述第十六栅极图形沿所述第一方向间隔设置以及均沿所述第二方向延伸，且与所述第五有源区图形交叠，所述金属层通过接触孔图形与位于所述第十三栅极图形、所述第十四栅极图形、所述第十五栅极图形及所述第十六栅极图形两侧的所述第五有源区图形接触。
17.根据权利要求13所述的半导体结构版图，其特征在于，所述有源区图形还包括第五有源区图形，第二类栅极图形包括第十七栅极图形，所述第十七栅极图形沿所述第二方向延伸，且与所述第五有源区图形交叠，所述金属层通过接触孔图形与位于所述第十七栅极图形一侧的所述第五有源区图形接触。
18.一种半导体结构，采用权利要求1～17中任一项所述半导体结构版图制成。
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JP3967693B2 (ja) * 2003-05-23 2007-08-29 株式会社東芝 半導体メモリ
KR100587692B1 (ko) * 2004-11-05 2006-06-08 삼성전자주식회사 반도체 메모리 장치에서의 회로 배선 배치구조와 그에따른 배치방법
CN109727980B (zh) * 2018-12-29 2020-11-03 上海华力集成电路制造有限公司 一种半导体结构及其制造方法
CN113760173A (zh) * 2020-06-05 2021-12-07 长鑫存储技术(上海)有限公司 读写转换电路以及存储器
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