JPH05151081A - マイクロプロセツサ - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 アクセス・タイムの異なる外部記憶装置で、
複雑な外付回路を用いず、処理速度を改善するマイクロ
プロセッサの提供。 【構成】 外部主記憶１３の命令で、仮想記憶対応の仮
想アドレスを計算する実行アドレス生成ユニット２と、
高速変換緩衝機構４を含み、仮想アドレスを実アドレス
に変換しＷＡＩＴビット１０１と１０２を出力するメモ
リ管理ユニット３と、実アドレスをＲＥＡＤＹ信号１０
８で主記憶１３のアドレス信号とし、バスサイクル・ス
タート信号１０４とバスサイクル・エンド信号１０５を
出力するアクセスコントロール・ユニット７と、ＷＡＩ
Ｔビット１０１と１０２をバスサイクル・スタート信号
１０４とバスサイクル・エンド信号１０５でカウント
し、ＷＡＩＴ信号１０６を出力するカウンタ６とを備
え、主記憶１３のＥＷＡＩＴ信号１０７とＷＡＩＴ信号
１０６の２入力に対応するＮＡＮＤ回路１１の出力とし
て、ＲＥＡＤＹ信号１０８が形成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロプロセッサに関
し、特に、ページング方式の仮想記憶手段を用いるマイ
クロプロセッサに関する。

【０００２】

【従来の技術】一般にページング方式においては、主記
憶領域外の仮想アドレス空間領域がプロセスにより参照
される場合には、ハードウェアにより例外を発生させ
て、当該例外の処理として要求されるページをディスク
等の補助記憶装置から主記憶領域にロードし、どの仮想
アドレス空間のページが主記憶領域の何れのページに割
付けられているかを表わすためのページ・テーブルを設
定した後に、命令の再実行を開始するという方法が用い
られている。この場合、ページ・テープルに記憶される
情報としては、ページが主記憶領域にあるか、または仮
想記憶領域にあるかを示す状態ビット、仮想アドレスに
対応する実アドレスなどが管理されている。なお、ペー
ジング方式におけるアドレス変換の具体例としては、日
本電気（株）の３２ビット・マイクロプロセッサμＰＤ
７０６３２（以下、Ｖ７０と云う）が挙げられる。

【０００３】前記Ｖ７０の仮想アドレス空間は４Ｇバイ
トあり、これを１Ｇバイトずつ四つに区分けして、それ
ぞれをセクションと呼ぶ。これらのセクションは更に１
０２４の領域に分けられて、それぞれの領域はエリアと
呼ばれる。各エリアは１Ｍバイトの大きさを有してお
り、更にまた２５６個の領域に分割されて、それぞれペ
ージと呼ばれる。このページの大きさは４Ｋバイトであ
る。

【０００４】Ｖ７０のアドレス変換は、エリア・テーブ
ル・レジスタ・ペア、エリア・テーブルおよびページ・
テーブルの情報を参照して行われる。エリア・テーブル
・レジスタ・ペア（以下、ＡＴＲと云う）は、四つの各
セクションに対応して、それぞれ４組あり、エリア・テ
ーブルの主記憶中のベース・アドレスと長さが保持され
ている。エリア・テーブルは、四つのセクションごとに
１枚ずつ存在するテーブルであり、それぞれのエントリ
はページ・テーブル・エントリ（以下、ＡＴＥと云う）
と呼ばれる。また、ページ・テーブルは、エリアごとに
１枚づつ存在するテーブルで、その主記憶上におけるベ
ース・アドレスは、そのエリアに対応するＡＴＥにより
指定されている。それぞれのエントリはページ・テーブ
ル・エントリ（以下、ＰＴＥと云う）と呼ばれる。

【０００５】次に、アドレス変換の実際の動作につい
て、図４および図５を参照して説明する。図４は、従来
のマイクロプロセッサ１０の構成を示すブロック図であ
る。外部に設けられている主記憶１２に対応して、マイ
クロプロセッサ１０は、命令実行ユニット１と、実効ア
ドレス生成ユニット２と、ＴＬＢ（高速変換緩衝機構）
４を含むメモリ管理ユニット３と、命令デコード・ユニ
ット５と、アクセスコントロール・ユニット７と、デー
タコントロール・ユニット８と、デコード回路１１とを
備えて構成される。

【０００６】主記憶１２より取込まれる命令に従って、
命令デコード・ユニット５においては当該命令がデコー
ドされ、更に実行アドレス生成ユニット２において計算
された仮想アドレスが、内部仮想アドレス・バス２０１
を経由してメモリ管理ユニット３に与えられる。メモリ
管理ユニット３においては、当該仮想アドレスは実アド
レスに変換されて、内部実アドレス・バス２０３を経由
してアドレス・バス２０４を制御するアクセスコントロ
ール・ユニット７に転送される。アクセスコントロール
・ユニット７においては、当該実アドレスを受けて、ア
ドレス・バス２０４に対する制御作用、およびＢＣＹＳ
Ｔ（バスサイクル・スタート）信号１０４およびＢＣＹ
ＥＮＤ（バスサイクル・エンド）信号１０４を介して、
主記憶１２に対するアクセスが行われる。

【０００７】図５は、図４に示されるメモリ管理ユニッ
ト３の動作を示す概念図であり、図４における内部仮想
アドレス・バス２１１を経由して送られてくる３２ビッ
トの仮想アドレス４０１の内、上位２ビット（ビット３
０〜３１）のセクションＩＤ４０２により、四つのＡＴ
Ｒ４０６の内の一つが選択され、エリア・テーブルのベ
ース・アドレスが指定される。次に、仮想アドレス４０
１のビット２０〜２９のエリアＩＤ４０３から、アクセ
スするエリアのＡＴＥ４０７が決定され、ページ・テー
ブルのベース・アドレスが指定される。ＰＴＥ４０８
は、ビット１２〜１９のページＩＤ４０４により決定さ
れる。このＰＴＥ４０８により指定される、主記憶１２
における実ページナンバーと、ページ内オフセット４０
５により、仮想アドレス４０１に対応する、主記憶１２
における実アドレス４０９が指定され、図４におけるア
ドレスバス２１３を経由して、アドレスバスの制御を行
うアクセスコトロール・ユニット７に転送される。

【０００８】図５におけるＰＴＥの内部構成が図６に示
される。ＰＴＥ４０８は、ＶＡＬＩＤビット５０１、Ｉ
／Ｏ ＭＡＰＰＥＤビット５０２、ＰＲＥＳＥＮＣＥビ
ット５０３、ＬＯＣＫビット５０４、未定義のＲＦＵフ
イールド５０５および５０６、ＵＳＥＲビット５０７、
アクセス情報ビット５０８、保護情報ビット５０９およ
びＲＥＡＬ ＰＡＧＥ ＮＵＭＢＥＲフイールド５１０
により構成されている。

【０００９】次に、ＲＥＡＤＹ制御について説明する。
ＲＥＡＤＹ制御が行われないデータ・アクセスにおいて
は、アドレスの出力からデータのサンプリングまでの期
間が一定であるが、これに対して、ＲＥＡＤＹ制御が行
われるデータ・アクセスにおいては、ＲＥＡＤＹ信号を
アクティブにしないことにより、アドレスの出力からデ
ータのサンプリングまでの期間を任意に決めることがで
きる。

【００１０】ＲＥＡＤＹ制御を行った時のデータ・アク
セスのタイミング図が図７（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）および（ｆ）に示される。

【００１１】図７において、データ・アクセスにおいて
は、データ・アクセスの開始によりアドレスバス２０４
を介してアドレス（図７（ｂ）参照）が出力されると同
時に、バスサイクル・スタート信号１０３（図７（ｄ）
参照）がアクティブとなり、その次の次のクロックの立
ち上りにおいてＲＥＡＤＹ信号１０４がアクティブであ
る場合には、アドレスの出力から２クロックにおいてデ
ータバス２１５を経由して、データがサンプリングされ
る。また、ＲＥＡＤＹ信号１０７がインアクティブであ
る場合には、その後のクロックの立ち上りにおいてＲＥ
ＡＤＹ信号１０７がアクティブになった時点において、
データのサンプリングが行われ、バスサイクル・エンド
信号１０４がアクティブとなる。それまではアドレスは
保持されている。

【００１２】図４の従来例において、主記憶１２がＳＲ
ＡＭとＤＲＡＭが混在して形成されている場合には、Ｖ
８０と主記憶１２の間にアドレスをデコードするデコー
ド回路１１が設けられており、プログラムがＤＲＡＭ領
域に入ったことが検出されると、ＲＥＡＤＹ信号１０７
を必要な期間（ＤＲＡＭのアクセス時間以上の期間）イ
ンアクティブにして必要な期間データ・アクセスを延長
させ、遅いメモリにおいてもアクセスが可能であるよう
に配慮されている。

【００１３】

【発明が解決しようとする課題】上述した従来のマイク
ロプロセッサにおいては、当該マイクロプロセッサの処
理速度に対して、動作速度の十分速い主記憶（ＳＲＡ
Ｍ）と、動作速度の遅い主記憶（ＤＲＡＭ）が混在して
いる場合には、それぞれの領域に対するデータ・アクセ
スのアドレスの出力からデータのサンプリングまでの期
間を、それぞれの記憶装置のアクセス・タイムに合致さ
せることにより、システム全体の処理速度を向上させる
ことが可能となるが、しかしながら、アドレスをデコー
ドして命令列およびデータ領域がＤＲＡＭの領域に入っ
たことを確認して、ＲＥＡＤＹ信号を制御する外付け回
路などを設ける必要があり、また、そのためのデコード
に時間を要し、バスサイクルの遅れの要因になるという
欠点がある。

【００１４】

【課題を解決するための手段】第１の発明のマイクロプ
ロセッサは、外部主記憶装置に対応して、ページンク方
式の仮想記憶を用いるマイクロプロセッサにおいて、前
記外部主記憶装置より取込まれる命令を介して、前記仮
想記憶に対応する仮想アドレスを計算して出力する手段
と、高速変換緩衝機構を含み、前記仮想アドレスを入力
して、当該仮想アドレスを実アドレスに変換して出力す
るとともに、所定の第１および第２のＷＡＩＴビットを
前記高速変換緩衝機構より出力するメモリ管理手段と、
前記実アドレスを入力し、所定のＲＥＡＤＹ信号を介し
て、前記外部主記憶装置に対するアドレス信号を出力す
るとともに、所定のＢＣＹＳＴ（バスサイクル・スター
ト）信号およびＢＣＹＥＮＤ（バスサイクル・エンド）
信号を出力するアクセス制御手段と、前記第１および第
２のＷＡＩＴビットを入力して、前記ＢＣＹＳＴ（バス
サイクル・スタート）信号およびＢＣＹＥＮＤ（バスサ
イクル・エンド）信号を介してカウント操作を行い、所
定のＷＡＩＴ信号を出力するカウント手段と、を少なく
とも備え、前記外部主記憶装置より出力されるＥＷＡＩ
Ｔ信号ならびに前記ＷＡＩＴ信号の２入力に対応するＮ
ＡＮＤ演算出力として、前記ＲＥＡＤＹ信号を形成する
ことを特徴としている。

【００１５】また、第２の発明のマイクロプロセッサ
は、外部主記憶装置に対応して、ページンク方式の仮想
記憶を用いるマイクロプロセッサにおいて、前記外部主
記憶装置より取込まれる命令を介して、前記仮想記憶に
対応する仮想アドレスを計算して出力する手段と、高速
変換緩衝機構を含み、前記仮想アドレスを入力して、当
該仮想アドレスを実アドレスに変換して出力するととも
に、所定の第１および第２のＷＡＩＴビットを前記高速
変換緩衝機構より出力するメモリ管理手段と、前記実ア
ドレスを入力し、所定のＲＥＡＤＹ信号を介して、前記
外部主記憶装置に対するアドレス信号を出力するととも
に、所定のＢＣＹＳＴ（バスサイクル・スタート）信号
およびＢＣＹＥＮＤ（バスサイクル・エンド）信号を出
力するアクセス制御手段と、前記第１および第２のＷＡ
ＩＴビットを入力して、前記ＢＣＹＳＴ（バスサイクル
・スタート）信号およびＢＣＹＥＮＤ（バスサイクル・
エンド）信号を介してカウント操作を行い、所定のＷＡ
ＩＴ信号を出力するカウント手段と、前記ＷＡＩＴ信号
を反転して、前記ＲＥＡＤＹ信号として出力するインバ
ータと、を少なくとも備えて構成される。

【００１６】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１７】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、外部
に設けられている主記憶１３に対応して、命令実行ユニ
ット１と、実効アドレス生成ユニット２と、ＴＬＢ４を
含むメモリ管理ユニット３と、命令デコード・ユニット
５と、アクセスコントロール・ユニット７と、カウンタ
６と、データコントロール・ユニット８とを備えて構成
され、付加回路として、外部にＮＡＮＤ回路１１が設け
られている。なお、本実施例は、アクセスする領域の情
報だけでは、データ・アクセスの期間が決められないマ
イクロコンピュータ・システムの一例である。また、図
３に示されるのは、本実施例におけるＰＴＥ内の情報の
構成を示す図であり、従来は、ＲＦＵフイールドとされ
ている未定義のビット４およびビット５を、ＷＡＩＴ情
報を有するＷＩ（ＷＡＩＴ ＩＮＦＯＲＭＡＴＩＯＮ）
ビット、即ちＷＩ０ビット１０１およびＷＩ１ビット１
０２とし、アドレス出力からデータ・サンプリングまで
の期間を、ＷＩ０ビット１０１およびＷＩ１ビット１０
２が共に０である時には２クロック、ＷＩ０ビット１０
１が０で、ＷＩ１ビット１０２が１の時には３クロッ
ク、ＷＩ０ビット１０１が１で、ＷＩ１ビット１０２が
０の時には４クロック、そしてＷＩ０ビット１０１およ
びＷＩ１ビット１０２が共に１の時には５クロックとす
る。

【００１８】図１に示される本実施例のブロック図は、
Ｖ７０の内部にウェイト情報出力回路と、その情報を外
部に出力するＷＡＩＴ端子を設けた場合の主記憶１３に
対するデータ・アクセスの概要を示すブロック図であ
る。主記憶１３から取込まれた命令に従って、命令デコ
ード・ユニット５において命令がデコードされ、更に、
実行アドレス生成ユニット２において計算される仮装ア
ドレスは、内部仮装アドレス・バス２０１を経由してメ
モリ管理ユニット３に入力される。メモリ管理ユニット
３においては、先ずＴＬＢ４にアドレス変換情報がキャ
ッシュされる。ＴＬＢ４にキャッシュされたＰＴＥ情報
内のＷＩビット１０１およびＷＩ１ビット１０２は、カ
ウンタ６内にロードされ、またカウンタ６より出力され
るＷＡＩＴ信号１０６はアクティブとなる。アクセスコ
ントロール・ユニット７から出力されるＢＣＹＳＴ（バ
スサイクル・スタート）信号１０４がアクティブになる
と、カウンタ６内においてカウントが開始され、カウン
トが終了すると、ＷＡＩＴ信号１０６はインアクティブ
となる。

【００１９】ＷＡＩＴ信号１０６は、当該マイクロプロ
セッサ１０の外部においてＮＡＮＤ回路１１に入力さ
れ、外部の主記憶１３から出力されるデータ・アクセス
期間を延ばす要求信号（ＥＷＡＩＴ信号と云う）１０７
との論理積がとられ、反転されてＲＥＡＤＹ信号１０８
として出力され、アクセスコントロール・ユニット７に
入力される。アクセスコントロール・ユニット７におい
ては、ＲＥＡＤＹ信号１０８は、毎クロック信号の立上
りにおいてサンプリングされ、インアクティブであれ
ば、現在実行中のデータ・アクセスが継続して行われ
る。また、アクティブであれば、その時のデータがサン
プリングされて、実行中のデータ・アクセスは終了とな
る。この結果、データ・アクセスのアドレス出力からサ
ンプリングに至るまでの期間は、必ずＷＩ０ビット１０
１およびＷＩ１ビット１０２により示されるクロック数
以上の時間となる。

【００２０】次に、図２に示されるのは、本発明の第２
の実施例を示すブロック図である。図２に示されるよう
に、本実施例は、外部に設けられている主記憶１３に対
応して、命令実行ユニット１と、実効アドレス生成ユニ
ット２と、ＴＬＢ４を含むメモリ管理ユニット３と、命
令デコード・ユニット５と、アクセスコントロール・ユ
ニット７と、カウンタ６と、データコントロール・ユニ
ット８と、インバータ９とを備えて構成されている。な
お、本実施例は、アクセスする領域の情報だけで、デー
タ・アクセスの期間が決められるマイクロコンピュータ
・システムの一例である。また、図３に示されるのは、
第１の実施例の場合と同様に、本実施例におけるＰＴＥ
内の情報の構成を示す図であり、従来は、ＲＦＵフイー
ルドとされている未定義のビット４およびビット５を、
ＷＡＩＴ情報を有するＷＩビット、即ちＷＩ０ビット１
０１およびＷＩ１ビット１０２とし、アドレス出力から
データ・サンプリングまでの期間を、ＷＩ０ビット１０
１およびＷＩ１ビット１０２が共に０である時には２ク
ロック、ＷＩ０ビット１０１が０で、ＷＩ１ビット１０
２が１の時には３クロック、ＷＩ０ビット１０１が１
で、ＷＩ１ビット１０２が０の時には４クロック、そし
てＷＩ０ビット１０１およびＷＩ１ビット１０２が共に
１の時には５クロックとする。

【００２１】図２に示される本実施例のブロック図は、
Ｖ７０の内部にウェイト情報出力回路を設けた場合のメ
モリへのデータ・アクセスの概要を示すブロック図であ
る。主記憶１３から取込まれた命令に従って、命令デコ
ード・ユニット５において命令がデコードされ、更に、
実行アドレス生成ユニット２において計算された仮装ア
ドレスは、内部仮装アドレス・バス２０１を経由してメ
モリ管理ユニット３に入力されると、先ず、ＴＬＢ４に
アドレス変換情報がキャッシュされる。ＴＬＢ４にキャ
ッシュされたＰＴＥ情報内のＷＩ０ビット１０１および
ＷＩ１ビット１０２は、カウンタ６内にロードされ、ま
たカウンタ６より出力されるＷＡＩＴ信号１０５はアク
ティブとなる。アクセスコントロール・ユニット７から
出力されるＢＣＹＳＴ（バスサイクル・スタート）信号
１０４がアクティブになると、カウンタ６内においてカ
ウントが開始され、カウントが終了すると、ＷＡＩＴ信
号１０６はインアクティブとなる。

【００２２】ＷＡＩＴ信号１０６はインバータ９におい
て反転され、ＲＥＡＤＹ信号１０８としてアクセスコン
トロール・ユニット７に入力される。アクセスコントロ
ール・ユニット７においては、ＲＥＡＤＹ信号１０８は
毎クロックの立上りにおいてサンプリングされ、アクテ
ィブであれば、その時のデータがサンプリングされて、
実行中のデータ・アクセスが終了となる。この結果、デ
ータ・アクセスのアドレス出力からサンプリングまでの
期間は、ＷＩ０ビット１０１およびＷＩ１ビット１０２
により示されるクロック数となる。

【００２３】

【発明の効果】以上説明したように、本発明は、外部に
設けられている主記憶およびＩ／Ｏ等の実装状態に適合
するアドレス・デコーダを除去し、内部において、デー
タ・アクセス期間を自動的に制御調整することにより、
動作速度の異なる記憶装置およびＩ／Ｏ等が混在するシ
ステムにおいても、複雑な外付回路を不要にすることが
できるとともに、デコードに要する時間を排除すること
により、バスサイクルの遅れを除去することができると
いう効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すブロック図であ
る。

【図２】本発明の第２の実施例を示すブロック図であ
る。

【図３】第１および第２の実施例におけるＰＴＥ内情報
構成図である。

【図４】従来例を示すブロック図である。

【図５】Ｖ７０におけるアドレス変換の概要を示す図で
ある。

【図６】Ｖ７０におけるＰＴＥ内部の情報構成を示す図
である。

【図７】ＲＥＡＤＹ制御時のデータ・アクセスのタイミ
ング図である。

【符号の説明】

１ 命令実行ユニット ２ 実効アドレス生成ユニット ３ メモリ管理ユニット ４ ＴＬＢ ５ 命令デコード・ユニット ６ カウンタ ７ アクセスコントロール・ユニット ８ データコントロール・ユニット ９ インバータ １０ マイクロプロセッサ １１ ＮＡＮＤ回路 １２ デコード回路 １３ 主記憶 １０１ ＷＩ０ビット １０２ ＷＩ１ビット １０３ 実ページ・ナンバー １０４ ＢＣＹＳＴ（バスサイクル・スタート）信号 １０５ ＢＣＹＥＮＤ（バスサイクル・エンド）信号 １０６ ＷＡＩＴ信号 １０７ ＥＷＡＩＴ信号 １０８ ＲＥＡＤＹ信号 ２０１ 内部仮想アドレスバス ２０２ 内部データバス ２０３ 内部実アドレスバス ２０４ アドレスバス ２０５ データバス ３０１、３１０ 仮想アドレス ３０２ セクションＩＤ ３０３ エリアＩＤ ３０４ ページＩＤ ３０５ ページ内オフセット ３０６ ＡＴＲ ３０７ ＡＴＥ ３０８ ＰＴＥ ３０９、３１１ 実アドレス ３１２ 実ページ・ナンバー ４０１ ＶＡＲＩＤビット ４０２ Ｉ／Ｏ ＭＡＰＰＥＤビット ４０３ ＰＲＥＳＥＮＣＥビット ４０４ ＬＯＣＫビット ４０５、４０６ 未定義のＰＦＵビット ４０７ ＵＳＥＲビット ４０８ アクセス情報ビット ４０９ 保護情報ビット ４１０ 実ページ・ナンバー・フィールド

Claims (2)

【特許請求の範囲】
1. 【請求項１】 外部主記憶装置に対応して、ページンク
   方式の仮想記憶を用いるマイクロプロセッサにおいて、 前記外部主記憶装置より取込まれる命令を介して、前記
   仮想記憶に対応する仮想アドレスを計算して出力する手
   段と、 高速変換緩衝機構を含み、前記仮想アドレスを入力し
   て、当該仮想アドレスを実アドレスに変換して出力する
   とともに、所定の第１および第２のＷＡＩＴビットを前
   記高速変換緩衝機構より出力するメモリ管理手段と、 前記実アドレスを入力し、所定のＲＥＡＤＹ信号を介し
   て、前記外部主記憶装置に対するアドレス信号を出力す
   るとともに、所定のＢＣＹＳＴ（バスサイクル・スター
   ト）信号およびＢＣＹＥＮＤ（バスサイクル・エンド）
   信号を出力するアクセス制御手段と、 前記第１および第２のＷＡＩＴビットを入力して、前記
   ＢＣＹＳＴ（バスサイクル・スタート）信号およびＢＣ
   ＹＥＮＤ（バスサイクル・エンド）信号を介してカウン
   ト操作を行い、所定のＷＡＩＴ信号を出力するカウント
   手段と、 を少なくとも備え、前記外部主記憶装置より出力される
   ＥＷＡＩＴ信号ならびに前記ＷＡＩＴ信号の２入力に対
   応するＮＡＮＤ演算出力として、前記ＲＥＡＤＹ信号を
   形成することを特徴とするマイクロプロセッサ。
2. 【請求項２】 外部主記憶装置に対応して、ページンク
   方式の仮想記憶を用いるマイクロプロセッサにおいて、 前記外部主記憶装置より取込まれる命令を介して、前記
   仮想記憶に対応する仮想アドレスを計算して出力する手
   段と、 高速変換緩衝機構を含み、前記仮想アドレスを入力し
   て、当該仮想アドレスを実アドレスに変換して出力する
   とともに、所定の第１および第２のＷＡＩＴビットを前
   記高速変換緩衝機構より出力するメモリ管理手段と、 前記実アドレスを入力し、所定のＲＥＡＤＹ信号を介し
   て、前記外部主記憶装置に対するアドレス信号を出力す
   るとともに、所定のＢＣＹＳＴ（バスサイクル・スター
   ト）信号およびＢＣＹＥＮＤ（バスサイクル・エンド）
   信号を出力するアクセス制御手段と、 前記第１および第２のＷＡＩＴビットを入力して、前記
   ＢＣＹＳＴ（バスサイクル・スタート）信号およびＢＣ
   ＹＥＮＤ（バスサイクル・エンド）信号を介してカウン
   ト操作を行い、所定のＷＡＩＴ信号を出力するカウント
   手段と、 前記ＷＡＩＴ信号を反転して、前記ＲＥＡＤＹ信号とし
   て出力するインバータと、 を少なくとも備えることを特徴とするマイクロプロセッ
   サ。