JPH04342047A - キャッシュメモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、キャッシュメモリ制御
方式に関し、特に仮想アドレス方式を採用するプロセッ
サと動作する複数種のキャッシュメモリのキャッシュメ
モリ制御方式に関する。

【０００２】

【従来の技術】従来、この種のキャッシュメモリ制御方
式は、複数種のキャッシュメモリとして命令キャッシュ
メモリとデータキャッシュメモリといった区別があり、
それぞれでメモリアクセスの局所性が異なる点に着目し
、キャッシュメモリを分けて使用することによってヒッ
ト率の向上を計っていた。

【０００３】なお、データキャッシュメモリには、デー
タとしてプロセスに固有なローカルデータとプロスセス
間で共有するグローバルなデータとが登録され一様に扱
われる。

【０００４】また、命令キャッシュメモリには、ユーザ
プログラムの命令とＯＳのカーネルコードとが登録され
一様に扱われる。

【０００５】

【発明が解決しようとする課題】上述した従来のキャッ
シュメモリ制御方式は、ローカル／グローバルデータを
同じデータキャッシュメモリに登録しているので、選択
に時間がかかり、ヒット率が向上しないという問題点が
ある。

【０００６】

【課題を解決するための手段】本発明のキャッシュメモ
リ制御方式は、仮想アドレス方式を採用するプロセッサ
と、複数種のキャッシュメモリから構成される複数のキ
ャッシュメモリ回路手段と、前記プロセッサと前記キャ
ッシュメモリ回路手段とを接続しているアドレス信号手
段と、前記プロセッサと前記キャッシュメモリ回路手段
とを接続している双方向のデータ信号手段と、仮想アド
レス変換を行うためのページテーブルエントリに対応す
るページが、複数種存在する前記キャッシュメモリ回路
手段のどのキャッシュメモリに登録されるのかという情
報をコードで指定するキャッシュメモリ指定フィールド
手段と、キャッシュメモリアクセス時に、前記キャッシ
ュメモリ指定フィールド手段の内容に応じて、前記プロ
セッサから前記キャッシュメモリ回路手段の各々に対し
、選択されたことを伝達するキャッシュメモリ選択伝達
信号手段と、前記のキャシュメモリ回路手段からの信号
に基づいて前記キャッシュメモリからのリードデータが
確定するタイミング信号を出力する複数キャッシュメモ
リ制御手段と、前記タイミング信号を前記プロセッサに
対して伝達するキャッシュメモリリードタイミング伝達
信号手段とを有している。

【０００７】

【実施例】本発明について図面を参照して説明する。図
１は、本発明の一実施例のブロック図である。同実施例
は、装置全体を制御するプロセッサ１と、２種類のキャ
ッシュメモリであるキャッシュメモリ回路手段３，４と
、プロセッサ１とキャッシュメモリ回路手段３，４とを
接続する双方向バスであるデータ信号手段５と、プロセ
ッサ１からキャッシュメモリ回路手段３，４に出力され
るアドレス信号を伝達するアドレス信号手段６と、プロ
セッサ１からキャッシュメモリ回路手段３，４に出力さ
れるキャッシュメモリ選択信号を伝達するキャッシュメ
モリ選択伝達信号手段７と、キャッシュメモリ回路手段
３，４から出力されるヒットミスヒット結果信号を伝達
するヒットミスヒット結果伝達手段８，９と、ヒットミ
スヒット結果信号を受信してプロセッサ１にキャッシュ
メモリリードタイミング信号を出力する複数キャッシュ
メモリ制御部２と、キャッシュメモリリードタイミング
信号をプロセッサ１に伝達するキャッシュメモリリード
タイミング伝達信号手段１０とから構成されている。

【０００８】キャッシュメモリ回路手段３，４は、デー
タアレイ，アドレスアレイ，ヒットミスヒット検出回路
，キャッシュメモリのリードライト制御部等を図示して
いないが含んでいる。また、プロセッサ１とキャッシュ
メモリ間で、通常のキャッシュメモリと同様のリードラ
イトなどの制御信号は省略されている。

【０００９】図２は、仮想アドレス変換用のアドレス変
換ページテーブルのエントリのフォーマットの一例を示
す図である。アドレス変換ページテーブル２０は、１ビ
ットがキャッシュメモリ指定フィールド２０ａで、該当
するページがキャッシュメモリ回路手段３に登録される
べきものか、キャッシュメモリ回路手段４に登録される
べきかをキャッシュメモリ指定フィールド２０ａの値の
コードで表している。キャッシュメモリ指定フィールド
２０ａの値のコードは、「０」でキャッシュメモリ回路
手段３を、「１」でキャッシュメモリ回路手段４を示し
ている。

【００１０】次に、同実施例の動作に関して説明する。 プロセッサ１は、仮想アドレスをサポートしており、キ
ャッシュメモリをアクセスする時はアドレス変換ページ
テーブル２０を参照する。さらに、キャッシュメモリ回
路手段３，４が物理キャッシュメモリであれば、キャッ
シュメモリアクセスに際し、アドレス変換ページテーブ
ル２０を用いて論理アドレスを物理アドレスに変換する
。この時、プロセッサ１はキャッシュメモリ指定フィー
ルド２０ａを参照し、その値をキャッシュメモリ選択伝
達信号手段７でキャッシュメモリ回路手段３，４に出力
する。

【００１１】キャッシュメモリ指定フィールド２０ａの
値が「０」だったとすると、キャッシュメモリ回路手段
３はキャッシュメモリ選択伝達信号手段７の内容から自
分が選択されたと判断してキャッシュメモリ回路手段３
だけがアクセスされる。この時、ヒットミスヒットはキ
ャッシュメモリ回路手段３だけが判定し、その結果をヒ
ットミスヒット結果伝達手段８にて複数キャッシュメモ
リ制御部２に通知する。ここでミスヒットがあれば、必
要なデータがメモリからキャッシュメモリに到達するま
でキャッシュメモリリードタイミング伝達信号手段１０
にてプロセッサ１を待たせる。同様に、キャッシュメモ
リ回路手段４が選択されている場合には、キャッシュメ
モリ回路手段４の方だけがアクセスされる。

【００１２】

【発明の効果】以上説明したように本発明は、複数のキ
ャッシュメモリ使用し、ローカル／グローバルデータを
アドレス変換ページテーブルでそれぞれのキャッシュメ
モリに指定して選択時間を短くすることにより、ヒット
率を向上させることできる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図である。

【図２】仮想アドレス変換用のアドレス変換ページテー
ブルのエントリのフォーマットの一例を示す図である。

【符号の説明】

１　　　　プロセッサ ２　　　　複数キャッシュメモリ制御部３，４　　　　
キャッシュメモリ回路手段５　　　　データ信号手段 ６　　　　アドレス信号手段

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　仮想アドレス方式を採用するプロセッ
   サと、複数種のキャッシュメモリから構成される複数の
   キャッシュメモリ回路手段と、前記プロセッサと前記キ
   ャッシュメモリ回路手段とを接続しているアドレス信号
   手段と、前記プロセッサと前記キャッシュメモリ回路手
   段とを接続している双方向のデータ信号手段と、仮想ア
   ドレス変換を行うためのページテーブルエントリに対応
   するページが、複数種存在する前記キャッシュメモリ回
   路手段のどのキャッシュメモリに登録されるのかという
   情報をコードで指定するキャッシュメモリ指定フィール
   ド手段と、キャッシュメモリアクセス時に、前記キャッ
   シュメモリ指定フィールド手段の内容に応じて、前記プ
   ロセッサから前記キャッシュメモリ回路手段の各々に対
   し、選択されたことを伝達するキャッシュメモリ選択伝
   達信号手段と、前記のキャシュメモリ回路手段からの信
   号に基づいて前記キャッシュメモリからのリードデータ
   が確定するタイミング信号を出力する複数キャッシュメ
   モリ制御手段と、前記タイミング信号を前記プロセッサ
   に対して伝達するキャッシュメモリリードタイミング伝
   達信号手段とを有することを特徴とするキャッシュメモ
   リ制御方式。
2. 【請求項２】　　前記キャッシュメモリ回路手段は、前
   記キャッシュメモリ選択伝達信号手段によってキャッシ
   ュメモリ回路手段の１つが選択された場合、ヒットミス
   ヒットの判定結果をヒットミスヒット結果伝達手段に出
   力し、読み出しデータを前記データ信号手段に出力する
   ことを特徴とする請求項１記載のキャッシュメモリ制御
   方式。
3. 【請求項３】　　前記複数キャッシュメモリ制御手段は
   、前記キャッシュメモリリード時に、前記のキャッシュ
   メモリ回路手段からの前記ヒットミスヒット結果伝達手
   段を入力として、前記入力に基づいてキャッシュメモリ
   からのリードデータが確定するタイミングを前記プロセ
   ッサに対してキャッシュメモリリードタイミング伝達信
   号手段にて伝えることを特徴とする請求項１または２記
   載のキャッシュメモリ制御方式。