JPS6175438A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
- Publication number
- JPS6175438A JPS6175438A JP19582184A JP19582184A JPS6175438A JP S6175438 A JPS6175438 A JP S6175438A JP 19582184 A JP19582184 A JP 19582184A JP 19582184 A JP19582184 A JP 19582184A JP S6175438 A JPS6175438 A JP S6175438A
- Authority
- JP
- Japan
- Prior art keywords
- address
- operation code
- circuit
- register
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/261—Microinstruction address formation
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は８０８５マイクロプロセツサ金用いたマイクロ
コンピュータに関する。
コンピュータに関する。
従来、８０８５マイクログロセツサを用い念８０ ｓｓ
マイクロコンピュータにおいては、レジスタ間接アドレ
シングと呼ばれるアドレシング方式によりレジスタベア
ＫＬ、ＢＣ，ＤＥにメそり番地を指定することができ、
このレジスタベアの指定する所定のアドレスにアクセス
することができるようになっている。
マイクロコンピュータにおいては、レジスタ間接アドレ
シングと呼ばれるアドレシング方式によりレジスタベア
ＫＬ、ＢＣ，ＤＥにメそり番地を指定することができ、
このレジスタベアの指定する所定のアドレスにアクセス
することができるようになっている。
しかしながら、このような８０８５ マイクロコンピュ
ータでｕ、ｚｓｏマイクロコンビ二−タノインデックス
アドレシング方式のように所定のレジスタベアに直接デ
ィスプレイスメントと呼ばれる任意の値？加減算してメ
モリ番地を指定することができないため、２８０マイク
ロコンピユータに比して命令が貧弱でるり、ン７トウェ
アが複雑になる場合がある等の欠点が６つだ。
ータでｕ、ｚｓｏマイクロコンビ二−タノインデックス
アドレシング方式のように所定のレジスタベアに直接デ
ィスプレイスメントと呼ばれる任意の値？加減算してメ
モリ番地を指定することができないため、２８０マイク
ロコンピユータに比して命令が貧弱でるり、ン７トウェ
アが複雑になる場合がある等の欠点が６つだ。
本発明はこのような欠点上解消するためにな、されたも
ので、その目的とするところは擬似的に２８０マイクロ
コンピユータと同様のインデックスアドレシング方式と
することのできる８０８５マイクロコンピユータを提供
することにある。
ので、その目的とするところは擬似的に２８０マイクロ
コンピユータと同様のインデックスアドレシング方式と
することのできる８０８５マイクロコンピユータを提供
することにある。
このような目的を達成するために本発明は、８０８５Ｃ
ＰＵがレジスタ間接アドレシングを示す所定ノオペレー
ションコード全フェッチしていることを判定して判定信
号を送出するオペレーションコード判定回路と、メモＩ
Ｊ ６るいはＩＯボートのアドレスに割ρろてられた所
定のレジスタに最大１６ビツトの任意のデータ（ディス
プレイスメント）？ストアすることのできるレジスタ回
路と、前記オペレーションコード判定回路の判定信号を
受ケてＣＰＵが前記オペレーションコード全フェッチし
た直後にアクセスしようとするアドレスに前記レジスタ
にストアされたディスプレイスメント全加減算しその加
減算結果を新たなアドレスとするアドレス加減算回路と
ｉ ８０８５マイクロコンピユータに付加したものでる
る。
ＰＵがレジスタ間接アドレシングを示す所定ノオペレー
ションコード全フェッチしていることを判定して判定信
号を送出するオペレーションコード判定回路と、メモＩ
Ｊ ６るいはＩＯボートのアドレスに割ρろてられた所
定のレジスタに最大１６ビツトの任意のデータ（ディス
プレイスメント）？ストアすることのできるレジスタ回
路と、前記オペレーションコード判定回路の判定信号を
受ケてＣＰＵが前記オペレーションコード全フェッチし
た直後にアクセスしようとするアドレスに前記レジスタ
にストアされたディスプレイスメント全加減算しその加
減算結果を新たなアドレスとするアドレス加減算回路と
ｉ ８０８５マイクロコンピユータに付加したものでる
る。
したがってこの発明によると、８０８５ ＣＰＵがレジ
スタ間接アドレシング金示す所定のオペレーションコー
ド全フェッチしていることをオペレーションコード判定
回路で判定し、この判定により送出される判定信号でア
ドレス加減算回路全作動サセ、ＣＰ Ｕ ７５” 前記
オペレーションコ−１−”ｔフェッチした直後にアクセ
スしようとするアドレスにレジスタ回路によって予めス
トアされたディスプレイメントｉ加減算し、その加減算
結果を新たなアドレスとしてアクセスさせるようにした
ので、ディスプレイスメント修飾されたアドレスでメモ
リ番地金指定することができる。
スタ間接アドレシング金示す所定のオペレーションコー
ド全フェッチしていることをオペレーションコード判定
回路で判定し、この判定により送出される判定信号でア
ドレス加減算回路全作動サセ、ＣＰ Ｕ ７５” 前記
オペレーションコ−１−”ｔフェッチした直後にアクセ
スしようとするアドレスにレジスタ回路によって予めス
トアされたディスプレイメントｉ加減算し、その加減算
結果を新たなアドレスとしてアクセスさせるようにした
ので、ディスプレイスメント修飾されたアドレスでメモ
リ番地金指定することができる。
以下、本発明に係るマイクロコンピュータを詳細に説明
する。図は本発明のマイクロコンピュータの一実施例の
要部を示すブロック構成図でるる。
する。図は本発明のマイクロコンピュータの一実施例の
要部を示すブロック構成図でるる。
図において１は８０８５マイクロプロセツサ（以下、単
にＣＰＵと呼ぶ）、２はＣＰＵ １ のＩＯ／Ｍ 、
ＲＤ 、 ＷＲ、Ｓｏ 、 Ｓ ｓ信号線に接続され
メモリやＩＯの読み書き、インストラクション７エツチ
等のサイクルを示す各信号を論理回路で組み合わせメモ
リリード、メモリライト、 ＩＯリード、■０ライト等
のコントロール信号全つくり出すコントロール信号回路
でるる。ＣＰＵ１ Ｕオペレーションコード′に７エツ
チしているときＩＯ／Ｍ。
にＣＰＵと呼ぶ）、２はＣＰＵ １ のＩＯ／Ｍ 、
ＲＤ 、 ＷＲ、Ｓｏ 、 Ｓ ｓ信号線に接続され
メモリやＩＯの読み書き、インストラクション７エツチ
等のサイクルを示す各信号を論理回路で組み合わせメモ
リリード、メモリライト、 ＩＯリード、■０ライト等
のコントロール信号全つくり出すコントロール信号回路
でるる。ＣＰＵ１ Ｕオペレーションコード′に７エツ
チしているときＩＯ／Ｍ。
ＲＤ 、 ＷＲ、ＳｏおよびＳｌの各信号線からそれぞ
Ｈｉｇｈ ） 、 Ｓｏ ＝ １ およびＳ！＝１
の信号全コントロール信号回路２に送出するようにな
っている。３は所定のプログラムがＭｔ込まれているＲ
ＯＭ、４はＣＰＵ１ のワーク用のＲＡＭ、５はアドレ
スバッファ、６はアドレスラッチ、１２はＲＯＭ３
とＲＡＭ４とレジスタ回路７とに選択信号全送出するア
ドレスデコード回路でるる。
Ｈｉｇｈ ） 、 Ｓｏ ＝ １ およびＳ！＝１
の信号全コントロール信号回路２に送出するようにな
っている。３は所定のプログラムがＭｔ込まれているＲ
ＯＭ、４はＣＰＵ１ のワーク用のＲＡＭ、５はアドレ
スバッファ、６はアドレスラッチ、１２はＲＯＭ３
とＲＡＭ４とレジスタ回路７とに選択信号全送出するア
ドレスデコード回路でるる。
そして８Ｕ、ＣＰＵ１ トＲＯＭ３ オ！びＲＡＭ４
とを接続するデータバス９に現れるオペレーションフ−
ｂ”’ｆｒ検出し、そのオペレーションコードがレジス
タ間接アドレシングで示すオペレーションコードか否か
全識別すると共にコントロール信号回路２の送出するコ
ントロール信号からＣＰＵ １がオペレーションコード
を７エツチしている状態にるるか否かｔ判定し、ＣＰＵ
１ がレジスタ間接アドレシングを示す前述のオペレ
ーションコード全フェッチしているとき判定信号を送出
するオペレーションコード判定回路（以下、オペコード
判定回路と称す）である。１０はこのオペコード判定回
路８の判定信号全入力とするアドレス加減算回路でろっ
て、判定信号が入力されたとき、レジスタ回路７によっ
てＲＡＭ４６るいは図示せぬ工０ボートのアドレスに割
？）口てられた所定のレジスタに予めストアされている
最大１６ビツトの任意のデータ（ディスプレイスメント
〕を呼び出してＣＰＵ １ が前述のレジスタ間接ア
ドレシングを示すオペレーションコードをフェッチした
直後のメモリリードろるいはメモリライトサイクルでア
ドレスバス１１を介してアクセスしようとするアドレス
に呼び出したディスプレイスメン）ｔｌ−加算るるいは
減算し、その加減算結果を新たなアドレシングてアドレ
スバスＩｌａ に乗せるようにする。
とを接続するデータバス９に現れるオペレーションフ−
ｂ”’ｆｒ検出し、そのオペレーションコードがレジス
タ間接アドレシングで示すオペレーションコードか否か
全識別すると共にコントロール信号回路２の送出するコ
ントロール信号からＣＰＵ １がオペレーションコード
を７エツチしている状態にるるか否かｔ判定し、ＣＰＵ
１ がレジスタ間接アドレシングを示す前述のオペレ
ーションコード全フェッチしているとき判定信号を送出
するオペレーションコード判定回路（以下、オペコード
判定回路と称す）である。１０はこのオペコード判定回
路８の判定信号全入力とするアドレス加減算回路でろっ
て、判定信号が入力されたとき、レジスタ回路７によっ
てＲＡＭ４６るいは図示せぬ工０ボートのアドレスに割
？）口てられた所定のレジスタに予めストアされている
最大１６ビツトの任意のデータ（ディスプレイスメント
〕を呼び出してＣＰＵ １ が前述のレジスタ間接ア
ドレシングを示すオペレーションコードをフェッチした
直後のメモリリードろるいはメモリライトサイクルでア
ドレスバス１１を介してアクセスしようとするアドレス
に呼び出したディスプレイスメン）ｔｌ−加算るるいは
減算し、その加減算結果を新たなアドレシングてアドレ
スバスＩｌａ に乗せるようにする。
このアドレス加減算回路１０は判定信号入力時、コント
ロール信号線１０ａ より所定の信号全送出しアドレス
バッファ５を非アクティブとし、アドレスバッファ５？
非アクテイブとし、アドレスバッファ５の送出するバス
とアドレス加減算回路１０の送出するバスの衝突を防ぐ
ようになす。そしてＣＰＵ １ が次のサイクル、す
なわち次のオペレーションコード７エツチサイクルに入
る直前にオペコード判定回路８０判定倍号の送出ハリセ
ットされるようになっておｐｌこれによりアドレス刃口
減算回路１０は非アクティブとな９コントロ一ル信号線
１０ａ からの信号の送出全中断し、アドレスバッファ
５はアクティブ状態に戻るようになっている。
ロール信号線１０ａ より所定の信号全送出しアドレス
バッファ５を非アクティブとし、アドレスバッファ５？
非アクテイブとし、アドレスバッファ５の送出するバス
とアドレス加減算回路１０の送出するバスの衝突を防ぐ
ようになす。そしてＣＰＵ １ が次のサイクル、す
なわち次のオペレーションコード７エツチサイクルに入
る直前にオペコード判定回路８０判定倍号の送出ハリセ
ットされるようになっておｐｌこれによりアドレス刃口
減算回路１０は非アクティブとな９コントロ一ル信号線
１０ａ からの信号の送出全中断し、アドレスバッファ
５はアクティブ状態に戻るようになっている。
尚、レジスタ回路７へは必要に応じてメモｌるいはＩＯ
ポートにデータ全書き込む場合と同様に任意のディスプ
レイスメント値をセットすることができるようになって
いる。また、オペコード判定回路８にはコンパレータが
内蔵されており、このコンパレータでレジスタ間接アド
レシングを示す所定のオペレーションコードヲ識別する
ことができるようになっている。
ポートにデータ全書き込む場合と同様に任意のディスプ
レイスメント値をセットすることができるようになって
いる。また、オペコード判定回路８にはコンパレータが
内蔵されており、このコンパレータでレジスタ間接アド
レシングを示す所定のオペレーションコードヲ識別する
ことができるようになっている。
次に、このように構成されたマイクロコンピュータの動
作全説明する。すなわち、電源が投入されるとＣＰＵ
１ はＲＯＭ３に蓄積されたプログラム金零番地から
順次実行し始める。これによりデシーン９ン で逐次検出される。そして、オ尖ｑづド判定回路８は内
蔵したコンパレータでそのオペレーションコードが所定
のレジスタ間接アドレシングを示すものか否かを識別す
ると共にコントロール信号回路２の送出するコントロー
ル信号からＣＰＵ １ がそのオペレーション；−ド
七フェッチしている状態にあるか否か全判定し、ＣＰＵ
１ が所定のレジスタ間接アドレシングを示すオペ
レーションコードを７エツチしたとき、すなわちデータ
バス９にレジスタ間接アドレシング金示すオペレーショ
ンコードが現われ、かつＣＰＵ１ のＩＯ／Ｍ、ＲＤ
。
作全説明する。すなわち、電源が投入されるとＣＰＵ
１ はＲＯＭ３に蓄積されたプログラム金零番地から
順次実行し始める。これによりデシーン９ン で逐次検出される。そして、オ尖ｑづド判定回路８は内
蔵したコンパレータでそのオペレーションコードが所定
のレジスタ間接アドレシングを示すものか否かを識別す
ると共にコントロール信号回路２の送出するコントロー
ル信号からＣＰＵ １ がそのオペレーション；−ド
七フェッチしている状態にあるか否か全判定し、ＣＰＵ
１ が所定のレジスタ間接アドレシングを示すオペ
レーションコードを７エツチしたとき、すなわちデータ
バス９にレジスタ間接アドレシング金示すオペレーショ
ンコードが現われ、かつＣＰＵ１ のＩＯ／Ｍ、ＲＤ
。
ＷＲ、Ｓ ｏおよびＳｔの各信号線からそれぞれＩＯ／
Ｍ＝ Ｏ、ＫＤ＝ Ｕ 、 ＷＲ＝ ｌ 、 Ｓｏ
＝１ ２？ＪＬび５Ｌ＝１の信号がコントロール信号回
路２に送出されたとき、オペコード判定回路８は判定信
号をアドレス加減算回路１０に送出する。
Ｍ＝ Ｏ、ＫＤ＝ Ｕ 、 ＷＲ＝ ｌ 、 Ｓｏ
＝１ ２？ＪＬび５Ｌ＝１の信号がコントロール信号回
路２に送出されたとき、オペコード判定回路８は判定信
号をアドレス加減算回路１０に送出する。
ここで、説明を容易にするために、８０８５マイクロコ
ンピユータの二−モニツクでＭＱＶ？ｖｉ、Ａの命令全
実行する場合上側にとって説明する。この命令はアキュ
ームレータの内容’ｋＨＬレジスタペアで示されるアド
レスにロードする場合に使用し、オペレーションコード
ｆｉ７７Ｈでろる。このオペレーションコード７７Ｈは
レジスタ間接アドレシング會示すコードでろる。ＣＰＵ
１ がＲＯＭ３ に蓄積されたこのＭＯＶＭ、Ａ
の命令？含むプログラム全順次実行し始めると、オペコ
ード判定回路８は順次データバス９に現れるオペレーシ
ョンコード全識別し始める。そして、このデータ／（ス
９にレジスタ間接アトレジ／グ？示すオペレーションコ
ード、この例では７７Ｈのオペレーションコードが現れ
るとオペコード判定回路８は内蔵されり；ンパレータで
オペレーションコードが７７Ｈでめることを識別して、
コントロール信号回路２から送出される信号（Ｓ ｏ
＝ Ｓ＋ ＝ ＷＲ＝ １ 、 ＲＤ＝ＩＯ／Ｍ＝Ｏの
時送出される信号）？基に、このオペレーションコード
７７ＨがＣＰＵＩ に７エツテされている状態にめる
こと七判定し、判定信号ｔアドレス加減算回路１０に送
出する。アドレス加減算回路１０はこの判定信号を受け
てコントロールイぎ号線１０ａ よジ所定信号全送出し
、アドレスパン７７５？非アクテイブとすると同時に、
レジスタ回路７によって予めストアされているデ１スプ
レイスメントを呼び出し、ＣＰＵ１ が７７Ｈのオペレ
ーションコード？７エツテした直後のメモリリードめる
いはメそリライトサイクルで、アドレスバス１１’に介
してアクセスしようとするアドレスに上述のディスプレ
イスメントｔＪｌｆｌ算るるいは減算する。そして、そ
の加減算結果金新たなアドレスとしてアドレスバス１１
ａ に乗せる。このとき、アドレスバスバッファ５は非
アクティブと在っているのでアドレスバスバッファ５の
送出するバスとアドレス加減算回路１０の送出するノく
スとが衝突することはなく、ＣＰＵ１ はデイスプレイ
スメント修飾された新たなアドレスでメモリにアクセス
することができるようになる。そして、ＣＰＵ １ が
次のサイクル、すなわち次のプログラム（Ｄオペレーシ
ョンコードフエツチサイクルニ入る直前にオペコード判
定回路３の判定信号の送出はリセットされ、これによっ
てアドレス加減算回路１０は非アクティブとｆＪ：クコ
ントロール信号線１０ａからの信号の送出金中断し、ア
ドレスバッファ５ｔアクテイブ状態に戻して通常の動作
を可能とする。このようにデータバス９に７７Ｈのオペ
レーションコードが現れたとき、このオペレーションコ
ードがレジスタ間接アドレシング金示すコードであると
判定し、このコードによりＣＰＵＩがアクセスしようと
するアドレスにアドレス加減算回路１〇七用いてディス
プレイスメントラ修飾することができるので、擬似的に
２８０マイクロコンピユータと同様のインデックスアド
レシング方式とすることができるようになる。
ンピユータの二−モニツクでＭＱＶ？ｖｉ、Ａの命令全
実行する場合上側にとって説明する。この命令はアキュ
ームレータの内容’ｋＨＬレジスタペアで示されるアド
レスにロードする場合に使用し、オペレーションコード
ｆｉ７７Ｈでろる。このオペレーションコード７７Ｈは
レジスタ間接アドレシング會示すコードでろる。ＣＰＵ
１ がＲＯＭ３ に蓄積されたこのＭＯＶＭ、Ａ
の命令？含むプログラム全順次実行し始めると、オペコ
ード判定回路８は順次データバス９に現れるオペレーシ
ョンコード全識別し始める。そして、このデータ／（ス
９にレジスタ間接アトレジ／グ？示すオペレーションコ
ード、この例では７７Ｈのオペレーションコードが現れ
るとオペコード判定回路８は内蔵されり；ンパレータで
オペレーションコードが７７Ｈでめることを識別して、
コントロール信号回路２から送出される信号（Ｓ ｏ
＝ Ｓ＋ ＝ ＷＲ＝ １ 、 ＲＤ＝ＩＯ／Ｍ＝Ｏの
時送出される信号）？基に、このオペレーションコード
７７ＨがＣＰＵＩ に７エツテされている状態にめる
こと七判定し、判定信号ｔアドレス加減算回路１０に送
出する。アドレス加減算回路１０はこの判定信号を受け
てコントロールイぎ号線１０ａ よジ所定信号全送出し
、アドレスパン７７５？非アクテイブとすると同時に、
レジスタ回路７によって予めストアされているデ１スプ
レイスメントを呼び出し、ＣＰＵ１ が７７Ｈのオペレ
ーションコード？７エツテした直後のメモリリードめる
いはメそリライトサイクルで、アドレスバス１１’に介
してアクセスしようとするアドレスに上述のディスプレ
イスメントｔＪｌｆｌ算るるいは減算する。そして、そ
の加減算結果金新たなアドレスとしてアドレスバス１１
ａ に乗せる。このとき、アドレスバスバッファ５は非
アクティブと在っているのでアドレスバスバッファ５の
送出するバスとアドレス加減算回路１０の送出するノく
スとが衝突することはなく、ＣＰＵ１ はデイスプレイ
スメント修飾された新たなアドレスでメモリにアクセス
することができるようになる。そして、ＣＰＵ １ が
次のサイクル、すなわち次のプログラム（Ｄオペレーシ
ョンコードフエツチサイクルニ入る直前にオペコード判
定回路３の判定信号の送出はリセットされ、これによっ
てアドレス加減算回路１０は非アクティブとｆＪ：クコ
ントロール信号線１０ａからの信号の送出金中断し、ア
ドレスバッファ５ｔアクテイブ状態に戻して通常の動作
を可能とする。このようにデータバス９に７７Ｈのオペ
レーションコードが現れたとき、このオペレーションコ
ードがレジスタ間接アドレシング金示すコードであると
判定し、このコードによりＣＰＵＩがアクセスしようと
するアドレスにアドレス加減算回路１〇七用いてディス
プレイスメントラ修飾することができるので、擬似的に
２８０マイクロコンピユータと同様のインデックスアド
レシング方式とすることができるようになる。
尚、本実施例においては説明を容易とするためにＭＯＶ
Ｍ、Ａの命令を実行する場合を例として説明したが、Ｍ
ＯＶＭ、Ａの命令に限らずレジスタ間接アドレシングを
示す他の命令でろってもディスプレイスメント修飾する
ことができる。すなわちディスプレイスメ／ト修飾した
いレジスタ間接アドレシングを示す所定のオヘレーショ
ンコ−）”ｔ”識別することができるようにオペコード
判定回路８に所定のコンパレーク七内蔵すれば、オペコ
ード判定回路８で識別された所定のオペレーションコー
ドによｒ）ＣＰＵＩ がアクセスするアドレスにディス
プレイスメントを修飾することができる。
Ｍ、Ａの命令を実行する場合を例として説明したが、Ｍ
ＯＶＭ、Ａの命令に限らずレジスタ間接アドレシングを
示す他の命令でろってもディスプレイスメント修飾する
ことができる。すなわちディスプレイスメ／ト修飾した
いレジスタ間接アドレシングを示す所定のオヘレーショ
ンコ−）”ｔ”識別することができるようにオペコード
判定回路８に所定のコンパレーク七内蔵すれば、オペコ
ード判定回路８で識別された所定のオペレーションコー
ドによｒ）ＣＰＵＩ がアクセスするアドレスにディス
プレイスメントを修飾することができる。
さらに、レジスタ回路７によってストアするディスプレ
イスメントの値はメモ１７ ｉるいはＩＯポートにデー
タｔ−臀きこむ場合と同様にセットすることができるの
で、任意の値のディスプレイスメ／ト修飾が可能でるる
。
イスメントの値はメモ１７ ｉるいはＩＯポートにデー
タｔ−臀きこむ場合と同様にセットすることができるの
で、任意の値のディスプレイスメ／ト修飾が可能でるる
。
以上説明したように采発明によるマイクロコンビエータ
によると、８０８５ＣＰＵがレジスタ間接アドレシング
全示す所定のオペレーションコードをフェッチしている
ことをオペコード判定回路で判定し判定信号全送出させ
ると共に、この判定信号でアドレス加減算回路全作動さ
せ、ＣＰＵが前記オペレーシヨンコードをフエツチした
直後ニアクセスしようとするアドレスにレジスタ回路に
よってストアされているディスプレイスメンｌ加減算し
、その加減算結果上訴たなアドレスとしてアクセスさせ
るようにしたので、ディスプレイスメント修飾された任
意のアドレスでメモリ番地を指定することができ、従来
のように命令が貧弱でソフトウェアが被雑になってし１
うということはなく、２８０マイクロコンピユータと同
様のインデックスアドレシング方式が擬似的に可能とな
りその実用的価値は極めて高い。
によると、８０８５ＣＰＵがレジスタ間接アドレシング
全示す所定のオペレーションコードをフェッチしている
ことをオペコード判定回路で判定し判定信号全送出させ
ると共に、この判定信号でアドレス加減算回路全作動さ
せ、ＣＰＵが前記オペレーシヨンコードをフエツチした
直後ニアクセスしようとするアドレスにレジスタ回路に
よってストアされているディスプレイスメンｌ加減算し
、その加減算結果上訴たなアドレスとしてアクセスさせ
るようにしたので、ディスプレイスメント修飾された任
意のアドレスでメモリ番地を指定することができ、従来
のように命令が貧弱でソフトウェアが被雑になってし１
うということはなく、２８０マイクロコンピユータと同
様のインデックスアドレシング方式が擬似的に可能とな
りその実用的価値は極めて高い。
図は本発明に係るマイクロコンピュータの一実施例の要
部を示すブロック構成図でるる。 １・・・・ＣＰＵ、２・・・・コントロール信号回路、
３ＩＩＩＩ・・ＲＯＭ、４・會−・ＲＡＭ。 ７・・・・レジスタ回路、８１１・−−オペレーション
コー）”ｌ’ｌｌ定回路、９・・・・データバス、１０
・・・・アドレス加減算回路、１１拳・・・アドレスバ
ス。 特許出顔人 日本電気株式会社
部を示すブロック構成図でるる。 １・・・・ＣＰＵ、２・・・・コントロール信号回路、
３ＩＩＩＩ・・ＲＯＭ、４・會−・ＲＡＭ。 ７・・・・レジスタ回路、８１１・−−オペレーション
コー）”ｌ’ｌｌ定回路、９・・・・データバス、１０
・・・・アドレス加減算回路、１１拳・・・アドレスバ
ス。 特許出顔人 日本電気株式会社
Claims (1)
- ８０８５ＣＰＵがレジスタ間接アドレシングを示す所定
のオペレーシヨンコードをフエツチしていることを判定
し判定信号を送出するオペレーシヨンコード判定回路と
、メモリあるいはＩＯポートのアドレスに割りあてられ
た所定のレジスタに最大１６ビツトの任意のデータをス
トアすることのできるレジスタ回路と、前記オペレーシ
ヨンコード判定回路の判定信号を受けて前記ＣＰＵが前
記オペレーシヨンコードをフエツチした直後にアクセス
しようとするアドレスに前記レジスタにストアされたデ
ータを加減算しその加減算結果を新たなアドレスとする
アドレス加減算回路とを備えたマイクロコンピユータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19582184A JPS6175438A (ja) | 1984-09-20 | 1984-09-20 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19582184A JPS6175438A (ja) | 1984-09-20 | 1984-09-20 | マイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6175438A true JPS6175438A (ja) | 1986-04-17 |
Family
ID=16347556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19582184A Pending JPS6175438A (ja) | 1984-09-20 | 1984-09-20 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6175438A (ja) |
-
1984
- 1984-09-20 JP JP19582184A patent/JPS6175438A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2816624B2 (ja) | ２乗演算を実行する速度改良型データ処理システム及びその方法 | |
| KR890013552A (ko) | 로우드 및 동기컴퓨터구조와 프로센스 | |
| JPS6175438A (ja) | マイクロコンピユ−タ | |
| JPH01255035A (ja) | プロセサ | |
| JPH0830971B2 (ja) | プログラマブルコントローラ | |
| JPH02141856A (ja) | Ｃｐｕボードのデータバス変換装置 | |
| JP2617813B2 (ja) | アドレス変換装置 | |
| JPS6225334A (ja) | 命令処理方式 | |
| JPS60129856A (ja) | メモリ制御回路 | |
| JPH01116702A (ja) | シーケンスコントローラ | |
| JPS603049A (ja) | バスインタ−フエ−ス装置 | |
| JPS6364128A (ja) | ８０８５マイクロコンピユ−タ | |
| JP2622026B2 (ja) | 中央処理装置におけるレジスタ書込制御方式 | |
| JP2926941B2 (ja) | 命令デコード装置 | |
| JPH0344748A (ja) | メモリデータ読出制御方式 | |
| JPH03141425A (ja) | 論理演算方式 | |
| JPS58142447A (ja) | デ−タ処理装置 | |
| JPH033047A (ja) | 演算機能付きメモリ | |
| JPH01204139A (ja) | メモリ拡張方法 | |
| JPH03104086A (ja) | 演算機能付きメモリ | |
| JPS61161560A (ja) | メモリ装置 | |
| JPH02263256A (ja) | マイクロコンピュータ及びコントローラ | |
| JPS6385831A (ja) | マイクロプロセツサの制御回路 | |
| JPS62271028A (ja) | マイクロプロセツサ | |
| JPS61166646A (ja) | メモリアクセス制御方式 |