JPH06282494A

JPH06282494A - アドレス例外検出回路

Info

Publication number: JPH06282494A
Application number: JP6576993A
Authority: JP
Inventors: Koji Takao; 耕司高尾; Nobuhiko Kuribayashi; 暢彦栗林
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-03-25
Filing date: 1993-03-25
Publication date: 1994-10-07

Abstract

(57)【要約】【目的】本発明は、例えば、システムストレージユニ
ット(SSU) のアドレス例外検出回路に関し、物量を削減
する。【構成】複数個の第１のメモリ｛ローカルストレージ
ユニット(LSU) ｝と、共通の第２のメモリ｛システムス
トレージユニット(SSU) ｝とを含むデータ処理装置にお
ける上記ローカルストレージユニット(LSU) と、システ
ムストレージユニット(SSU) 間のデータ転送を行う際の
アドレス例外検出回路であって、システムストレージユ
ニット(SSU) のアドレス例外検出条件である、「SSU 開
始実アドレス(SSADRS)＋SSU アドレスベース(SSAB)＋(L
ENGTH-1)＜SSU の絶対アドレス最大値(SSAL)」を「SSU
開始実アドレス(SSADRS)＋SSU アドレスベース(SSAB)＋
LENGTH＜SSU の絶対アドレス最大値(SSAL)+1」に変換し
て、システムストレージユニット(SSU) のアドレス例外
検出回路を構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば、複数個のクラ
スタと、共通のシステムストレージユニット(SSU) とか
らなるデータ処理装置において、各クラスタ内のローカ
ルストレージユニット(LSU) から、該ローカルストレー
ジユニット(LSU) 内のSSU コマンド語(SCW) が指示する
SSU 開始実アドレス(SSADRS)と、各クラスタ毎に定めら
れているSSU アドレスべース(SSAB)と、転送すべきデー
タ長(LENGTH)とに基づいて算出される、システムストレ
ージユニット(SSU) にデータ転送する際のアクセスアド
レスが、各クラスタ毎に定められている上記システムス
トレージユニット(SSU)に対してアクセス可能なSSU 絶
対アドレスの最大値(SSAL)以内にあるかどうかを検出す
るアドレス例外検出回路に関する。

【０００２】最近のデータ処理の多様化に伴い、データ
処理装置の機能が増大し、データ処理装置を構成してい
る中央処理部(CPU),ローカルストレージユニット(LSU),
メモリ制御装置(MCU) 内の論理回路の数も増大してい
る。

【０００３】一方、最近のデータ処理装置のダウンサイ
ジング化に伴い、論理回路の高集積化が進められている
が、論理回路の高集積化には、できる限り、集積すべき
内部回路、例えば、加算器等の数が少ないことが必要と
なる。

【０００４】従って、上記アドレス例外検出回路におい
ても、できる限り回路、例えば、上記アドレス計算に必
要となる加算器の数が少なくて済む構成法が必要とされ
る。

【０００５】

【従来の技術】図２，図３は、クラスタシステムを説明
する図であり、図２は、クラスタシステムの構成例を示
し、図３はデータアウトバッファ(DOB),データインバッ
ファ(DIB) の構成例を示しており、図４，図５は、従来
のアドレス例外検出回路を説明する図であって、図４
は、SSU アドレス制御回路内の従来のアドレス例外検出
回路の構成例を示し、図５は、メモリ制御装置(MCU) 内
のメモリ制御レジスタ(MCR) の構成例を示している。

【０００６】先ず、図２, 図３によって、各クラスタ 1
のローカルストレージユニット(LSU) 11から、各クラス
タ 1に共通なシステムストレージユニット(SSU) 2 にデ
ータ転送 (リード, ライト) を行う場合の動作を説明す
る。

【０００７】システムストレージユニット(SSU) 2 に対
するアクセス (ライト, リード) は、ローカルストレー
ジユニット(LSU) 11上のSSU コマンド語(SCW) が指示
するコマンド, 転送すべきデータ長(LENGTH), 並びに、
SSU 開始実アドレス(SSADRS)｛図３参照｝を、それぞ
れ、SSU 転送フオーマットに変換して、メモリ制御装置
(MCU) 12内のSSU アドレス制御部 120内のデータアウト
バッファ(DOB) ｛図３(a),(b) 参照｝1210のコマンドレ
ジスタに書き込まれると共に、図４に示したアドレス例
外検出回路 120内のレングスレジスタ(LENGTH) 1201,SS
U 開始実アドレス(SSADRS) 1202 に設定される。

【０００８】その後、システムストレージユニット(SS
U) 2 に対する図示されていないバリッド信号(VALID)
を発信し、同時に上記コマンドレジスタの内容を、シス
テムストレージユニット(SSU) 2 に発信し、その後に、
上記SSU コマンド語(SCW) の「LENGTH」で指定された
データ長のデータ｛図３(a) 参照｝がパケット（例え
ば、16K バイト) 単位に分割された単位長のデータが、
図２のデータバス長 (例えば、64バイト長) 毎に発信さ
れる。

【０００９】上記データが 64 バイト発信される毎に、
上記SSU アドレス制御部 120内のレングスレジスタ(LEN
GTH) 1201 の値が 64 バイトを単位として減算され、例
えば、上記 16 K バイト（１パケット）を示す下位の 1
4 ビットが全“０”になった時点で１つのパケット転送
（リード，ライト）が終了する。

【００１０】このとき、図４に示した、上記従来のアド
レス例外検出回路のパケット検出部1209 で、１パケッ
トの転送終了が検出され、１パケットに対応する 16Kバ
イトがSSU 開始実アドレス(SSADRS) 1202 に加算され、
次の転送パケットの開始アドレスが算出される。

【００１１】又、このとき、上記レングスレジスタ(LEN
GTH) 1201 の上位ビットが全“０”であると、該SSU コ
マンド語(SCW) の指示するデータ転送は終了し、上記
レングスレジスタ(LENGTH) 1201 の上位ビットが全
“０”でなければ、上記図４のアドレス例外検出回路の
加算器 1203 で、予め、上記最初のSSU 開始実アドレス
(SSADRS) 1202 に加算して算出されている次のSSU 開始
実アドレスを、次のパケットのデータ転送の開始アドレ
スとして、上記データアウトバッファ(DOB) ｛図３(a),
(b) 参照｝1210のコマンドレジスタに書き込み、次のパ
ケットの転送が実行される。

【００１２】上記パケット単位のデータ転送が終了する
と、SSU 2 から、上記SSU アドレス制御部 120内のデー
タインバッファ(DIB) 1211｛図３(a),(b) 参照｝に、上
記１パケット転送によるSSU 2 側でのエラー情報が設定
される。

【００１３】上記パケット単位のデータ転送の開始に先
立って、図４に示したアドレス例外検出回路で、アドレ
ス例外が検出される。先ず、上記アドレス例外検出回路
内の、上記SSU 開始実アドレス(SSADRS) 1202 に、各ク
ラスタ 1によって定められているSSU アドレスべース(S
SAB) 1204 を加算して、所謂、下駄履かせを行うことを
加算器 1205 で行い、求められたSSU絶対アドレス(SSU
2に対するアクセスアドレス)(SSAL) 1207に、上記レン
グスレジスタ(LENGTH) 1201 上の LENGTH(転送すべきデ
ータ長)-1 が、加算器 1206 で加算される。

【００１４】この加算アドレスが、各クラスタ 1におい
て、アクセス可能なSSU の絶対アドレスの最大値である
SSU アドレス上限値(SSAL) 1207 の範囲内にあるか否か
を、比較器(COMP) 1208 で検査し、それが範囲外である
と、図２，図５に示したメモリ制御レジスタ(MCR) 121
内の、SSU ムーバステータス語レジスタ０(SMSSW0)｛SS
U アドレス制御部が処理状況を格納するレジスタ｝121a
の所定のビット (アドレス例外検出ビット) に、例え
ば、“１”を設定し、SSU 2 に対する上記アクセスを抑
止する。

【００１５】上記アドレス例外が無く、SSU 2 に対する
アクセスが正常に行われた場合には、前述のように、SS
U 2 に対する１パケット転送後の次のパケット転送の開
始アドレスを、上記 SSADRS 1202に設定する為に、１パ
ケット転送後のLENGTH長、即ち、上記パケット検出部 1
209 でのパケット転送の終了検出により、16K バイトが
加算器 1203 で加算された値が、上記 SSADRS 1202に帰
還して書き込まれる。

【００１６】以降、同じ動作が繰り返されて、１パケッ
ト毎のデータ転送に先立って、アドレス例外の検出が行
われ、アドレス例外が検出されると、そのパケット以降
のSSU への転送が抑止される。

【００１７】

【発明が解決しようとする課題】従って、従来のアドレ
ス例外検出回路では、(SCW上のSSU 開始実アドレス)+SS
AB+(LENGTH-1) のアドレス計算に、加算器 1203,1205,1
206 が必要であり、当該アドレス例外検出回路を含むSS
U アドレス制御回路 120部分の高集積化を妨げる要因と
なるという問題があった。

【００１８】本発明は上記従来の欠点に鑑み、例えば、
複数個のクラスタと、共通のシステムストレージユニッ
ト(SSU) とからなるデータ処理装置において、各クラス
タ内のローカルストレージユニット(LSU) から、該ロー
カルストレージユニット(LSU) 内のSSU コマンド語(SC
W) が指示するSSU 開始実アドレス(SSADRS)と、転送
すべきデータ長(LENGTH)と、各クラスタ毎のSSU アドレ
スべース(SSAB)に基づいて、システムストレージユニッ
ト(SSU) にデータ転送する際のアクセスアドレスが、各
クラスタ毎に定められている上記システムストレージユ
ニット(SSU) に対してアクセス可能なSSU の絶対アドレ
スの最大値(SSAL)以内にあるかどうかを検出するアドレ
ス例外検出回路の物量、具体的には、上記アドレス計算
に必要な加算器を削減することができるアドレス例外検
出回路を提供することを目的とするものである。

【００１９】

【課題を解決するための手段】図１は、本発明の一実施
例を示した図である。上記の問題点は下記の如くに構成
したアドレス例外検出回路によって解決される。

【００２０】複数個の第１のメモリ 11 と、共通の第２
のメモリ 2とを含むデータ処理装置における上記第１の
メモリ 11 と第２のメモリ 2間のデータ転送を行う際の
アドレス例外検出回路であって、上記第１のメモリ 11
上の所定のメモリコマンド語が指示するデータ転送開
始アドレス(SSADRS)と、転送すべきデータ長(LENGTH)
と、上記複数個の各第１のメモリ 11 毎に定められてい
るアドレスべース値(SSAB)とに基づいて、上記第１のメ
モリ 11 から第２のメモリ 2へのデータ転送を行う際の
アドレス例外検出条件である、「第２のメモリのデータ
転送開始実アドレス(SSADRS)＋第２のメモリアドレスベ
ース(SSAB)＋(LENGTH-1)＜第２のメモリの絶対アドレス
最大値(SSAL)」を「第２のメモリデータ転送開始実アド
レス(SSADRS)＋第２のメモリアドレスベース(SSAB)＋LE
NGTH＜第２のメモリの絶対アドレス最大値(SSAL)+1」に
変換して、上記第２のメモリ 2に対するアドレス例外検
出回路を構成する。

【００２１】

【作用】即ち、本発明のアドレス例外検出回路は、例え
ば、中央処理部(CPU) と、ローカルストレージユニット
(LSU) とからなる複数個のクラスタと、共通システムス
トレージユニット(SSU) とからなるデータ処理装置にお
いて、各クラスタのローカルストレージ(LSU) と、各ク
ラスタに共通なシステムストレージユニット(SSU) との
間でデータ転送 (リード, ライト) する際のアクセスア
ドレスが、上記システムストレージユニット(SSU) の各
クラスタに対するアクセス可能な範囲を越えているか否
かのアドレス例外検出の条件が、「SSU 上のデータ転送
開始実アドレス(SSADRS)＋SSU のアドレスベース(SSAB)
＋(LENGTH-1)＜SSU の絶対アドレス最大値(SSAL)」であ
り、この条件式が、「SSU 上のデータ転送開始実アドレ
ス(SSADRS)＋SSU のアドレスベース(SSAB)＋LENGTH＜SS
U の絶対アドレス最大値(SSAL)+1」に変換できることに
着目し、従来のアドレス例外検出回路の(LENGTH-1)の回
路と、SSU の絶対アドレス最大値(SSAL)+1との物量が同
じであることにより、結果として、(LENGTH-1)との加算
回路を１つを削減するようにしたものである。

【００２２】従って、該アドレス例外検出回路の物量を
削減することができ、SSU アドレス制御回路の高集積化
に寄与するこができる効果がある。

【００２３】

【実施例】以下本発明の実施例を図面によって詳述す
る。前述の図１は、本発明の一実施例を示した図であ
る。

【００２４】本発明においては、例えば、図２に示した
中央処理部(CPU) 10と、ローカルストレージユニット(L
SU) 11とからなる複数個のクラスタ 1と、各クラスタ 1
に共通なシステムストレージユニット(SSU) 2 とからな
るデータ処理装置において、各クラスタのローカルスト
レージユニット(LSU) 11と、システムストレージユニッ
ト(SSU) 2 との間でデータ転送 (リード, ライト) する
際のアクセスアドレスが、上記システムストレージユニ
ット(SSU) 2 内の各クラスタ 1に対するアクセス可能な
範囲を越えているか否かのアドレス例外検出の条件が、
「SSU 上のデータ転送開始実アドレス(SSADRS)＋SSU の
アドレスベース(SSAB)＋(LENGTH-1)＜SSU の絶対アドレ
ス最大値(SSAL)」であり、この条件式が、「SSU 上のデ
ータ転送開始実アドレス(SSADRS)＋SSU のアドレスベー
ス(SSAB)＋LENGTH＜SSU の絶対アドレス最大値(SSAL)+
1」に変換できることに着目し、従来のアドレス例外検
出回路の(LENGTH-1)の回路と、SSU の絶対アドレス最大
値(SSAL)+1との物量が同じであることにより、結果とし
て、(LENGTH-1)との加算回路 1206 ｛図４の斜線で示し
た加算回路参照｝を１つを削減する手段が、本発明を実
施するのに必要な手段である。尚、全図を通して同じ符
号は同じ対象物を示している。

【００２５】以下、図１によって、本発明のアドレス例
外検出回路を説明する。本実施例においては、例えば、
図２に示した中央処理部(CPU) 10と、ローカルストレー
ジユニット(LSU) 11とからなる複数個のクラスタ 1と、
各クラスタ 1に共通なシステムストレージユニット(SS
U) 2 とからなるデータ処理装置において、各クラスタ1
のローカルストレージ(LSU) 11と、システムストレージ
ユニット(SSU) 2 との間でデータ転送 (リード, ライ
ト) する際のアクセスアドレスが、上記システムストレ
ージユニット(SSU) の各クラスタに対するアクセス可能
な範囲を越えているか否かのアドレス例外検出を例にし
て説明するが、同様のアドレス例外検出回路であれば、
どのようなメモリに対するアドレス例外にも適用できる
ことはいう迄もないことである。

【００２６】先ず、本実施例においては、例えば、中央
処理部(CPU) 10と、ローカルストレージユニット(LSU)
11とからなる複数個のクラスタ 1と、各クラスタ 1に共
通なシステムストレージユニット(SSU) 2 とからなるデ
ータ処理装置において、各クラスタ 1のローカルストレ
ージユニット(LSU) 11と、システムストレージユニット
(SSU) 2 との間でデータ転送 (リード, ライト) する際
のアクセスアドレスが、上記システムストレージユニッ
ト(SSU) 2 の各クラスタ 1に対するアクセス可能な範囲
を越えているか否かのアドレス例外検出の条件が、「SS
U 上のデータ転送開始実アドレス(SSADRS)＋SSU のアド
レスベース(SSAB)＋(LENGTH-1)＜SSU の絶対アドレス最
大値(SSAL)」であるとき、本発明においては、この条件
式を、「SSU 上のデータ転送開始実アドレス(SSADRS)＋
SSU のアドレスベース(SSAB)＋LENGTH＜SSU の絶対アド
レス最大値(SSAL)+1」に変換する。

【００２７】そうすると、上記の変換後のアドレス例外
検出条件において、SSU 上のデータ転送開始実アドレス
(SSADRS)＋SSU のアドレスベース(SSAB)なる、前述の下
駄履かせ演算と、パケット検出部 1209 での１パケット
転送終了が検出される毎に１パケットのデータ長、即
ち、16K バイト分の、SSU 開始実アドレス(SSADRS) 120
2 への加算が、加算器 1205,1203で行われる。

【００２８】SSU 開始実アドレス(SSADRS) 1202 に１パ
ケット分のデータ長(16Kバイト) を加算したアドレス
に、上記下駄履かせ演算を加算器 1205 で行い、該加算
回路 1205 での加算結果と、SSU の絶対アドレス最大値
(SSAL)+1とを比較器(COMP) 1208 で行うことで、従来方
法と同じように、１パケットのデータ転送終了毎に、次
のパケット転送に対して、該パケットのアクセスアドレ
スの、当該クラスタ 1に与えられているシステムストレ
ージユニット(SSU) 2 のアクセス可能範囲を越えるてい
るか否かの検出を行うことができる。｛図２の SSU参
照｝図４に示した従来のアドレス例外検出回路と、本発
明のアドレス例外検出回路において、「LENGTH-1」なる
演算回路と、「SSU の絶対アドレス最大値(SSAL)+1」な
る演算回路の物量は等価であるので、本発明によるアド
レス例外検出回路では、従来に比較して、図４に示し
た、従来のアドレス例外検出回路では必要であった加算
回路 1206(斜線で示されている) を削除することがで
き、物量の削減ができる。

【００２９】本発明のアドレス例外検出回路でアドレス
例外が検出されなかった場合でのアクセス動作は、従来
のアドレス例外検出回路でアドレス例外が検出されなか
った場合でのアクセス動作と同じであるので詳細な説明
は省略するが、システムストレージユニット(SSU) に対
する最初の１パケットの転送が終了すると、最初のパケ
ット転送のSSU 開始実アドレス(SSADRS) 1206 に、上記
パケット検出部 1209のパケット転送終了を示す信号、
即ち、１パケット長分の 16Kバイトを加算して、次のパ
ケット転送の開始実アドレスを、SSU 開始実アドレス(S
SADRS) 1202 に帰還して設定し、そのアドレスから、次
の１パケット（例えば、16K バイト) を転送する。

【００３０】従って、本実施例によるアドレス例外検出
回路では、上記１パケット転送終了毎のアドレス例外の
検出に際して、加算器 1203 と、加算器 1205 とで、上
記「SSU 上のデータ転送開始実アドレス(SSADRS)＋SSU
のアドレスベース(SSAB)＋LENGTH（転送済パケット
長）」とを計算して、アドレス例外の有無を判定｛図２
のSSU 参照｝し、アドレス例外が検出されなかった時に
は、１パケット転送後の上記レングスレジスタ(LENGTH)
1201 が示すデータ長より１パケット長(16Kバイト) 分
のデータ転送の終了 (前述のように、所定の下位ビット
が“０”であることで認識できる）をパケット検出部 1
209 で検出する毎に、該１パケット分のデータ長（16K
バイト) を、上記初期のSSU 開始実アドレス 1202 に加
算して、次のパケットの初期アドレスを算出する方法で
説明したが、アドレス例外の検出方法は、この方法に限
定されるものではなく、図示説明しながったが、一連の
パケット単位のデータ転送の先立って、初期のSSU 開始
実アドレス(SSADRS) 1202 に、上記SCW 内の当該デー
タ転送の「LENGTH」長を加算して、アドレス例外を検出
するようにしてもよいことはいう迄もないことである。

【００３１】このように、本発明は、複数個の第１のメ
モリ｛ローカルストレージユニット(LSU) ｝と、共通の
第２のメモリ｛システムストレージユニット(SSU) ｝と
を含むデータ処理装置における上記ローカルストレージ
ユニット(LSU) と、システムストレージユニット(SSU)
間のデータ転送を行う際のアドレス例外検出回路であっ
て、システムストレージユニット(SSU) のアドレス例外
検出条件である、「SSU 開始実アドレス(SSADRS)＋SSU
アドレスベース(SSAB)＋(LENGTH-1)＜SSU の絶対アドレ
ス最大値(SSAL)」を「SSU 開始実アドレス(SSADRS)＋SS
U アドレスベース(SSAB)＋LENGTH＜SSU の絶対アドレス
最大値(SSAL)+1」に変換して、システムストレージユニ
ット(SSU) のアドレス例外検出回路を構成するようにし
たところに特徴がある。

【００３２】

【発明の効果】以上、詳細に説明したように、本発明に
よれば、中央処理部(CPU) と、ローカルストレージユニ
ット(LSU) とからなる複数個のクラスタと、各クラスタ
に共通なシステムストレージユニット(SSU) とからなる
データ処理装置において、各クラスタのローカルストレ
ージ(LSU) と、システムストレージユニット(SSU) との
間でデータ転送 (リード, ライト) する際のアクセスア
ドレスが、上記システムストレージユニット(SSU) 内の
各クラスタに対するアクセス可能な範囲を越えているか
否かのアドレス例外検出回路の物量を削減することがで
き、SSU アドレス制御回路の高集積化に寄与するこがで
きる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示した図

【図２】クラスタシステムを説明する図（その１）

【図３】クラスタシステムを説明する図（その２）

【図４】従来のアドレス例外検出回路を説明する図（そ
の１）

【図５】従来のアドレス例外検出回路を説明する図（そ
の２）

【符号の説明】

1 クラスタ 10 中央処理装
置(CPU) 11 ローカルストレージユニット(LSU) 12 メモリ制御回路(MCU) 120 SSU アドレス制御回路 1201 レングスレジスタ(LENGTH) 1202 SSU 開始実
アドレス(SSADRS) 1203,1205,1206 加算器 1204 SSU アドレスベース(SSAB) 1207 SSU に対してアクセス可能なSSU 絶対アドレ
ス(SSAL) 1208 比較器(COMP) 1209 パケット検
出部 1210 データアウトバッファ(DOB) 1211 データインバッファ(DIB) 121 メモリ制御レジスタ(MCR) 121a SSU ムーバステータス語レジスタ0(SMSSW0) SSU コマンド語(SCW)

Claims

【特許請求の範囲】

【請求項１】複数個の第１のメモリ(11)と、共通の第２
のメモリ(2) とを含むデータ処理装置における上記第１
のメモリ(11)と第２のメモリ(2) 間のデータ転送を行う
際のアドレス例外検出回路であって、上記第１のメモリ(11)上の所定のメモリコマンド語
（）が指示するデータ転送開始アドレス(SSADRS)と、
転送すべきデータ長(LENGTH)と、上記複数個の各第１の
メモリ(11)毎に定められているアドレスべース値(SSAB)
とに基づいて、上記第１のメモリ(11)から第２のメモリ
(2) へのデータ転送を行う際のアドレス例外検出条件で
ある、「第２のメモリのデータ転送開始実アドレス(SSADRS)＋
第２のメモリアドレスベース(SSAB)＋(LENGTH-1)＜第２
のメモリの絶対アドレス最大値(SSAL)」を「第２のメモ
リデータ転送開始実アドレス(SSADRS)＋第２のメモリア
ドレスベース(SSAB)＋LENGTH＜第２のメモリの絶対アド
レス最大値(SSAL)+1」に変換して、上記第２のメモリ(2) に対するアドレス例外検出回路を
構成することを特徴とするアドレス例外検出回路。