JPS6410853B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は情報処理装置におけるマイクロプログ
ラムの制御装置に関するものである。

〔従来技術の概要およびその欠点〕

従来のマイクロプログラムの制御装置は、あと
に図を用いて詳しく説明するが、マイクロプログ
ラムの第１ステツプのマイクロ命令および第２ス
テツプ以降のマイクロ命令のアドレスを格納する
それぞれ第１および第２のアドレス作成部と、こ
れらのアドレス作成部から読出されたマイクロ命
令を個々に格納する第１および第２の制御記憶
と、外部からのスタート信号によりこれらの制御
記憶の出力を選択的に切替えるセレクタと、この
セレクタで選択されたマイクロ命令を保持するマ
イクロ命令レジスタを有している。

しかしながら上記のような構成では、これもあ
とから詳しく説明するが、第１の制御記憶には第
１ステツプのマイクロ命令しか入らないので使用
効率が低いという欠点があつた。それは上記のス
タート信号を用いて第１の制御記憶に入力アドレ
スを切替えようとしても、スタート信号の遅延時
間が大きいために切替えが遅くなり、制御装置と
しての性能が低下してしまうからである。

〔発明の目的〕

したがつて本発明の目的は制御記憶の利用効率
が高く而も性能の高いマイクロプログラム制御装
置を得ようとするものである。

〔発明の構成の概要〕

本発明は上記の目的を達成するために、第１の
制御記憶のアドレスとしてマイクロ命令の第２ス
テツプ以降のアドレスをあらかじめ定めた論理で
作り、第１の制御記憶の第１ステツプのマイクロ
命令以外の部分を第２ステツプ以降のマイクロ命
令として使用できる様にし、その際、前記のあら
かじめ定めた論理で作られたアドレスが正しいア
ドレスでない場合もあることを考慮して、正しい
アドレスでない場合はそのマイクロ命令を無効に
して再読出しを行うようにしたものである。

〔発明の構成〕

本発明によれば、マイクロプログラムの第１ス
テツプのマイクロ命令のアドレスを作成する第１
のアドレス作成手段、マイクロプログラムの第２
ステツプ以降のマイクロ命令のアドレスを作成す
る第２のアドレス作成手段、前記第１および第２
のアドレス作成手段から読出されるマイクロ命令
をそれぞれ格納できる第１および第２の制御記
憶、これら２つの制御記憶から読出されるマイク
ロ命令出力を選択的に切替える手段、および前記
選択されたマイクロ命令を保持するマイクロ命令
レジスタを含み、外部からのスタート信号を受け
て動作するマイクロプログラム制御装置におい
て、前記第１および第２のアドレス作成手段で作
られるアドレスのいずれか一方を選択して保持で
きる再読出アドレス作成部と、再読出選択信号を
受けると前記再読出作成部から読出されるアドレ
スを選択し、ほかのときは前記第１のアドレス作
成部から読出されるアドレスを選択して出力する
再読出切替手段と、この再読出切替手段の出力と
前記第２のアドレス作成手段から読出されるアド
レス出力とをあらかじめ定めた論理で切替え、そ
の出力を前記第１の制御記憶手段に送る論理切替
手段と、前記外部からのスタート信号を受け、前
記論理切替手段に前記あらかじめ定めた論理を与
える機能と、該論理切替手段の切替えが正しいか
どうかを検出し、切換えが正しくないことを検出
したときに前記マイクロ命令レジスタの出力を無
効とすると共に前記再読出選択信号を発生する機
能を持つ予測手段とを備えたことを特徴とするマ
イクロプログラム制御装置が得られる。

次に図面を参照して詳細に説明する。

〔従来技術の具体例〕

第１図は従来のマイクロプログラム制御装置の
構成をあらわした図である。第１図において、外
部からのソフトウエア命令から求まるマイクロプ
ログラムの第１ステツプのマイクロ命令のアドレ
ス信号ａを格納する第１のアドレスレジスタ１
と、該第１ステツプのマイクロ命令を格納する第
１の制御記憶２と、マイクロプログラムの第２ス
テツプ以降のマイクロ命令のアドレスを作るアド
レス作成部３と、この第２ステツプ以降のマイク
ロ命令を格納する第２の制御記憶４と、外部から
の該第１ステツプのマイクロ命令を実行する用意
が整つている事を示すスタート信号ｂにより第１
の制御記憶２と第２の制御記憶４の出力を切替え
る第１のセレクタ５と、制御記憶の出力を保持す
るマイクロ命令レジスタ６とから成り、アドレス
成形部３は＋１の加算回路７と、第２のアドレス
レジスタ８と、マイクロ命令が分岐であるかイン
クレメントであるかにより、第２のアドレスレジ
スタ８とマイクロ命令レジスタ６の出力の分岐先
アドレスとを切替える第２のセレクタ９とから成
る。なお第１のアドレスレジスタ１は、実際には
複数の外部装置からの信号を選択するためのセレ
クタなどと組合わせて用いられることが多く、こ
れをアドレス作成部と名づけてもよい。よつてこ
れを第１のアドレス作成部といい先に説明したア
ドレス作成部２は第２のアドレス作成部と名付け
る。

第２図は第１図の装置に用いるマイクロ命令の
形式をあらわす図面である。なおマイクロ命令コ
ードは、“０”はインクレメントを、“１”は分岐
をそれぞれあらわすものとする。次に第１図およ
び第２図を参照してこの従来のマイクロプログラ
ム制御装置の動作を説明する。ソフトウエア命令
から求まるマイクロプログラムの第１ステツプの
マイクロ命令のアドレス信号ａが外部から第１の
アドレスレジスタ１に格納され、次に第１の制御
記憶２がアクセスされて第１のセレクタ５に出力
される。そして該マイクロ命令の実行の用意が整
つていると、外部からスタート信号ｂが第１のセ
レクタ５に入力され、第１のセレクタ５は第１の
制御記憶２の出力則ちマイクロプログラムの第１
ステツプのマイクロ命令を選択してマイクロ命令
レジスタ６に格納し、制御信号ｃを外部に送る。
第１ステツプのマイクロ命令には、第２ステツプ
のマイクロ命令を読み出すために、第２の制御記
憶４に分岐する分岐命令が入つている。マイクロ
プログラムの第２ステツプのマイクロ命令は第１
ステツプのマイクロ命令の分岐先アドレスを用い
て第２のセレクタ９を経て第２の制御記憶４をア
クセスし、マイクロ命令レジスタ６に格納され
る。同時に、該分岐先アドレスは第２のセレクタ
９を経て、＋１加算回路７でインクレメントされ、
第２のアドレスレジスタ８に格納される。第３ス
テツプ以降のマイクロ命令は分岐かインクレメン
トかにより、マイクロ命令の分岐先アドレスか第
２のアドレスレジスタ８の出力かを用い、第２の
制御記憶４をアクセスしてマイクロプログラムを
実行する。最終ステツプはアイドルのマイクロ命
令に分岐し、次のマイクロプログラムのスタート
信号が出るのを待つ。当然スタート信号の出る前
には第１のアドレスレジスタ１に、次の第１ステ
ツプのマイクロ命令のアドレスが入つている。こ
の様にしてマイクロプログラム制御装置は動作す
る。

以上説明した様に、そして先に簡単に説明した
ように、第１の制御記憶２はソフトウエア命令か
ら求まるマイクロプログラムの第１ステツプのマ
イクロ命令しか格納されていない。一方ソフトウ
エア命令から求まるマイクロプログラムの第１ス
テツプのマイクロ命令は、制御記憶を構成する
RAMチツプの構造ソフトウエア命令の数とから
第１の制御記憶の全てのアドレスを使わないで、
余りがでる。従がつて、第１の制御記憶の中に全
然使われないエリアが存在するという欠点があ
り、また外部からのスタート信号ｂは、デイレイ
タイムが比較的に長いので、スタート信号ｂその
もので第１の制御記憶の入力アドレスを切替える
ことは不可能であり、このため装置としての性能
が低下する欠点があつたのである。

〔本発明の一実施例〕

第３図は本発明の一実施例の構成をあらわした
図である。第３図において、参照数字１〜６で示
したブロツク回路は第１図に同じ参照数字を付し
たブロツク回路と同じものである。但し第１の制
御回路２はブロツクとしては同じであるが、内容
的には、第１図のものがマイクロプログラムの第
１ステツプのマイクロ命令のアドレスだけを格納
するのに対し、第２ステツプ以降のマイクロ命令
のアドレスをも格納できるようになつている点に
おいて異つている。以下本発明において特に設け
たブロツク回路について説明すると、再読出アド
レス作成部１１は第３のアドレスレジスタ１２と
第３のセレクタ１３とから成つているが、後者の
セレクタの機能についてはあとに説明する。第４
のセレクタ１４は、第３のアドレスレジスタ１２
の出力とはじめに説明した第１のアドレスレジス
タ１の出力を切替えるためのセレクタであるが、
機能的には再読出切替回路ともいうべきものであ
る。なお第３のセレクタ１３は、機能的にいえ
ば、アドレス作成部３の出力と再読出セレクタ１
４の出力とを切替え、実行中のマイクロ命令のア
ドレスを出力できるようにする回路である。第５
のセレクタ１５は再読出切替回路１４の出力とア
ドレス作成部３の出力とをあらかじめ定めた論理
で切替える回路であり、機能的には論理切替回路
ともいうべきものである。更に予測回路１６は、
スタート信号ｂで動作を開始するようになつてい
て、第３のアドレスレジスタ１２のアドレスの最
上位ビツト（以下ADR0と称す）信号ならびに第
１のセレクタ５の出力であるマイクロ命令の分岐
を示す信号（BRAN）および分岐先アドレスの
最上位ビツト（BADR0）信号を入力して第３の
セレクタ１３、再読出セレクタ１４、論理切替回
路１５、および外部に選択信号ｅ，ｄおよびｆな
らびに無効信号ｇを送り、一方論理切替回路１５
の出力のアドレスの最上位ビツト（TADR0）信
号を入力して第１のセレクタ５へ選択信号ｈを送
る機能を有している。

第４図は上記の予測回路１６の回路構成を詳細
に示した図である。入出力端に示した各信号の記
号はいずれも第３図における同じ記号の信号に対
応するものである。そして２１〜３３はNAND
回路またはAND回路、３４は第１のアドレスレ
ジスタ１の選択を示すフリツプフロツプ、３５は
予測失敗を示すフリツプフロツプである。

次に第２図ないし第４図を参照して発明の詳細
な動作を説明する。

はじめに個々の動作についての考え方を主とし
て説明する。なおマイクロ命令の形式は第２図の
ものをそのまま用いるものとする。

まず制御記憶のアドレスの割付を示す。第１の
制御記憶２と第２の制御記憶４はアドレスとして
異なつた番地を割付けられていて、アドレスの最
上位ビツトにより区別できる。アドレスの最上位
ビツトが“１”の時は第１の制御記憶２を示し、
アドレスの最上位ビツトが“０”の時は第２の制
御記憶４を示す。この様にアドレスの最上位ビツ
トで両制御記憶を区別できる。

次に予測の考え方を示す。これは以下のあらか
じめ定めた論理で第１の制御記憶２のアドレスを
作ることを意味する。定めた論理と合わない時、
予測失敗として1T後に再読出しを行い、正常に
動作する。

(1) ソフトウエア命令から求まるマイクロプログ
ラムの第１ステツプのマイクロ命令を起動する
スタート信号ｂを待つマイクロ命令のアイドル
ステツプは、第２の制御記憶４にあるとする。

(2) 第２の制御記憶４から第１の制御記憶２への
分岐は行わないとする。

以上の論理を設けると、論理切替回路１５が再
読出切替回路１４の出力を選択する条件は、読出
切替回路１４が第１のアドレスレジスタ１を選択
している状態で次の様になる。

(1) スタート信号ｂが“１”の時、マイクロ命令
レジスタ６に入るマイクロ命令が分岐
（BRAN＝１）であり且つ分岐先アドレスの最
上位ビツトが“０”（BADR0＝０）の時、次
は第２の制御記憶４の側をアクセスするため、
論理切替回路１５は再読出切替回路１４の出力
を選択してもよい。

(2) スタート信号ｂが“０”の時、第１の制御記
憶２をアクセス時（ADR0＝１）、BRAN＝１
かつBADR0＝０の時、次は第２の制御記憶４
の側をアクセスするため、論理切替回路１５は
再読出切替回路１４の出力を選択してもよい。

(3) スタート信号ｂが０で第２の制御記憶４をア
クセス中の時（ADR0＝１）、この制御記憶４
から第１の制御記憶２の分岐はないとしている
ので次は第２の制御記憶４をアクセスするの
で、論理切替回路１５は再読出切替回路１４の
出力を選択してよい。

(4) 予測失敗時の再読出し時は、実行アドレスは
第３アドレスレジスタ１２に入つているので、
論理切替回路１５は再読出切替回路１４の出力
を選択する。

上記条件をまとめると以下の条件で論理切替回
路１５が選択される。

BRAN＝１・BADR0＝０＋スタート＝０・
ADR0＝０＋再読出し時 上記条件に合わない場合は、その時マイクロ命
令を無効にし、再読出切替回路１４に第３のアド
レスレジスタを選択させた上で上記の論理切替回
路１５に再読出切替回路１４を選択させ、再読出
し動作を行う。

次に順に動作を説明する。

ソフトウエア命令から求まるマイクロプログラ
ムの第１ステツプのマイクロ命令のアドレス記号
ａが、外部から第１のアドレスレジスタ１に入
る。この時第２の制御記憶４はアイドルのマイク
ロ命令を実行中とする。第４図の予測回路１６に
おいて、実行中のマイクロ命令のアドレスを示す
第３のアドレスレジスタ１２の出力のアドレスの
最上位ビツトが０（ADR＝０）であり、スタート
信号ｂも０であると、信号ADR0と信号ｂは
NANDゲート２１と２２にそれぞれ入る。これ
らのゲートの出力はNANDゲート２３でNAND
がとられ、NANDゲート２４を経てフリツプフ
ロツプ３４を“１”とし、一方ではANDゲート
２５の出力である選択信号ｄを“１”として第３
のセレクタ１３に第１のアドレスレジスタ１の出
力を選択させ、他方ではNANDゲート２６の出
力である選択信号ｆを“１”として論理切替回路
１５に第３のセレクタ１３の出力すなわち第１の
アドレスレジスタ１の出力を選択させる。選択さ
れたアドレスは第１の制御記憶２をアクセスす
る。但し、マイクロ命令レジスタ６には第２の制
御記憶４のマイクロ命令（アイドル）が入つてい
る。この状態にある時、外部でマイクロプログラ
ムを実行する用意が整うとスタート信号ｂが予測
回路１６に入力される。予測回路１６では
NANDゲート２１、２７により選択信号ｈが
“１”となつて第１のセレクタ５に第１の制御記
憶を選択させ、マイクロ命令レジスタ６に第１ス
テツプのマイクロ命令が入り、制御信号ｃを外部
に送る。この時は予測成功しているので、フリツ
プフロツプ３５はセツトされない。

ここで第２ステツプのマイクロ命令も第１の制
御記憶２にあるとし、第１ステツプのマイクロ命
令は分岐命令だつたとする。このとき第１のセレ
クタ５のマイクロ命令出力はBRAN＝１かつ
BADR0＝１となつている。このため予測回路１
６のNANDゲート２８と２９で構成した回路で
はNANDがとれない。またスタート信号ｂは
“１”であるため、NANDゲート２２を経て
NANDゲート２３に入るが、NANDがとれな
い。従がつてフリツプフロツプ３４はセツトされ
ない。このためマイクロ命令レジスタ６の出力の
分岐先アドレスが第２のセレクタ９論理切替回路
１５経由して第１の制御記憶２をアクセスする。
第１のセレクタ５に入る選択信号ｈは、TADR0
信号をNANDゲート３０と２７を通したもので
あり、TADR0はこの場合“１”であるから、
“１”となつており、第１の制御記憶２の出力の
第２ステツプのマイクロ命令がマイクロ命令レジ
スタ６に格納される。この場合もフリツプフロツ
プ３５はセツトされない。

第２ステツプが最終ステツプであると、アイド
ルのマイクロ命令は第２の制御記憶４にあるた
め、第２ステツプのマイクロ命令は分岐で、分岐
先アドレスは第２の制御記憶４を示す。このため
第１のセレクタ５の出力であるBRANは“１”
でかつBADR0は“０”となる。するとNANDゲ
ート２８を経由してNANDゲート２９はNAND
がとれるので、NANDゲート２４を経てフリツ
プフロツプ３４をセツトする。再読出切替回路１
４は第１のアドレスレジスタ１を選択し、論理切
替回路１５も再読出切替回路１４の出力を選択す
るために第２の制御記憶４をアクセスする。一方
マイクロ命令レジスタ６の出力の分岐先アドレス
は第２のセレクタ９を経て第２の選択記憶４をア
クセスしている。この時スタート信号ｂが来れば
第１のセレクタ５は第１の制御記憶２の出力を選
択して第１ステツプのマイクロ命令を格納し、ス
タート信号ｂが来なければ第２の制御記憶４の出
力を選択してアイドルのマイクロ命令を格納す
る。尚第３のセレクタ１３は、スタート信号ｂが
１の時は選択信号ｅが“０”となるので、再読出
切替回路１４の出力即ち第１のアドレスレジスタ
１を選択する。このため第３のアドレスレジスタ
１２には現在実行中のマイクロアドレスが入る。

次にマイクロプログラムがあらかじめ定めた論
理に合わない場合を説明する。例えば第２の制御
記憶４から第１の制御記憶２への分岐を行つたと
する。外部でスタート信号ｂが“０”のため、予
測回路１６の入力のスタート信号線が“０”，
ADR0信号が“０”であるため、NANDゲート
２２，２１を経てNANDゲート２３の入力がオ
ール“１”となるため、NANDゲート２４を経
てフリツプフロツプ３４をセツトする。即ち、論
理切替回路１５は第１のアドレスレジスタ１をセ
レクトするため、第１の制御記憶２上のマイクロ
命令を読むマイクロ命令レジスタの出力の分岐先
アドレスが第２のセレクタ９経由で論理切替回路
１５の所で選択できない。そしてマイクロ命令レ
ジスタ６には第１アドレスレジスタ２でアクセス
された無意味なマイクロ命令が入る。

この時、予測回路１６のNANDゲート３１は
入力が全て“１”となるためNANDゲート３２
を経てフリツプフロツプ３５をセツトする。この
ためマイクロ命令レジスタ６の出力を無効にする
無効信号ｇが外部に送られる。この時第３のセレ
クタ１３は、選択信号ｅが“１”のため、第２の
セレクタ９の出力の分岐先アドレスを選択し、第
３のアドレスレジスタ１２に格納する。次のタイ
ミングではフリツプフロツプ３５がセツトされて
いるため、再読出切替回路１４の選択信号ｄは、
ANDゲート２５の入力が“０”のため、“０”と
なり、第３のアドレスレジスタ１２を選択する。
論理切替回路１５の選択信号ｆは、NANDゲー
ト２６の入力が“０”のため、“１”となり、再
読出切替回路１４の出力の第３のアドレスレジス
タ１２を選択する。従つて第１の制御記憶２をア
クセスし、この制御記憶へ分岐したアドレスの内
容をマイクロ命令レジスタ６に格納する。この時
は第１のセレクタ５の出力のBRANが“１”で
かつBADR0が“１”のため、フリツプフロツプ
３４はセツトしない。この様に正しくないときで
も、1T遅れで正常に実行することができる。

〔発明の効果〕

以上説明したように、本発明のマイクロプログ
ラム制御装置においては、従来はマイクロプログ
ラムの第１ステツプのマイクロ命令だけを格納す
るようになつていた第１の制御記憶の中に、第２
ステツプ以降のマイクロ命令をも格納できるよう
にして制御記憶を有効に利用できるようにしてあ
り、而もそれによつて制御装置としての性能に低
下をきたすことがないようにしたものである。

【図面の簡単な説明】

第１図は従来のマイクロブログラム制御装置の
構成をあらわした図、第２図は第１図の装置に用
いるマイクロ命令の形式をあらわした図、第３図
は本発明の一実施例の構成をあらわした図、第４
図は第３図の装置に用いる予測回路の構成をあら
わした図である。 記号の説明：１は第１のアドレスレジスタ、２
は第１の制御記憶、３はアドレス作成部、４は第
２の制御記憶、５は第１のセレクタ、６はマイク
ロ命令レジスタ、８は第２のアドレスレジスタ、
９は第２のセレクタ、１１は再読出アドレス作成
部、１２は第３のアドレスレジスタ、１３は第３
のセレクタ、１４は再読出切替回路（第４のセレ
クタ）、１５は論理切替回路（第５のセレクタ）、
１６は予測回路、３４と３５はフリツプフロツ
プ、ａは第１ステツプのマイクロ命令のアドレス
信号、ｂはスタート信号、ｃは制御信号、ｄ，
ｅ，ｆは選択信号、ｇは無効信号、ｈは選択信号
をそれぞれあらわしている。

Claims (1)

【特許請求の範囲】
1. １ マイクロプログラムの第１ステツプのマイク
   ロ命令のアドレスを作成する第１のアドレス作成
   手段、マイクロプログラムの第２ステツプ以降の
   マイクロ命令のアドレスを作成する第２のアドレ
   ス作成手段、前記第１および第２のアドレス作成
   手段から読出されるマイクロ命令をそれぞれ格納
   できる第１および第２の制御記憶、これら２つの
   制御記憶から読出されるマイクロ命令出力を選択
   的に切替える手段、および前記選択されたマイク
   ロ命令を保持するマイクロ命令レジスタを含み、
   外部からのスタート信号を受けて動作するマイク
   ロプログラム制御装置において、前記第１および
   第２のアドレス作成手段で作られるアドレスのい
   ずれか一方を選択して保持できる再読出アドレス
   作成部と、再読出選択信号を受けると前記再読出
   作成部から読出されるアドレスを選択し、ほかの
   ときは前記第１のアドレス作成部から読出される
   アドレスを選択して出力する再読出切替手段と、
   この再読出切替手段の出力と前記第２のアドレス
   作成手段から読出されるアドレス出力とをあらか
   じめ定めた論理で切替え、その出力を前記第１の
   制御記憶手段に送る論理切替手段と、前記外部か
   らのスタート信号を受け、前記論理切替手段に前
   記あらかじめ定めた論理を与える機能と、該論理
   切替手段の切替えが正しいかどうかを検出し、切
   替えが正しくないことを検出したときに前記マイ
   クロ命令レジスタの出力を無効とすると共に前記
   再読出選択信号を発生する機能とを持つ予測手段
   とを備えたことを特徴とするマイクロプログラム
   制御装置。