JPS6282592A - メモリアクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は信号処理プロセッサにおける内蔵メモリのアク
セス方式に関する。

（従来の技術） 一般に、信号処理プロセッサは内蔵メモリを有し、各種
信号処理に使われてきた。近年、信号処理プロセッサの
利用法が高度になシ、その内蔵メモリの容量も増大しつ
つある。一方、信号処理プロセッサではその性格上高速
、低消費電力、小チップ面積のメモリでなければならな
い。この様な要求に対し、従来ＣＭＯ８化及び微細加工
技術を主にしたデバイス技術によって対応しており、メ
モリのアクセス法はメモリのアドレス線を平等にメモリ
の外から指定する方法であった。このメモリアクセス方
法はｒＮＥＣ開発速報、μＰＤ　７７　Ｐ２０Ｄシグナ
ル・プロセッサ；日本電気株式会社１９８３年７月８日
」に開示されており、同文献中のＲＡＭとＤＰ部にもあ
るようにＲＡＭ部のアドレスをメモリの外から指定する
ものである。この従来の方法を図面に基づいて説明する
。

第２図は信号処理プロセッサのＲＡＭ部を示すブロック
図である。同図において、２１はローデコーダ、ｎはカ
ラムデコーダ、２３−１〜２３−２ｎはメモリ面、２４
−１〜２４−２”はゲートである。ここで、各メモリ面
２３−１〜２３−２ｒ′は２ｍ個のメモリセルを有して
いる。よって、本実施例におけるメモリは２′″＋ｎ個
のメモリセルを含んでお９、つまり２ｍ個のメモリセル
を有しているメモリ面２３−１〜Ｚ３−２”を各々並列
にして構成したものである。また、ＲＡ１〜ＲＡｒｒＩ
はローアドレス、ＣＡ、〜ＣＡｎはカラムアドレスとし
、メモリアドレス線はｎ＋ｍ本となる。

次に上記構成のＲＡＭ部での動作を説明する。

先ず、図示しないレジスタからのローアドレスＲＡ、〜
ＲＡｍをローデコーダ２１でデコードし、メモリ面２３
−１〜２３−２ｎを各々並列にアクセスする。

一方、図示しないレジスタからのカラムアドレスＣＡ、
〜ＣＡｎはカラムデコーダｎでデコードされ、メモリ面
２３−１〜２３−２”のうち１つを選択してそれに対応
するゲー）２４−１〜２４−２”のうち１つに信号を送
出し、出力端子りからリードデータが得られる。

さらに、ここで従来のアクセスアドレスを出力するメモ
リアドレスレジスタを第３図に示す。同図かられかるよ
うに、メモリアドレスレジスタ３１はｍ＋ｎビットで構
成され、ｍビット分がローアドレスＲＡ、〜ＲＡ４１１
に、ｎビット分がカラムアドレスＣＡ、〜ＣＡｎに各々
分担される。このような構成からなるレジスタ３１から
出力されたローアドレスＲＡ、　〜ＲＡｍ、カラムアド
レスＣＡ、〜ＣＡｎが第２図のローデコーダ２１、カラ
ムデコーダ２２に各々供給されることとなる。

（発明が解決しようとする問題点） しかしながら、上記構成によるメモリアクセス方法では
メモリの大容量化、高速化、低消費電力化を同時に実現
すｈ困難であった。

本発明はこれらの問題点を解決するためのもので、メモ
リへのアクセスタイムの短縮による信号処理の高速化を
図ることができるメモリアクセス方式を提供することを
目的とする。

（問題点を解決するだめの手段） 本発明は前記問題点を解決するために以下のような手段
を設けた。

ローアドレスとカラムアドレスからなるアクセスアドレ
スを指定してメモリをアクセスする際、そのアクセスア
ドレスのうちローアドレスとカラムアドレスのうち一方
が等しい一連のアクセスアドレスでメモリに対して連続
アクセスを行なう場合は次のように行なう。

先ず、最初のメモリアクセスではローアドレス及びカラ
ムアドレスをメモリに送出してアクセスされる。それ以
降のメモリアクセスからはカラム１、　　　　　　　７
　）″″又４°−７）”Ｌｚ−Ｘ（Ｄうち他方０みを送
出１　　　　　　　してアクセスされる。

ト １　　　　　　　　（作用） 本発明は次のように作用する。

メモリをアクセスする際、通常のライト／リード時では
ローアドレスとカラムアドレスからなるアクセスアドレ
スを指定してメモリアクセスを行なう。そこで、メモリ
のアクセスアドレスのうちローアドレス又はカラムアド
レスのウチ一方カ等しい一連のアクセスアドレスでメモ
リに対して連続アクセスを行なう場合、一連のアクセス
アドレスの最初のメモリアクセスではローアドレス及び
カラムアドレスをメモリに送出してメモリアクセスを行
なう。そして、それ以降のメモリアクセスではローアド
レス又はカラムアドレスのうち他方のみをメモリに送出
してメモリアクセスを行なう。

（実施例） 以下、本発明の一実施例を図面に基づいて説明する。

はじめに、本発明は下記について着目してなされたもの
である。通常、信号処理プロセッサでは頻繁に用いられ
るディジタル・フィルタ演算におけるディジタルフィル
タの次数の処理毎にメモリ内のデータを移動させる必要
がある。このディジタル・フィルタを実現する為には演
算命令とデータ移動命令が必要であった。特に、ＦＩＲ
形ディジタル・フィルタにおいては両命令の比率は１：
１程度であシ、メモリのリードとライトが１マシンサイ
クル内に可能ならば信号処理プロセッサの性能は倍増す
る。また、第２図に示したメモリ構成かられかるように
、ＣＡ、〜ＣＡｎからのカラムアドレスはメモリ面に対
して直接アクセスしないのでＣＡ、〜ＣＡｎからのアク
セスタイムはＲＡ、〜ＲＡｍからのアクセスタイムより
速く、通例ＲＡ、”−ＲＡｍのアクセスタイムの数分の
１程である。

次に、第１図は本発明の一実施例を示すブロック図であ
る。同図において、１は第２図でのローデコーダ２１に
対してローアドレスＲＡ、〜ＲＡｙｙ１を出力するロー
アドレスレジスタ、２は第２図でのカラムデコーダｎに
対してカラムアドレスＣＡ、〜ＣＡｎを出力するカラム
アドレスレジスタである。

つまり本実施例は第３図で示した従来のメモリアドレス
レジスタ３１とは異なシ、ローアドレス及びカラムアド
レスの各々独自のレジスタを設けたものである。ただし
、メモリのライトとリードを１マシンサイクル内に処理
する命令がリードアドレスとライトアドレスのローアド
レスを一致させるような命令仕様となっている。つまシ
、これはライトアドレスとしてローアドレス及びカラム
アドレスを指定し、リードアドレスとして力２ムアドレ
スのみを指定すればよい形式となっているものとする。

次に、本実施例の動作について説明する。

はじめにライト時には従来例と同様にローアドレスレジ
スタ１からのローアドレスＲＡ、〜ＲＡｍとカラムアド
レスレジスタ２からのカラムアドレスＣＡ、〜ＣＡｎを
指定してメモリをアクセスする。その後、前述のごとく
ローアドレスが一致しているアクセスアドレスで連続ア
クセスする場合、リード時には最初のメモリアクセスで
はライト時と同様にローアドレスレジスタ１からのロー
アドレスＲＡ、〜ＲＡｍとカラムアドレスレジスタ２か
らのカラムアドレスＣＡ、〜ＣＡｎを指定する。そして
、それ以降の連続メモリアクセスではローアドレスレジ
スタ１からのローアドレスＲＡ１〜ＲＡｍは保持された
状態となり、カラムアドレスレジスタ２からのカラムア
ドレスＣＡ、〜ＣＡｎのみ指定してメモリ２３−１〜２
３−２″を選択しり一ドデータを得る。よって、リード
時のメモリアクセスタイムはカラムアドレスレジスタ２
からのアクセスタイムのみとなシ、上述から従来の方法
より信号処理プロセッサの性能は数倍となる。

尚、本実施例におけるメモリのアクセスの処理に対する
命令を上記のようにしたが、それに限定されるものでは
なく、カラムアドレスを一致されるような命令仕様とし
てもよい。

また、同一マシンサイクル内でライト／リードを実行さ
せる例を示したが、連続マシンサイクルでのリードでも
適用可能である。

次に、本実施例を命令アドレ“スについて説明すると、
メモリアドレスをページ間アドレスとページ内アドレス
に分離しページ間アドレスをカラムアドレス、ページ内
アドレスをローアドレスと一致させる。ページ間アクセ
スはページ内アクセスよシ高速なのでページ内アドレス
をアドレス発生に時間のかかる命令（例えば条件付ジャ
ンプ命令）に割付はページ間アドレスをシーケンス（自
命令アドレスＨ）に割付ければよい。今メモリのアクセ
スタイムがマシンサイクルの決定要因だとするとマシン
サイクルがローアドレスのアクセスタイムからカラムア
ドレスのアクセスタイムを差引いた分だけ短縮できる。

（発明の効果） 以上説明したように、本発明によれば、メモリのライト
、リードを同一サイクル内でアクセスすることは比較的
容易であシ、信号処理プロセッサの性能を向上できる。

また、メモリ容量が増加した場合、それに伴ってカラム
アドレスも増大すると共にリードアドレス指定領域が広
くなるので機能的に使い易くなる。さらに、命令アドレ
スに適用した場合において、信号処理プロセッサのマシ
ンサイクルの短縮が可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
信号処理プロセッサのＲＡＭ部を示すブロック図、第３
図は従来のメモリアドレスレジスタを示すブロック図で
おる。 １・°・ローアドレスレジスタ、２・・・カラムアドレ
スレジスタ、２１・・・ローデコーダ、ｎ・・・カラム
デコーダ、２３−１〜２３−２ｒ′・・・メモリ面、２
４−１〜２４−２”・・・ゲート、３１・・・メモリア
ドレスレジスタ。 ｆ％９ｔｈ＃イロビウすの　ＲＡＭ”１１４フ’Ｕ＋７
グｂり第２図

Claims (1)

1. 【特許請求の範囲】 ローアドレスとカラムアドレスからなるアクセスアドレ
   スを持つメモリを内蔵した信号処理プロセッサのメモリ
   アクセス方式において、 メモリのアクセスアドレスのうちローアドレス又はカラ
   ムアドレスのうち一方が等しい一連のアクセスアドレス
   でメモリに対して連続アクセスを行なう場合、 最初のメモリアクセスではローアドレス及びカラムアド
   レスをメモリに送出し、それ以降のメモリアクセスでは
   カラムアドレス又はローアドレスのうち他方のみをメモ
   リに送出することを特徴とするメモリアクセス方式。