SU970465A1 - Запоминающее устройство - Google Patents

Description

Изобретение относится к промышлен’ности средств связи и может быть использовано при построении телевизионной аппаратуры цифровой обработки видеосигналов, например устройств шумодавления, устройств видеоэффектов и др., работающих в вещательном телевизионном стандарте.

Известно устройство памяти с избирательным доступом, содержащее матрицу запоминающих элементов, 'состоящую из отдельных запоминающих ячеек, выходы которых подключены к входам мультиплексора, выход которого является выходом устройства. Входы запоминающих ячеек подключены к входу устройства. Управляющие входы запоминающих ячеек подключены к выходам устройства адресации, на вход которото поданы синхроимпульсы ЬГ

Недостатком этого устройства является низкое быстродействие. Этот недостаток обусловлен тем, что при подключении входов запоминающих ячеек к входу устройства быстродействие устройства определяется быстродействием ячеек памяти. Реализация запоминающего устройства большого, объема хранимой информации возможна на запоминающих элементах динамического типа использующих МОП структуры. Такие ячейки памяти не позволят получить требуемое быстродействие запо, минающего устройства. Быстродействие запоминающего элемента ограничено его входной емкостью.

Наиболее близким к предлагаемому является цифровое запоминающее уст. - ройство., содержащее запоминающую матрицу, состоящую из запоминающих ячеек, выходы которых подключены к входам мультиплексора, выход которого является выходом устройства. Входы запоминающих ячеек подключены к вы15 ходам регистра. Входа регистра соединены с выходами демультиплексора, вход которого является входом устройства. Управляющие входа запоминающих ячеек подключены к первому выходу устройства управления, на вход которого поданы синхроимпульсы. Второй выход устройства управления соединен с тактовым входом регистра. На вход ,устройства управления и на управляю25 щие входа демультиплексора и мультиплексора выданы синхросигналы [2].

Недостатком этого устройства является низкое быстродействие. Этот недостаток обусловлен тем, что при подключении выходов запоминающих яче3 ек ко входам мультиплексора в режиме считывания, быстродействие снижается за счет задержки вывода информации на время, определяемое скоростью поиска требуемого запоминающего элемента запоминающих ячеек. На выходе 5 мультиплексора считываемая информация появляется через интервал времени, определяемый временем поиска адреса требуемого запоминающего элемента и временем задержки считывания Ю информации, что приводит, к низкому быстродействию устройства. ,

Цель изобретения - повышение быстродействия запоминающего устройства.

Поставленная цель достигается тем, 15 что в запоминающее устройство,, содержащее матричный накопитель, демультиплексор, выхода которого подключены к соответствующим входам регистра,блок управления, первый вход которого под-„ ключей к управляющим входам ячеек памяти накопителя, а второй - к тактовому входу регистра, мультиплексор, выход которого является выходом уст+ ройства, вход блока управления, мультиплексора· и один из входов демультиплексора являются входом синхронизации устройства, а другой вход демультиплексора является информационным входом устройства, введен дополнительный регистр, выходы которого подклю- 30 чены к соответствующий входам мультиплексора, при этом информационные входа каждой пары ячеек памяти накопителя объединены и подключены к соответствующим выходам регистра, а 35 выхода упомянутых пар ячеек памяти объединены и подключены к соответствующим входам дополнительного регистра, тактовый вход которого подключен ко второму входу блока управления.' 40Каждая ячейка памяти накопителя содержит запоминающие элементы, информационные входы которых объединены и являются входом ячейки памяти, выходы запоминающих элементов объедийены и являются информационными -выходами ячейки памяти, входы управления запоминающих элементов подключены к соответствующим выходам дешиф ратора, вход которого является управ ляющим входом ячейки памяти.

Блок управления содержит счетчик, вход которого является входом- синхронизации устройства, сумматор, вход которого подключен к выходу счетчика, а выходы сумматора и счетчика являются соответственно первым и вторым выходами блока управления.

Такое построение предлагаемого устройства позволяет повысить быст- 60 родействие за счет того, что в процессе Обращения к первой запоминающей ячейке производится запись в η запоминающий элемент, а считывание производится из п+2 запоминающего 65 элемента, причем информация переносится в дополнительный регистр, где ι производится промежуточное хранение этой информации. В следующий период обращение производится к второй запоминающей ячейке, причем производится запись в п-1 запоминающий элемент} а считывание - из п+1 запоминающего элемента (п=2, 6, 10, 14...). Таким образом, в дополнительном регистре ! информация, подлежащая выводу, появляется до начала считывания, т.е. производится компенсация времени, необходимого для поиска требуемого ' запоминающего элемента. При поступлении команды считывания информация считывается не из запоминающих элементов, а из дополнительного регистра и переносится в мультиплексора выход которого является выходом устройства. При этом задержка вывода информации определяется не временем поиска адреса' и вывода информации из запоминающего элемента, а только быстродействием дополнительного регистра.

На фиг.1 представлена структурная схема запоминающего устройства,' на фиг.2 - структурная схема ячейки памяти запоминающего устройства; на фиг.З - структурная схема блока уп~.. равнения запоминающего устройства.

Запоминающее устройство содержит демультиплексор 1 (фиг.1), вход которого является входом устройства, а выходы соединены с соответствующими’, входами регистра 2. К каждому выходу регистра 2 подключены два входа ячеек 3 памяти накопителя 4. Выхода каждых двух ячеек 3 памяти подключены к соответствующему входу дополнительного регистра 5, выходы которого соединены с входами мультиплексора 6. Выход мультиплексора 6 является выходом устройства. На тактовые входы демультиплексора 1, мультиплексора б и блока 7 управления поданы синхросигналы от синхрогенератора. Первый выход блока 7 управления подключен к управляющим входам ячеек 3 памяти.

Ячейка 3 памяти (фиг.2) состоит из запоминающих элементов 8-11, входа которых подключены к входу ячейки 3 памяти. Выхода запоминающих элементов 8-11 подключены к выходу ячейки 3 памяти. Управляющие входы запоминающих элементов 8-11 подключены к соответствующим выходам дешифратора 12, вход которого подключен к управляющему входу ячейки памяти 3. Запоминающие элементы 8-11 выполнены, например, в виде МОП-прибора, хранение информации в котором происходит на емкости затвора.

Блок 7 управления (фиг.З) состоит из двоичного счетчика 13, выполненнЬг го, например, на последовательно включенных триггерах. На вход счётчика 13 поданы синхросигналы. Выход счетчика 13 подключен к входу сумматора 14. Выход сумматора 14 подключен к первому выходу блока 7 управления, ко второму выходу которого подключен выход счетчика 13.

Предлагаемое устройство работает следующим образом.

На вход демультиплексора 1 поступает цифровая информация. На выходах [демультиплексора 1 информация разде' ляется на ряд каналов, которая переносится в регистр 2, производящий промежуточное хранение поступающей информации. С выходов регистра 2 информация поступает в ячейки 3 памяти накопителя 4. На тактирующие входы демультиплексора 1, мультиплексбра 6 и на вход счетчика 13 блока 7 управления поступают синхросигналы от синхрогенератора. Сигналы управления в виде кодовых комбинаций поступают с выхода счетчика 13 блока 7 управления на тактирующие входы регистра 2 и дополнительного-^регистра 5 же на вход равления с управления шифраторов ходах дешифратора 12 ячейки 1 памяти формируются сигналы управления запоминающими элементами 8-11. Поступающая на вход ячейки 3 памяти информация записывается и считывается в том запоминающем элементе 8-11, на управляющий вход которого поступил сигнал управления с соответствующего выхода дешифратора 12 ячейки 3 памяти. Сигнал с выхода запоминающего элемента 8 (9-11) поступает на выход ячейки 3 памяти накопителя 4. С выходов к-ажг дой пары ячеек 3 памяти аигналы поступают на соответствующие входы дополнительного регистра 5, в котором происходит хранение информации до поступления команды считывания из запоминающего устройства. После поступления команды Считывание .хранимая в дополнительном регистре 5 информация поступает на входы мультиплексора 6 , выход которого является выходом эд устройства. Команда управления, формируемые на выходах дешифратора.

Использование предлагаемого цифрового. запоминающего устройства позволит вести разработку надежной и быстродействующей аппаратуры цифровой обработки видеосигнала. Примене-г. ние цифрового запоминающего устройства позволит использовать динамические МОП запоминающие элементы, которые не обладают требуемым быстродействием. Однако' пб сравнению с другими типами запоминающих элементов они обладают в 10 раз меньшей мощностью потребления, простой технологией про, а таксумматора 14. Сигналы упвыхода сумматора 14 блока 7 поступают на входы де12 ячеек памяти 3. На выг изводства (3 технологические операции) , й в 4 раза большей степенью интеграции. Промышленное производство предлагаемого устройства не требует дефицитных материалов и может быть реализовано с использованием серийно выпускаемых комплектующих изделий.

Claims (2)

1. UK ко входам мультиплексора в режиме считывани / быстродействие снижаетс  за счет задержки вывода информации на врем , определ емое скоростью поиска требуемого запоминающего элемента запоминающих  чеек. На выходе мультиплексора считываема  информаци  по вл етс  через интервал времени , определ емый временем поиска адреса требуемого запоминающего элемен та и временем задержки считывани  информации, что приводит, к низкому быстродействию устройства, Цель изобретени  - повышение быст родействи  запоминающего устройства. Поставленна  цель достигаетс  тем что в запоминающее устройствог содер жащее матричный накопитель, демульти плексор, выходы которого подключены соответствующим входам регистра,блок управлени , первый вход которого под ключен к управл ющим вкодс1м  чеек па м ти накопител , а второй - к тактовому входу регистра, мультиплексор, выход которого  вл етс  выходом уст ройства , вход блока управлени  мультиплексора и один из входов демульти плексора  вл ютс  входом синхронизации устройства, а другой вход демуль типлексора  вл етс  информационным входом устройства, введен дополнител ный регистр, выходы которого подключены к соответствующк.й входам мульти плексора. При этом информ 1цйонные входы каждой пары  чеек Пс1м ти накопител  объединены к подклвэчены к соответствующим выходам регистра, а выходы упом нутых пар  чеек пам ти объединены и подключены к соответствующим входам дополнительного регист ра, тактовый вход которого подключен ко второму входу блока управлени . Кажда   чейка пам ти накопител  содержит запоминающие элементы, информационные входы которых объединены и  вл ютс  входом  чейки пам ти, выходы запоминающих элементов объеди йены и  вл ютс  информационными выходами  чейки пам ти, входы управлени  запоминающих элементов подключены к соответствующим выходам дешифратора , вход которого  вл етс  управ л ющим входом  чейки пам ти. Блок управлени  содержит счетчик, вход которого  вл етс  входом-синхронизации устройства, сум;матор, вход которого подключен к выходу счетчика , а выходы сумматора и счетчика  вл ютс  соответстве-нно первым и вто рым выходами блока управлени . Такое построение предлагаемого устройства позвол ет повысить быстродействие за счет того, что в процессе Обращени  к первой запоминающей  чейке производитс  запись в п запоминающий элемент, а считывание производитс  из п+2 запоминающего элемента, причем информаци  переноситс  в дополнительный регистр, где i производитс  промежуточное хранение этой информации. В следующий период обращение производитс  к второй запоминающей  чейке, причем производитс  запись в п-1 3апомингиощий элементу а считывание - из п+1 запоминающего элемента (, 6, 10, 14...). Таким образом, в дополнительном регистре . ;информаци , подлежаща  выводу, по вл етс  до начсша считывани , т.е. производитс  компенсаци  времени, необходимого дл  поиска требуемого запоминающего элемента. При поступлении команды считывани  информаци  считываетс  не из запомннаиощих элементов , а из дополнительного регистра и переноситс  в мультиплексора выход которого  вл етс  выходом устройства . При этом задержка вывода информации определ етс  не временем поиска адреса и вывода информации из запоминающего элемента, а только быстродействием дополнительного регистра . На фиг.1 представлена структурна  схема запоминающего устройства; на фиг.2 - структурна  ехема  чейки пам ти запоминающего устройства; на фиг.З - структурна  схема блока равлени  запоминающего устройства. Запоминающее устройство содержит демультиплексор 1 (фиг.1), вход которого  вл етс  входом устройства, а выходы соединены с соответствующими . входами регистра 2. К каждому выходу регистра 2 подключены два входа  чеек 3 пам ти накопител  4. Выходы каж-. дых двух  чеек 3 пам ти подключены к соответствующему входу дополнительного регистра 5, выходы которого соединены с входами мультиплексора 6. Выход мультиплексора 6  вл етс  выходом устройства. На тактовые входы демультиплексора 1, мультиплексора б и блока 7 управлени  поданы синхросигналы от синхрогенератора. Первый выход блока 7 управлени  подключен к управл ющим входам  чеек 3 пам ти. Ячейка 3 пам ти (фиг.2) состоит из запоминающих элементов 8-11, входы которых подключены к входу  чейки 3 пам ти. Выходы запоминающих элементов 8-11 подключены к выходу  чейки 3 пам ти . Управл ющие входы запоминающих элементов 8-11 подключены к соответствующим выходам дешифратора 12, вход которого подключен к управл ющему входу  чейки пам ти 3. Запоминающие элементы 8-11 выполнены, например, в виде МОП-прибора, хранение информации в котором происходит на емкости затвора . Блок 7 управлени  (фиг.З) состоит из двоичного счетчика 13, выполненнЬ го , например, на последовательно включенных триггерах. На вход счётчи ка 13 поданы синхросигналы. Выход счетчика 13 подключен к входу сумматора 14. Выход сумматора 14 подключе к первому выходу блока 7 управлени , ко второму выходу которого подключен выход счетчика 13. Предлагаемое устройство работает следующим образом. На вход дёмультиплексора 1 посту (Пает цифрова  информаци . На выходах |демультиплексора 1 информаци  раздел етс  на р д каналов, котора  переноситс  в регистр 2, производ щий промежуточное хранение поступающей информации. С выходов регистра 2 информаци  поступает в  чейки 3 Пс1м ти накопител  4. На тактируклдие входы дёмультиплексора 1, мультиплексбра 6 и на вход счетчика 13 блока 7 управлени  поступают синхросигналы от синхрог«нератора. Сигналы управлени  в виде кодовых комбинаций поступают с выхода счетчика 13 блока 7 управле ни  на тактирующие входы регистра 2 и дополнительного регистра 5, а также на вход сумматора 14. Сигналы управлени  с .выхода сумматора 14 блока управлени  7 поступают на входы дешифраторов 12  чеек пам ти 3. На выходах дешифратора 12  чейки 1 пам ти формируютс  сигналы управлени  запоминаюсцими элементами 8-11. Поступающа  на вход  чейки 3 информаци  записываетс  и считываетс  в том запомингиощем элементе 8-11/ на управ л ющий вход которого поступил сигнал управлени  с соответствукицего выхода дешифратора 12  чейки 3 пам ти. Сигнал с выхода запоминающего элемента 8 19-11) поступает на выход  чейки 3 пам ти накопител  4. С выходов каж дои пары  чеек 3 пам ти оигналы поступают на соответствующие входы дополнительного регистра 5, в котором происходит хранение информации до по ступлени  команды считывани  из запоминающего устройства. После поступ лени  команды Считывание .хранима  в дополнительном регистре 5 информаци  поступает на входы мультиплексора б, выход которого  вл е.тс  выходо устройства. Команда управлени , формируемые на выходах дешифратора. Использование предлагаемого цифрового , запоминающего устройства позволит вести разработку надежной и быстродействующей аппаратуры цифровой обработки видеосигнала. Применег ние цифрового запоминсшзщего устройст ва позволит использовать динамически МОП запоминающие элементы, которые не обладают требуешлм быстродействием . Однако пЬ сравнению с другими ти пами запоминающих .элементов они обладают в 10 раз меньшей мощностью потреблени , простри технологией про изводства (3 технологические операции ) , и в 4 раза большей степенью интеграции. Проъишленное производств во предлагаемого устройства не требует дефицитных материалов и может быть реализовано с использованием серийно выпускаемых комплектующих изделий. Формула изобретени  1.Запоминающее устройство, содержащее матричный накопитель, демультиплексор , выходы которого подключены к соответствующим входам регистра, блок управлени , первый вход котй{х го подключен к управл ющим входам  чеек пам ти накопител , а второй к тактовому входу регистра, мультиплексор , выход которого  вл етс  выходом устройства, вход управлени , г льтиплексора и один из входов демультиплексора-  вл ютс  входом синхронизации устройства, а другой вход демультиплексора  вл етс  информационным входом устройства, отличающеес  тем, что, с целью повышени  быстродействи  устройства, оно содержит дополнительный регистр, выходы которого подключены к соответствующим входам мультиплексора, при . этом информационные входы каждой пары  чеек пам ти накопител  объединены и подключены к соответствующим Btiходам регистра, а выходы упом нутых Пар  чеек пам ти объединены и подключены к соответствующим входам дополнительного регистра, тактовый вход которого подключен к второму входу блока управлени . 2.Устройство по г.1, отличающеес  тем, что  чейка пам ти накопител  содержит запоминал)щие элементы, информационные входы которых объединены и  вл ютс  входом  чейки пам ти, выходы запоминающих элементов объединены и  вл ютс  информационными выходами  чейки пам ти , входы управлени  запоминающих элементов подключены к соответствующим выходам дешифратора, вход которого  вл етс  управл ющим входом  чейки пам ти. 3.Устройство по n.i, о т л и чающеес  тем, что блок управлени  содержит счетчик, вход которюго  вл етс  входом синхронизации . устройства, сукматор, вход которого подключен к выходу счетчика, а выходы сумматора и счетчика  вл ютс  соответственно первым и вторым выходами блока управлени . Источники информации, прин тые во внимание при экспертизе 1. За вка Франции № 2379133, л. G 11 С 11/34, опублик. 1979.
2. 2. Кривошеев М.И. Цифровое телевиение . М., Св зь, 1980, с. 122-128 (прототип).

   фиг. 2

   РигЗ