KR20160039687A - 독립적으로 자체 어드레스를 갖는 메모리 어레이 어드레스 공간들 - Google Patents

독립적으로 자체 어드레스를 갖는 메모리 어레이 어드레스 공간들 Download PDF

Info

Publication number
KR20160039687A
KR20160039687A KR1020167007394A KR20167007394A KR20160039687A KR 20160039687 A KR20160039687 A KR 20160039687A KR 1020167007394 A KR1020167007394 A KR 1020167007394A KR 20167007394 A KR20167007394 A KR 20167007394A KR 20160039687 A KR20160039687 A KR 20160039687A
Authority
KR
South Korea
Prior art keywords
address space
memory cells
lines
address
select lines
Prior art date
Application number
KR1020167007394A
Other languages
English (en)
Other versions
KR101681460B1 (ko
Inventor
트로이 에이. 매닝
Original Assignee
마이크론 테크놀로지, 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크 filed Critical 마이크론 테크놀로지, 인크
Publication of KR20160039687A publication Critical patent/KR20160039687A/ko
Application granted granted Critical
Publication of KR101681460B1 publication Critical patent/KR101681460B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0646—Configuration or reconfiguration
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0888—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using selective caching, e.g. bypass
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
    • G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7202—Allocation control and policies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2245—Memory devices with an internal cache buffer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Software Systems (AREA)
  • Dram (AREA)
  • Read Only Memory (AREA)
  • Static Random-Access Memory (AREA)

Abstract

본 발명의 예들은 메모리 어레이 어드레스 공간을 액세스하기 위한 디바이스들 및 방법들을 포함한다. 예제 메모리 어레이는 제 1 수의 선택 라인들 및 다수의 감지 라인들에 결합된 메모리 셀들을 포함하는 제 1 어드레스 공간 및 제 2 수의 선택 라인들 및 상기 다수의 감지 라인들에 결합된 메모리 셀들을 포함하는 제 2 어드레스 공간을 포함한다. 제 1 어드레스 공간은 제 2 어드레스 공간에 관하여 독립적으로 자체 어드레스를 갖는다.

Description

독립적으로 자체 어드레스를 갖는 메모리 어레이 어드레스 공간들{INDEPENDENTLY ADDRESSABLE MEMORY ARRAY ADDRESS SPACES}
본 개시는 전반적으로 반도체 메모리 장치들 및 방법들에 관한 것이며, 보다 상세하게는, 독립적으로 자체 어드레스를 갖는 메모리 어레이 어드레스 공간들에 관련된 장치들 및 방법들에 관한 것이다.
메모리 디바이스들은 통상적으로, 컴퓨터들 또는 다른 전자 시스템들에서 내부, 반도체, 집적 회로들로서 제공된다. 휘발성 및 비-휘발성 메모리를 포함한 다수의 상이한 유형들의 메모리가 있다. 휘발성 메모리는 그것의 데이터(예로서, 호스트 데이터, 에러 데이터 등)를 유지하기 위해 전력을 요구하며 특히, 랜덤 액세스 메모리(RAM), 동적 랜덤 액세스 메모리(DRAM), 정적 랜덤 액세스 메모리(SRAM), 동기식 동적 랜덤 액세스 메모리(SDRAM) 및 사이리스터 랜덤 액세스 메모리(TRAM)를 포함할 수 있다. 비-휘발성 메모리는 동력을 공급받지 않을 때 저장된 데이터를 유지함으로써 영구 데이터를 제공할 수 있으며 그 중에서도 NAND 플래시 메모리, NOR 플래시 메모리, 및 상 변화 랜덤 액세스 메모리(PCRAM), 저항성 랜덤 액세스 메모리(RRAM), 및 스핀 토크 전달 랜덤 액세스 메모리(STT RAM)와 같은 자기 저항성 랜덤 액세스 메모리(MRAM)와 같은 저항성 가변 메모리를 포함할 수 있다.
전자 시스템들은 종종 다수의 프로세싱 자원들(예로서, 하나 이상의 프로세서들)을 포함하며, 이것은 지시들을 검색 및 실행하며 실행된 지시들의 결과들을 적절한 위치에 저장한다. 프로세서는 예를 들면, 데이터(예로서, 하나 이상의 피연산자들)에 대해 AND, OR, NOT, NAND, NOR, 및 XOR 로직 연산들과 같은 로직 연산들을 수행함으로써 지시들을 실행하기 위해 사용될 수 있는, 산술 로직 유닛(ALU) 회로부, 부동 소수점 유닛(FPU) 회로, 및/또는 조합 로직 블록과 같은 다수의 기능 유닛들을 포함할 수 있다. 예를 들면, 기능 유닛 회로부(FUC : functional unit circuitry)는 피연산자들에 대한 덧셈, 뺄셈, 곱셈, 및/또는 나눗셈과 같은 산술 연산들을 수행하기 위해 사용될 수 있다.
전자 시스템에서 다수의 컴포넌트들은 실행을 위해 지시들을 FUC에 제공하는 것에 수반될 수 있다. 지시들은 예를 들면, 제어기 및/또는 호스트 프로세서와 같은 프로세싱 자원에 의해 생성될 수 있다. 데이터(예로서, 지시들이 실행될 연산자들)는 FUC에 의해 액세스 가능한 메모리 어레이에 저장될 수 있다. 지시들 및/또는 데이터는 메모리 어레이로부터 검색될 수 있으며 FUC가 데이터에 대한 지시들을 실행하기 시작하기 전에 시퀀싱되고 및/또는 버퍼링 될 수 있다. 더욱이, 상이한 유형들의 연산들이 FUC를 통해 하나 또는 다수의 클록 사이클들에서 실행될 수 있으므로, 지시들 및/또는 데이터의 중간 결과들이 또한 시퀀싱되고 및/또는 버퍼링될 수 있다.
다수의 경우에, 프로세싱 자원들 (예를 들어, 프로세서 및/또는 관련된 FUC) 메모리 어레이에 대해 외부에 있을 수 있고, 데이터는 프로세싱 자원들과 메모리 어레이 사이의 버스를 통하여 액세스될 수 있다(예를 들어, 지시들을 실행시키기 위해서). 데이터는 어레이 버스를 통하여 메모리 어레이로부터 메모리에 대해 외부에 있는 레지스터들로 이동될 수 있다.
도 1은 본 개시의 다수의 실시예들에 따른 메모리 디바이스를 포함한 컴퓨팅 시스템의 형태에서의 장치의 블록도이다.
도 2는 본 개시의 다수의 실시예들에 따른 메모리 어레이 일 부분의 개략도를 예시한다.
도 3은 본 개시의 다수의 실시예들에 따른 감지 회로에 결합된 메모리 어레이의 일 부분의 개략도를 예시한다.
본 개시는 독립적으로 자체 어드레스를 갖는 메모리 어레이 어드레스 공간들에 관련된 장치들 및 방법들을 포함한다. 예시 메모리 어레이는 제 1 수의 선택 라인(select line)들에 및 다수의 감지 라인(sense line)들에 결합된 메모리 셀들을 포함하는 제 1 어드레스 공간 및 제 2 수의 선택 라인들 및 상기 다수의 감지 라인들에 결합된 메모리 셀들을 포함하는 제 2 어드레스 공간을 포함한다. 제 1 어드레스 공간은 제 2 어드레스 공간에 관하여 독립적으로 자체 어드레스를 갖는다(independently addressable).
본 발명의 다수의 실시예는 로직 동작의 실행동안에 중간 결과들을 저장하기 위해 사용되는 메모리 어레이에 대해 외부에 있는 레지스터들의 수의 감소를 제공할 수 있다. 외부 프로세서를 갖는 프로세싱 자원들 예컨대 이전 PIM 시스템들 및 시스템들에 의해 액세스되는 레지스터들 (예를 들어, 메모리 어레이로부터 외부에 위치된 프로세싱 자원, 예컨대 개별 집적 회로 칩 상에)에 비교되어 프로세싱 자원이 메모리 어레이 셀들과 결합된 (예를 들어, 통합된) 때 레지스터들 액세스에 관련한 병렬처리(parallelism) 및/또는 축소된 전력 소모는 개선될 수 있다. 예를 들어, 다수의 실시예들은 버스를 통하여 (예를 들어, 데이터 버스, 어드레스 버스, 제어 버스) 메모리 어레이 및 센싱 회로부 밖으로 데이터를 전송하지 않고 다수의 레지스터들로부터의 데이터를 이용하여 완벽하게 완전한 계산 기능들 예컨대 정수 더하기, 빼기, 곱하기, 나누기, 및 CAM (컨텐츠 자체 어드레스를 갖는 메모리(content addressable memory)) 기능들을 수행하는 것을 허용할 수 있다. 이러한 계산 기능은 다수의 로직 연산들(예로서, AND, NOT, NOR, NAND, XOR 등)을 수행하는 것을 포함할 수 있다. 그러나, 실시예들은 이들 예들에 제한되지 않는다. 다수의 실시예들에서, 어레이내 메모리 셀들의 로우들은 계산 기능들을 수행에 관련하여 레지스터(register)들로서 역할을 할 수 있다. 레지스터들로서 역할을 하는 상기 메모리 셀들의 로우들은 예를 들어, 다른 메모리 셀들의 로우들을 포함하는 어드레스 공간에 비하여 독립적으로 자체 어드레스를 갖는 어드레스 공간의 일부일 수 있다.
이전 접근법들에서, 데이터는 어레이 및 센싱 회로부 (예를 들어, 입력/출력 (I/O) 라인들을 포함하는 버스를 통하여)로부터 적절한 로직상의 동작들을 수행하도록 구성된 ALU 회로부 및/또는 다른 기능 유닛 회로부를 포함할 수 있는 프로세싱 자원 예컨대 프로세서, 마이크로프로세서, 및/또는 계산 엔진에 의해 사용될 수 있는 다수의 레지스터들로 전송될 수 있다. 그러나, 버스를 통하여 메모리로/메모리로부터 레지스터들로부터/레지스터로 데이터를 전송하는 것은 상당한 전력 소모 및 시간 요구들을 수반할 수 있다. 설사 프로세싱 자원이 메모리 어레이와 동일한 칩상에 위치된다 할지라도, 상당한 파워가 어레이로부터 계산 회로부로 데이터를 이동시키는데 소모될 수 있는데, 이는 감지 라인들로부터 예를 들어 데이터를 어레이 주변으로 이동시키고, 및 계산 기능과 관련한 레지스터로 데이터를 제공하는 I/O 라인들 상으로 데이터를 전송하는데 감지 라인 어드레스 액세스 (예를 들어, 컬럼 디코드 신호의 파이어링(firing))을 수행하는 것을 포함할 수 있다.
본 개시에 대한 다음의 상세한 설명에서, 도면번호가 그것의 일부를 형성하며 개시의 하나 이상의 실시예들가 어떻게 실시될 수 있는지가 예시로서 도시되는 첨부한 도면들에 대해 제공된다. 이들 실시예들은 이 기술분야의 숙련자들이 본 개시의 실시예들을 실시할 수 있게 하기 위해 충분히 상세히 설명되며, 다른 실시예들이 이용될 수 있으며 프로세스, 전기적, 및/또는 구조적 변화들이 본 개시의 범위로부터 벗어나지 않고 이루어질 수 있다는 것이 이해될 것이다. 본 명세서에 사용된 바와 같이, 특히 도면들 내의 참조 번호들에 대한 지시자 "N"은 거기에 지시된 다수의 특정 특징이 포함될 수 있는 것을 표시한다. 본 출원에서 사용된, “다수의(a number of)”특정한 것은 이러한 것들 중 하나 이상을 나타낼 수 있다(예로서, 다수의 메모리 어레이들은 하나 이상의 메모리 어레이들을 나타낼 수 있다).
본 출원에서의 도면들은 제 1 자리수 또는 자리수들이 도면 번호에 대응하며 나머지 숫자들이 도면에서 요소 또는 컴포넌트를 식별하는 넘버링 관계에 따른다. 상이한 도면들 사이에서의 유사한 요소들 또는 컴포넌트들은 유사한 숫자들의 사용으로 식별될 수 있다. 예를 들면, (130)은 도 1에서 요소(“30”)를 나타낼 수 있으며, 유사한 요소는 도 2에서 (230)으로서 나타내어질 수 있다. 이해될 바와 같이, 본 출원에서의 다양한 실시예들에 도시된 요소들은 본 개시의 다수의 부가적인 실시예들을 제공하기 위해 부가되고, 교환되며, 및/또는 제거될 수 있다. 또한, 이해될 바와 같이, 도면들에 제공된 요소들의 비율 및 상대적인 스케일은 본 발명의 특정한 실시예들을 예시하도록 의도되며, 제한적 의미로 취해져서는 안 된다.
도 1은 본 개시의 다수의 실시예들에 따른 메모리 디바이스(120)를 포함한 컴퓨팅 시스템(100)의 형태에서의 장치의 블록도이다. 본 출원에 사용된, 메모리 디바이스(120), 메모리 어레이(130), 및/또는 감지 회로(150)는 또한 별도로 “장치(apparatus)”로 고려될 수 있다.
시스템(100)은 메모리 어레이(130)를 포함하는, 메모리 디바이스(120)에 결합된 호스트(110)를 포함한다. 호스트(110)는 다양한 다른 유형들의 호스트들 중에서, 개인용 랩탑 컴퓨터, 데스크탑 컴퓨터, 디지털 카메라, 이동 전화, 또는 메모리 카드 판독기와 같은 호스트 시스템일 수 있다. 호스트(110)는 시스템 마더보드 및/또는 백플레인을 포함할 수 있으며, 다수의 프로세싱 자원들(예로서, 하나 이상의 프로세서들, 마이크로프로세서들, 또는 몇몇 다른 유형의 제어 회로부)를 포함할 수 있다. 시스템(100)은 별개의 집적 회로들을 포함할 수 있거나 또는 호스트(110) 및 메모리 디바이스(120) 양쪽 모두는 동일한 집적 회로 상에 있을 수 있다. 시스템(100)은, 예를 들면, 서버 시스템 및/또는 고 성능 컴퓨팅(HPC) 시스템 및/또는 그것의 일 부분일 수 있다. 도 1에 도시된 예는 폰 노이만(Von Neumann) 아키텍처를 가진 시스템을 예시하지만, 본 개시의 실시예들은 종종 폰 노이만 아키텍처와 연관된 하나 이상의 구성요소들(예로서, CPU, ALU 등)을 포함하지 않을 수 있는, 비-폰 노이만 아키텍처들(예로서, 튜링 기계(Turing machine))에서 구현될 수 있다.
명료함을 위해, 시스템(100)은 본 개시와 특별한 관련성을 가진 특징들에 초점을 맞추기 위해 간략화되었다. 메모리 어레이(130)는 예를 들면, DRAM 어레이, SRAM 어레이, STT RAM 어레이, PCRAM 어레이, TRAM 어레이, RRAM 어레이, NAND 플래시 어레이, 및/또는 NOR 플래시 어레이일 수 있다. 어레이(130)는 선택 라인(select line)들(본 출원에서 워드 라인들 또는 액세스 라인들로서 불리울 수 있는)에 의해 결합된 로우들 및 감지 라인들(본 출원에서 디지트 라인(digit line)들 또는 데이터 라인(data line)들로서 불리울 수 있는)에 의해 결합된 컬럼들로 배열된 메모리 셀들을 포함할 수 있다. 단일 어레이(130)가 도 1에 도시되지만, 실시예들은 거기에 제한되지 않는다. 예를 들면, 메모리 디바이스(120)는 다수의 어레이들(130)(예로서, DRAM 셀들의 다수의 뱅크(bank)들)을 포함할 수 있다. 예시적인 DRAM 어레이는 도 2에 관련하여 설명된다.
메모리 디바이스(120)는 I/O 회로(144)를 통해 I/O 버스(156)(예로서, 데이터 버스)를 통해 제공된 어드레스 신호들을 래치하기 위해 어드레스 회로(142)를 포함한다. 어드레스 신호들은 메모리 어레이(130)를 액세스하기 위해 로우 디코더(146) 및 컬럼 디코더(153)에 의해 수신되고 디코딩된다. 다수의 예들에서, 어드레스 신호들은 더 많거나 또는 더 적은 로우 디코더들에 의해 디코딩될 수 있다. 예를 들어, 메모리 디바이스는 세개의 로우 디코더들을 포함할 수 있다. 본 출원에서 사용되는, 로우 디코더는 선택 디코더(select decoder)로 지칭될 수 있다. 다수의 예들에서, 로우 디코더 (146)는 메모리 어레이 (130)내 메모리 셀들에 해당하는 어드레스 공간 (131)을 디코드하기 위해 사용될 수 있다. 도 1에서, 어드레스 공간 (132)은 어드레스 공간에 관하여 독립적으로 어드레스될 수 있다. 데이터는 감지 회로(150)를 사용하여 감지 라인들 상에서의 전압 및/또는 전류 변화들을 감지함으로써 메모리 어레이(130)로부터 판독될 수 있다. 감지 회로(150)는 메모리 어레이(130)로부터 데이터의 페이지(예로서, 로우)를 판독하며 래치(latch)할 수 있다. I/O 회로(144)는 I/O 버스(156)를 통해 호스트(110)와의 양방향 데이터 통신을 위해 사용될 수 있다. 기록 회로(148)는 메모리 어레이(130)로 데이터를 기록하기 위해 사용된다.
다수의 실시예들에서, 로우 디코더 (146)는 어드레스 회로부 (142)로부터 제 1 수의 라인들을 통하여 제 1 수의 비트들을 수신할 수 있다. 제 1 수의 비트들은 로우 디코더 (146)내의 제 2 수의 라인들, 예를 들어, 사전-디코딩(pre-decode)된 라인들을 파이어(fire)하기 사전-디코딩될 수 있다. 제 2 수의 라인들은 로우 디코더 (146)내 다수의 최종-디코더들에 결합될 수 있다. 각각의 최종-디코더들은 사전-디코딩된 라인들의 고유의 조합(unique combination)에 연결할 수 있다. 각각의 최종-디코더들은 어드레스 공간 (131)의 로우들을 활성화하기 위해 사용될 수 있다. 이와 같이, 어드레스 공간 (331)의 로우들은 공유된 어드레스 라인들을 통하여 디코딩된다. 예를 들어, 여덟개의 비트 어드레스는 어드레스 회로부 (142)로부터 로우 디코더 (146)에서 여덟개의 라인들을 통하여 수신될 수 있다. 여덟개의 비트들은 20개의 사전-디코딩된 라인들을 활성화하기 위해 사전-디코딩될 수 있다. 각각의 최종 디코더들 256 중 임의의 (예를 들어, 28) 로우들 활성화하기 위해서 20개의 사전-디코딩된 라인들의 고유의 조합에 연결할 수 있다. 다수의 디코딩들이 로우 디코더 (146)에서 다수의 비트들을 수신하는 것과 상기의 예들에 도시된 것들보다 더 많거나 더 적은 다수의 로우들을 활성화시키는 것 사이에 수행된다. 예를 들어, 로우 디코더 (146)와 관련된 더 많거나 및/또는 더 작은 사전-디코딩(pre-decoding) 및 최종-디코딩(final-decoding)이 있을 수 있다.
다수의 예들에서, 용어 디코딩(decoding)은 사전-디코딩, 최종-디코딩, 및/또는 로우 디코더 (146) 및/또는 컬럼 디코더 (153)에서 수행되는 임의의 다른 유형의 디코딩을 포함할 수 있다. 다수의 예들에서 용어 사전-디코딩(pre-decoding)은 어드레스들이 따로(descretely) 어드레스되지 않게 하는 사전-디코딩 프로세스를 구현하는 회로부를 포함한다. 용어 사전-디코딩 및 디코딩은 용어들 따로(discretely) 자체 어드레스를 갖는 라인들, 및/또는 개별적으로 자체 어드레스를 갖는(addressable) 라인들을 구별하기 위해 본 출원에서 사용될 수 있다.
다수의 예들에서, 어드레스 공간 (132)와 관련된 로우들은 메모리 어레이 (130)의 다른 로우들로부터 개별적으로 어드레스되고/되거나 독립적으로 디코딩된다. 본 출원에서 사용되는, 별개의 어드레스(discrete address)는 특정한 선택 라인 활성화하기 위해서 디코딩을 필요로하지 않는 어드레스일 수 있다. 예를 들어, 어드레스 회로부 (142)는 어드레스 공간 (132)와 관련된 어드레스를 수신할 수 있고 디코딩 어드레스를 디코딩하지 않고 선택 라인을 활성화할 수 있다. 다수의 예들에서, 개별적으로 어드레스된 로우들 및/또는 별개의 어드레스들 로우들은 완전히 디코딩된 로우(fully decoded row)들로 지칭될 수 있다. 어드레스 공간 (131)와 관련된 메모리 셀들 및 어드레스 공간 (132)와 관련된 메모리 셀들은 예를 들어 다른 메모리 구성들중에서 DRAM 어레이들, SRAM 어레이들, STT RAM 어레이들, PCRAM 어레이들, TRAM 어레이들, RRAM 어레이들, NAND 플래시 어레이들, 및/또는 NOR 플래시 어레이들에서 다른식으로 사용되는 메모리 셀들을 포함할 수 있다. 어드레스 공간 (131)과 어드레스 공간 (132)간의 다른 차이들이 도 2 및 도 3과 관련하여 전개될 것이다.
제어 회로부(140)는 호스트(110)로부터 제어 버스(154)에 의해 제공된 신호들을 디코딩한다. 이들 신호들은 데이터 판독, 데이터 기록, 및 데이터 소거 동작들을 포함하여, 메모리 어레이(130) 상에서 수행된 동작들을 제어하기 위해 사용되는 칩 가능 신호들, 기록 가능 신호들, 및 어드레스 래치 신호들을 포함할 수 있다. 다양한 실시예들에서, 제어 회로부(140)는 호스트(110)로부터의 지시들을 실행할 책임이 있다. 제어 회로부(140)는 상태 머신(state machine), 시퀀서(sequencer), 혹은 이외 어떤 다른 유형의 제어기일 수 있다.
감지 회로(150)의 예는 도 3에 관련하여 이하에서 추가로 설명된다. 예를 들어, 다수의 실시예들에서, 센싱 회로부 (150)는 누산기 (accumulator) (예를 들어, 도 3 에 도시된 계산 컴포넌트 (333))를 포함할 수 있고 로직상의 동작들 (예를 들어, 상보적인 감지 라인들과 관련된 데이터에 관하여)을 수행하기 위해 사용될 수 있는 다수의 감지 증폭기들 및 다수의 계산 컴포넌트들을 포함할 수 있다. 다수의 실시예들에서, 감지 회로(예로서, 150)는 입력들로서 어레이(130)에 저장된 데이터를 사용하여 로직 동작들을 수행하며 감지 라인 어드레스 액세스를 통해 전달하지 않고(예로서, 컬럼 디코더 신호를 파이어링(firing)하지 않고) 로직 연산들의 결과들을 다시 어레이(130)로 저장하기 위해 사용될 수 있다. 어드레스 공간 (132)에 해당하는 로우들은 로직상의 동작들 및/또는 계산 기능들의 수행동안에 일시적 스토리지(temporary storage) (예를 들어, 레지스터들)로서 역할을 할 수 있다. 이와 같이, 다양한 계산 기능들은 감지 회로의 외부에 있는 프로세싱 자원들(예로서, 디바이스(120) 상에(예로서, 제어 회로부(140) 상에 또는 다른 곳에) 위치된, ALU 회로와 같은, 호스트(110) 및/또는 다른 프로세싱 회로와 연관된 프로세서에 의해)에 의해 수행되는 것에 추가하여 및/또는 그것에 의해 수행되기 보다는, 감지 회로(150)를 사용하여 수행될 수 있다.
다양한 이전 접근법들에서, 예를 들면, 피연산자(operand)와 연관된 데이터는 감지 회로를 통해 메모리로부터 판독되며 외부 ALU 회로로 제공될 것이다. 외부 ALU 회로는 피연산자들을 사용하여 계산 기능들을 수행할 것이며 결과는 로컬 I/O 라인들을 통해 어레이로 다시 전달될 것이다. 반대로, 본 개시의 다수의 실시예들에서, 감지 회로(예로서, 150)는 감지 회로에 결합된 로컬 I/O 라인을 사용 가능하게 하지 않고서 어레이(130)에 다시 결과를 저장하고 어드레스 공간(131))과 관련된 메모리 셀들 및 어드레스 공간 (132)와 관련된 메모리 셀들에 저장된 데이터에 대해 로직 연산들을 수행하도록 구성될 수 있다.
이와 같이, 다수의 실시예들에서, 센싱 회로부 (150)가 어레이 (130)의 어드레스 공간들 (131) 및 (132)을 이용하여 적절한 로직상의 동작들을 수행할 수 있기 때문에 계산 기능들을 수행하는데 어레이 (130)에 외부에 있는 레지스터들 및 센싱 회로부 (150)가 요구되지 않을 수 있다. 추가적으로, 이런 계산 기능들은 외부 프로세싱 자원의 사용없이 수행될 수 있다. 따라서, 어드레스 공간 (132)은 적어도 어느 정도까지는, 다수의 이런 외부 레지스터들을 대신하여 및/또는 보완하기 위해 사용될 수 있다. 그러나, 다수의 실시예들에서, 어레이 (130)의 어드레스 공간 (132)은 어레이 (130)에 대해 외부에 있는 및/또는 메모리 디바이스 (120)에 대해 외부에 있는 다수의 레지스터들과 함께 사용될 수 있다.
도 2는 본 개시의 다수의 실시예들에 따른 메모리 어레이(230)의 일 부분의 개략도를 예시한다. 이 예에서, 메모리 어레이 (230)는 각각이 액세스 디바이스 (202) (예를 들어, 트랜지스터) 및 스토리지 엘리먼트 (203) (예를 들어, 커패시터)로 구성된 1T1C (하나의 트랜지스터 하나의 커패시터) 메모리 셀들 (270-0), (270-1), (270-2), (270-3), …, (270-N) (예를 들어, 총괄하여 메모리 셀들 (270)로 지칭되는)의 DRAM 어레이이다.
다수의 실시예들에서, 메모리 셀들(270)은 파괴적(destructive) 판독 메모리 셀들(예로서, 셀에 저장된 데이터를 판독하는 것은 원래 셀에 저장된 데이터가 판독된 후 리프레싱(refresh)되도록 데이터를 파괴한다)이다. 메모리 셀들(270)은 선택 라인들(204-0(로우0), 204-1(로우1), 204-2(로우2), 204-3(로우3), …, 204-N(로우N))에 결합된 로우들 및 감지 라인들(예로서, 디지트 라인들)(205-1(D) 및 205-2(D_))에 의해 결합된 컬럼들로 배열된다. 다수의 실시예들에서, 어레이 (230)는 개별 회로부에 결합된 어드레스 공간들을 포함할 수 있다. 예를 들어, 도 2 에 도시된 바와 같이, 어드레스 공간 (231)의 선택 라인들 (204-2), (204-3), …, (204-N)은 선택 디코더 (246)에 결합되고 및 어드레스 공간 (232)의 선택 라인들 (204-0) 및 (204-1)은 어드레스 회로부 (242)에 결합된다. 다수의 예들에서, 어드레스 공간 (232)의 선택 라인들 (204-0) 및 (204-1) 중 적어도 하나는 선택 디코더 (246)와 독립적인 선택 디코더에 결합될 수 있다.
이 예에서, 셀들의 각각의 컬럼은 한 쌍의 상보적 감지 라인들(205-1(D) 및 205-2(D_))과 연관된다. 단지 메모리 셀들(270)의 단일 컬럼만이 도 2에 예시되지만, 실시예들은 거기에 제한되지 않는다. 예를 들면, 특정한 어레이는 셀들의 다수의 컬럼들 및/또는 감지 라인들(예로서, 4,096, 8,192, 16,384 등)을 가질 수 있다. 도 2에서, 메모리 셀들 (270)은 감지 라인 (205-1)에 결합된다. 특정한 셀 트랜지스터(202)의 게이트는 그것의 대응하는 선택 라인(204-0 내지 204-N)(예를 들어, 총괄하여 선택 라인들 (204)로서 지칭되는)에 결합되고, 제 1 소스/드레인 영역은 그것의 대응하는 감지 라인(205-1)에 결합되며, 특정한 메모리 셀 트랜지스터의 제 2 소스/드레인 영역은 그것의 대응하는 커패시터(203)에 결합된다. 비록 도 2에 예시되지 않았지만, 감지 라인 (205-2)은 거기에 결합된 메모리 셀들을 또한 가질 수 있다.
도 2에서, 어드레스 공간 (231)의 선택 라인들 (204-2) 내지 (204-N)은 다수의 공유된 어드레스 라인들을 통하여 디코딩된다. 이와 같이, 선택 라인들 (204-2) 내지 (204-N)은 로우 디코더 회로부 (예를 들어, 로우 디코더 (246))와 관련된 사전-디코딩을 통하여 활성화된다. 다수의 실시예들에서, 사전-디코드 프로세스에 기인하여, 선택 라인들 (204-2) 내지 (204-N) 중 단지 하나만이 사전-디코딩 제약들 때문에 임의의 소정 시간에 활성화될 수 있다. 어드레스 공간 (232)의 선택 라인들 (204-0) 및 (204-1)은 어드레스 회로부 (242)에 직접 결합되고 어드레스 회로부 (242) (예를 들어, 어드레스 디코딩 없이)에 의해 따로 활성화될 수 있다. 이와 같이, 선택 라인들 (204-0) 및 (204-1)은 동시에 활성화될 수 있고 사전-디코딩된 선택 라인들 (204-2) 내지 (204-N) 중 하나와 함께 동시에 활성화될 수 있다.
다수의 실시예들에서, 선택 라인들 (204-2) 내지 (204-N)은 로우 디코더 (246)에 결합되고 선택 라인들 (204-0) 및 (204-1)은 어드레스 회로부 (242)에 직접 결합되기 때문에 및/또는 선택 라인들 (204-2) 내지 (204-N)은 로우 디코더 (246)를 통하여 다수의 공유된 어드레스 라인들에 결합되고 선택 라인들 (204-o) 및 (204-1)은 따로 자체 어드레스를 갖기 때문에 선택 라인들 (204-2) 내지 (204-N) 선택 라인들 (204-0) 및 (204-1)에 관하여 독립적으로 자체 어드레스를 갖는다. 다수의 실시예들에서, 제 1 어드레스 공간에 해당하는 선택 라인들의 수는 제 1 디코더에 결합되고 제 2 어드레스 공간에 해당하는 선택 라인들의 수는 제 2 디코더에 결합되기 때문에 제 1 어드레스 공간 (예를 들어, 선택 라인들 (204-0) 및 (204-1)에 해당하는 어드레스 공간)은 제 2 어드레스 공간 (예를 들어, 선택 라인들 (204-2) 내지 (204-N)에 해당하는 어드레스 공간)에 관하여 독립적으로 자체 어드레스를 갖는다.
다수의 실시예들에서, 제 1 어드레스 공간 및 제 2 어드레스 공간이 독립적으로 자체 어드레스를 갖기 때문에, 제 1 및 제 2 어드레스 공간의 선택 라인들은 동시에 활성화될 수 있다. 어드레스 공간이 공유된 어드레스 라인들에 결합된 다수의 실시예들에서, 선택 라인들 중 단지 하나만이 소정 시간에 활성화될 수 있다. 그러나, 이런 시스템들에서, 공유된 어드레스 라인들에 결합된 어드레스 공간의 선택 라인은 다른 어드레스 공간에 해당하는 하나 이상의 선택 라인들과 동시에 활성화될 수 있다.
다수의 예들에서, 어드레스 공간 (232)에 해당하는 선택 라인들에 결합된 메모리 셀들은 레지스터(register)들로서 사용될 수 있다. 즉, 어드레스 공간 (232)의 개별 로우들에 결합된 메모리 셀들은 예를 들어, 로직상의 동작들을 수행하는 것에 관련하여 일시적 스토리지(temporary storage)로서 역할을 할 수 있다. 일 예로서, 메모리 셀들 (270-0) 및 (270-1)은 로직 동작들 수행하기 위해 감지 증폭기 (206)에 결합된 계산 컴포넌트에 의해 활성화될 수 있는 일시적 스토리지로서 사용될 수 있다. 레지스터들로서의 메모리 셀들의 사용의 예들은 도 3와 관련하여 추가로 설명된다.
디코더 (246)은 입력으로서 디코더 (246)의 특정한 선택 라인에 해당하는 어드레스(예를 들어, 어드레스 회로부 (242)로부터)를 수신할 수 있다. 디코더 (246)는 사전-디코드 프로세스를 통하여, 어드레스 공간(231)의 특정 선택 라인을 (예를 들어, 선택 라인들 (204-2) 내지 (204-N)) 활성화하기 위해서 적절한 공유된 어드레스 라인들을 활성화할 수 있고 어드레스를 디코드할 수 있다. 이 예에서, 디코더 (246)는 선택 라인들 (204-2) 내지 (204-N)을 위한 어드레스들을 디코드한다. 다수의 예들에서, 보다 많거나 또는 보다 적은 디코더들이 어드레스 공간 (231)와 관련된 어드레스들을 디코드하기 위해 사용될 수 있다.
다수의 예들에서, 디코더 (246)는 어드레스 공간 (232)의 선택라인들을 활성화하기 위해 사용되는 디코더로부터 독립될 수 있다. 다수의 실시예들에서, 호스트는 어드레스 공간 (231)에 대한 액세스를 가질 수 있고 어드레스 공간 (232)에 대한 액세스를 가지지 않을 수 있다. 예를 들어, 호스트는 어드레스 공간 (231)의 선택 라인들 (204-2) 내지 (204-N)에 결합된 메모리 셀들 (270-2) 내지 (270-N)을 직접 액세스할 수 있지만, 그러나 어드레스 공간 (232)의 선택 라인들 (204-0) 및 (204-1)에 결합된 메모리 셀들 (270-0) 및 (270-1)을 액세스할 수 없다.
다수의 실시예들에서, 및 도 2에 예시된 바와 같이, 어드레스 공간 (232)의 메모리 셀들은 어드레스 공간 (231)의 메모리 셀들과 함께 피치(pitch)상에 위치된다. 도 2에서, 어드레스 공간 (232)의 선택 라인들은 메모리 어레이 (230)의 에지 부분에 (예를 들어, 프린지(fringe)상에) 위치되지만, 그러나, 실시예들은 거기에 제한되지 않는다. 다수의 실시예들에서, 어드레스 공간 (232) 및/또는 어드레스 공간 (231)에 해당하는 선택 라인들은 선택 라인들의 연속적인 번호들로서 함께 그룹화되지 않을 수 있다. 예를 들어, 어드레스 공간 (231)의 다수의 선택 라인들은 그 사이에 위치된 어드레스 공간 (232)의 다수의 선택 라인들을 포함할 수 있다.
다수의 실시예들에서, 어드레스 공간 (231) 및 어드레스 공간 (232)은 개별적으로 어드레스들의 제 1 및 제 2 블럭과 관련될 수 있다. 어드레스들의 각각의 블럭은 예를 들어, 다수의 어드레스들을 포함할 수 있다. 연속적인 어드레스들은 제 1 어드레스로부터 최종 어드레스로 단일 어드레스만큼 수치적으로 증가하는 어드레스들로 나타낼 수 있다. 어드레스 블럭은 어드레스들 블럭의 제 1 어드레스와 최종 어드레스 사이에 모든 어드레스들을 포함할 수 있다. 어드레스들의 블럭은 다수의 어드레스들의 서브-블럭들로 분할될 수 있다. 예를 들어, 메모리 어레이 (230)는 어드레스 공간 (231)와 관련된 어드레스들의 제 1 서브-블럭 및 어드레스 공간 (232)와 관련된 어드레스들의 제 2 서브-블럭을 포함할 수 있는 어드레스들의 블럭과 관련될 수 있다.
호스트는 어드레스 공간 (232)와 관련된 어드레스들을 직접 액세스하는데 제한된 능력을 가질 수 있다 (예를 들어, 어드레스 공간 (232)는 유저에 의해 액세스 가능하지 않을 수 있다). 특정 어드레스 공간 (또는 그것의 일부)에 대한 제한된 액세스는 예를 들어, 특정 어드레스 공간의 사용을 유보하기 위해 사용될 수 있다. 예를 들어, 어드레스 공간 (232)와 관련된 어드레스는 도 3와 관련하여 더 설명된 컴퓨팅 동작들로의 사용을 위해 유보될 수 있다. 다수의 실시예들에서, 어드레스를 알지 못하는 호스트는 어드레스에 대한 제한된 액세스를 가질 수 있다. 다수의 실시예들에서, 호스트는 어드레스 공간 (231) 및 어드레스 공간 (232)에 대한 직접 액세스를 가질 수 있다. 다수의 실시예들에서, 호스트는 어드레스 공간 (231) 및/또는 어드레스 공간 (232)의 일부에 대한 직접 액세스를 가질 수 있다. 예를 들어, 호스트는 메모리 셀 (270-1) 및 로우(204-1)에 대한 직접 액세스를 가질 수 있고 메모리 셀 (270-0) 및 로우(204-0)에 대한 직접 액세스를 가지지 않을 수 있다. 다수의 실시예들에서, 호스트는 어드레스 공간 (231)에 대한 직접 액세스를 가질 수 있고 어드레스 공간 (232)에 대한 직접 액세스를 가지지 않을 수 있다.
도 3은 본 개시의 다수의 실시예들에 따른 감지 회로에 결합된 메모리 어레이(330)의 일 부분의 개략도를 예시한다. 도 3은 도 2의 메모리 어레이 (230)에 유사한 메모리 어레이 (330)를 포함한다.
이 예에서, 감지 회로는 감지 증폭기(306) 및 계산 컴포넌트(333)를 포함한다. 감지 회로는 도 1에 도시된 감지 회로(150)일 수 있다. 감지 증폭기(306)는 메모리 셀들의 특정한 컬럼에 대응하는 상보적 감지 라인들(D, D_)에 결합된다. 감지 증폭기(306)는 선택된 셀(예를 들어, 메모리 셀들(370)에 저장된 상태(예로서, 로직 데이터 값)를 결정하도록 동작될 수 있다. 실시예들은 예시적 감지 증폭기(306)에 제한되지 않는다. 예를 들면, 본 출원에서 설명된 다수의 실시예들에 따른 감지 회로는 전류-모드 감지 증폭기들 및/또는 단일-엔디드 감지 증폭기들(예로서, 하나의 감지 라인에 결합된 감지 증폭기들)을 포함할 수 있다.
다수의 실시예들에서, 계산 컴포넌트(예로서, 333)는 감지 증폭기(예로서, 306)의 트랜지스터들과 피치 상에 형성된 다수의 트랜지스터들 및/또는 어레이(예로서, 330)의 메모리 셀들(370)을 포함할 수 있으며, 이는 특정 피처 크기(예로서, 4F2, 6F2 등)를 따를 수 있다. 이하에서 추가로 설명되는 바와 같이, 계산 컴포넌트(333)는 감지 증폭기(306)와 함께, 입력으로서 어레이(330)내 메모리 셀들(370)로부터의 데이터를 사용하여 다양한 로직 동작들을 수행하며 감지 라인 어드레스 액세스를 통해 데이터를 전송하지 않고(예로서, 데이터가 로컬 I/O 라인들을 통해 감지 회로부 및 어레이로부터 외부에 있는 회로부로 전달되도록 컬럼디코드 신호를 파이어링하지 않고) 결과를 어레이(330)내 메모리 셀들(370)로 다시 저장하도록 동작할 수 있다. 이와 같이, 본 발명의 다수의 실시예들은 다양한 이전 접근법들보다 더 적은 파워를 이용하여 그것과 관련된 로직상의 동작들 및 컴퓨팅 기능들을 수행하는 것을 가능하게 할 수 있다. 추가적으로, 다수의 실시예들은 계산 기능들을 수행하기 위해 로컬 I/O 라인들을 가로질러 데이터를 전송하는 요구를 배제하기 때문에, 다수의 실시예들은 이전 접근법들에 비교하여 계산 컴포넌트들 (예를 들어, (333)) 및 메모리 셀들 (370)을 이용하여 증가된 병렬 프로세싱 성능을 가능하게 할 수 있다.
도 3에 예시된 예에서, 계산 컴포넌트(333)에 해당하는 회로는 감지 라인들(D 및 D_)의 각각에 결합된 5개의 트랜지스터들을 포함하지만; 실시예들은 이 예에 제한되지 않는다. 트랜지스터들(307-1) 및 (307-2)은 각각 감지 라인들(D 및 D_)에 결합된 제 1 소스/드레인 영역, 및 교차 결합 래치(cross coupled latch)에 결합된(예로서, 교차 결합된 NMOS 트랜지스터들(308-1) 및 (308-2) 및 교차 결합 PMOS 트랜지스터들(309-1) 및 (309-2)과 같은, 한 쌍의 교차 결합 트랜지스터들의 게이트들에 결합된) 제 2 소스/드레인 영역을 가진다. 본 출원에서 추가로 설명되는 바와 같이, 트랜지스터들(308-1, 308-2, 309-1, 및 309-2)을 포함하는 교차 결합된 래치(latch)는 2차 래치로서 불리울 수 있다(감지 증폭기(306)에 해당하는 교차 결합 래치는 본 출원에서 1차 래치로서 불리울 수 있다).
트랜지스터들(307-1) 및 (307-2)은 각각의 감지 라인들(D 및 D_) 상에서의 전압들 또는 전류들을 트랜지스터들(308-1), (308-2), (309-1), 및 (309-2)을 포함한 교차 결합 래치의 입력들(예로서, 2차 래치의 입력)에 전달하기 위해 각각의 신호들(311-1)(Passd) 및 (311-2)(Passdb)을 통해 가능해질 수 있는, 패스 트랜지스터(pass transistor)들로서 불리울 수 있다. 이 예에서, 트랜지스터(307-1)의 제 2 소스/드레인 영역은 트랜지스터들(308-2) 및 (309-2)의 게이트들에뿐만 아니라 트랜지스터들(308-1) 및 (309-1)의 제 1 소스/드레인 영역에 결합된다. 유사하게, 트랜지스터(307-2)의 제 2 소스/드레인 영역은 트랜지스터들(308-1) 및 (309-1)의 게이트들에뿐만 아니라 트랜지스터들(308-2) 및 (309-2)의 제 1 소스/드레인 영역에 결합된다.
트랜지스터(308-1) 및 (308-2)의 제 2 소스/드레인 영역은 일반적으로 음의 제어 신호(312-1)(Accumb)에 결합된다. 트랜지스터들(309-1) 및 (309-2)의 제 2 소스/드레인 영역은 일반적으로 양의 제어 신호(312-2)(Accum)에 결합된다. Accum 신호(312-2)는 공급 전압(예로서, Vcc)일 수 있으며 Accumb 신호는 기준 전압(예로서, 접지)일 수 있다. 신호들(312-1) 및 (312-2)을 가능하게 하는 것은 2차 래치에 대응하는 트랜지스터들(308-1), (308-2), (309-1) 및 (309-2)을 포함한 교차 결합 래치를 활성화시킨다. 노드(317-1)가 Accum 신호 전압 및 Accumb 신호 전압 중 하나로(예로서, Vcc 및 접지 중 하나로) 구동되며, 노드(317-2)가 Accum 신호 전압 및 Accumb 신호 전압 중 다른 것으로 구동되도록 활성화된 감지 증폭기 쌍은 공통 노드(317-1) 및 공통 노드(317-2) 사이의 차동 전압을 증폭시키도록 동작한다. 이하에서 추가로 설명되는 바와 같이, 신호들(312-2) 및 (312-2)은 2차 래치가 로직 연산을 수행하기 위해 사용되는 동안 누산기로서 작용할 수 있기 때문에 “Accum” 및 “Accumb”로 라벨링된다. 다수의 실시예들에서, 누산기는 패스 트랜지스터들(307-1) 및 (308-2)뿐만 아니라 2차 래치를 형성한 교차 결합 트랜지스터들(308-1), (308-2), (309-1), 및 (309-2)을 포함한다. 이하에서 추가로 설명되는 바와 같이, 다수의 실시예들에서, 감지 증폭기에 결합된 누산기를 포함한 계산 컴포넌트는 한 쌍의 상보적 감지 라인들 중 적어도 하나 상에서 신호(예로서, 전압 또는 전류)에 의해 표현된 데이터 값에 대한 누산 연산을 수행하는 것을 포함하는 로직 연산을 수행하도록 구성될 수 있다.
계산 컴포넌트(333)는 또한 각각의 디지트 라인들(D 및 D_)에 결합된 제 1 소스/드레인 영역을 가진 반전 트랜지스터들(314-1) 및 (314-2)을 포함한다. 트랜지스터들(314-1 및 314-2)의 제 2 소스/드레인 영역은 각각 트랜지스터들(316-1 및 316-2)의 제 1 소스/드레인 영역에 결합된다. 트랜지스터들(314-1) 및 (314-2)의 게이트들은 신호(313)(InvD)에 결합된다. 트랜지스터(316-1)의 게이트는 트랜지스터(308-2)의 게이트, 트랜지스터(309-2)의 게이트, 및 트랜지스터(308-1)의 제 1 소스/드레인 영역이 또한 결합되는 공통 노드(317-1)에 결합된다. 보완적 방식으로, 트랜지스터(316-2)의 게이트는 트랜지스터(308-1)의 게이트, 트랜지스터(309-1)의 게이트, 및 트랜지스터(308-2)의 제 1 소스/들인 영역이 또한 결합되는 공통 노드(317-2)에 결합된다. 이와 같이, 신호(InvD)를 가능하게 하는 것은 2차 래치에 저장된 데이터 값을 반전시키며 반전된 값을 감지 라인들(305-1) 및 (305-2)로 이끌도록 작용한다.
도 3에서, 계산 컴포넌트 (333)는 AND, NAND, 및/또는 NOT (예를 들어, 역전) 동작을 수행하도록 구성된다. 이하의 예는 어레이 (330)에 저장된 데이터를 입력들로서(예를 들어, 어드레스 공간 (331) 및 어드레스 공간 (332)와 관련된 데이터) 이용하여 어떻게 3-입력 NAND 동작이 수행될 수 있는지, 및 NAND 동작의 결과들이 센싱 회로부 (예를 들어, 감지 증폭기 (306) 및 계산 컴포넌트 (333))의 동작을 통하여 어레이에 어떻게 저장될 수 있는지를 보여줄 것이다. 예는 NAND 동작의 개별 입력들로서 감지 라인 (305-1)에 공통으로 결합되고 선택 라인들 (304-0) 내지 (304-N)에 결합된 메모리 셀들 (370)에 저장된 데이터 값들 (예를 들어, 로직 1 또는 로직 0)을 이용하는 것을 포함한다. NAND 동작의 결과는 선택 라인들 (304-0) 내지 (304-N)중 적어도 하나의 메모리 셀들에 저장될 수 있다.
일 예로서, 로우(304-1)의 메모리 셀들 (예를 들어, 셀 (370-1))은 계산 컴포넌트 (333)를 위한 레지스터 로서 사용될 수 있다. 예를 들어, 계산 컴포넌트 (333)는 입력으로서 어드레스 공간 (331)의 로우에 저장된 데이터를 사용할 수 있고, 및 계산 기능의 중간 결과는 어드레스 공간 (332)의 로우에 저장될 수 있다. 이 예에서, 계산 동작의 결과는 어드레스 공간 (331)의 로우에 및/또는 어드레스 공간 (332)의 로우에 다시 저장될 수 있다. 다수의 실시예들에서, 계산 기능의 결과는 어드레스 공간 (331)의 로우에 그리고 어드레스 공간 (332)의 하나 이상의 로우들에 동시에 저장될 수 있다.
일시적 스토리지로 어드레스 공간 (332)의 메모리 셀들을 이용하는 것은 일시적 스토리지를 위해 어드레스 공간 (331)의 메모리 셀들을 사용하는 요구를 방지할 수 있고, 이는 액세스 가능한 메모리의 양을 증가시킬 수 있다. 예를 들어, 만약 계산 컴포넌트 (333)가 일시적 스토리지로서 어드레스 공간 (331)의 메모리 셀들을 사용한다면, 그러면 어드레스 공간 (331)의 그런 셀들은 다른 데이터를 저장하기 위해 이용할 수 없고, 이는 어드레스 공간 (331)의 사용(예를 들어, 호스트에 의한) 금지시킬 수 있다. 예를 들어, 일시적 스토리지로서 어드레스 공간 (331)을 사용하는 것은 호스트에 대해 이용 가능한 어드레스 공간의 총 양을 제한할 수 있다. 그에 반해서, 본 출원에서 설명된 실시예들과 관련하여 어드레스 공간 (332)을 일시적 스토리지로서 사용하는 것은, 계산 컴포넌트 (333)로 하여금 예를 들어 어드레스 공간 (331)을 사용하는 호스트의 능력을 제한하지 않고서 다수의 로직상의 동작들을 수행하도록 허용한다.
어드레스 공간 (332)이 레지스터들로서 사용될 수 있는 로직상의 동작의 예가 이하에서 설명된다. 예를 들어, 3-입력 NAND 동작의 제 1 동작 상태(operation phase)는 NAND 동작의 제 1 입력으로서 작용할 수 있는 저장된 데이터 값을 결정하기 위해서 감지 증폭기 (306)을 이용하여 로우0 (예를 들어, 셀 (370-0))의 메모리 셀들상에서의 센싱 동작을 수행하는 단계를 포함할 수 있다. 센싱 동작은 로우0 (예를 들어, 어드레스 회로부 (342)를 통하여)를 활성화시키는 단계를 포함하고 감지 라인 D (및 다른 전압이 상보적인 감지 라인 D_상에 있는)상에 있는 로직 1에 해당하는 전압 (예를 들어, Vcc) 또는 로직 0에 해당하는 전압 (예를 들어, 접지)으로 귀결되어, 센싱된 데이터 값은 감지 증폭기 (306)에 해당하는 주 래치에 저장된다. 로우0 메모리 셀 (370-0)이 센싱된 후에, Passd 및 Passdb 신호들 (311-1)/(311-2)이 인에이블되고(enabled) 및 Accumb 및 Accum 신호들 (312-1)/(312-2)이 인에이블되어, 이는 계산 컴포넌트 (333)에 해당하는 보조 래치(secondary latech)로 복사되어지는 로우0 메모리 셀 (370-0)에 저장된 센싱된 데이터 값으로 귀결된다. Passd 및 Passdb 신호들은 그런 다음 디스에이블(disabled)되지만; 그러나, Accum 및 Accumb 신호들은 인에이블 상태에 (이하에서 설명된 제 2, 제 3, 및 제 4 동작 상태 동안) 남아 있다. 로우0는 그런다음 디스에이블되고 평형상태(equilibration)가 발생한다. 평형상태는 상보적인 감지 라인들 D 및 D_을 평형상태 전압에서 함께 쇼트시키는 단계를 포함할 수 있고, 이는 예를 들어 Vcc/2일 수 있다. 평형상태는 예를 들어, 메모리 셀 센싱 동작 전에 발생할 수 있다.
예를 들어, 3-입력 NAND 동작의 제 2 상태(phase)는 NAND 동작의 제 2 입력으로서 작용할 수 있는 그것의 저장된 데이터 값을 결정하기 위해서 감지 증폭기 (306)을 이용하여 로우1 (예를 들어, 셀 (370-1))의 메모리 셀들상에서의 센싱 동작을 수행하는 단계를 포함한다. 이와 같이, 로우1는 어드레스 회로부 (342)에 의해 인에이블되고 감지 라인들 D 및 D_ 은 Vcc 및 접지 중 다른 것으로 각각 구동된다. 이 예에서, 감지 라인 D상의 Vcc 전압은 메모리 셀 (370-1)에 저장된 로직 1 에 해당하고 및 감지 라인 D 상의 접지 전압은 로직 0에 해당하고; 그러나, 실시예들은 이 예에 한정되지 않는다. 로우1 메모리 셀 (370-1)이 센싱된 후에, Passd 신호 (311-1)는 인에이블되지만 반면에 Passdb 신호 (311-2)는 디스에이블 상태에 있다 (예를 들어, 단지 Passd가 인에이블된다). Accumb 및 Accum 신호들 (312-1)/(312-2)이 인에이블 상태에 있는 것을 생각해본다. 만약 로우1 메모리 셀 (370-1)에 저장된 데이터 값이 로직 0이면, 그러면 보조 래치와 관련된 축적된 값은 로우를 어써트(assert)시키고 보조 래치는 로직 0을 저장한다. 만약 로우1 메모리 셀 (370-1)에 저장된 데이터 값이 로직 0가 아니면, 그러면 보조 래치는 그것의 저장된 로우0 데이터 값 (예를 들어, 로직 1 또는 로직 0)을 유지한다. 이와 같이, 이 예에서, 보조 래치는 제로들 (0들) 누산기로서 역할을 한다. Passd 신호가 그런다음 디스에이블되고, 로우1이 디스에이블되고, 그리고 평형상태가 발생한다.
예를 들어, 3-입력 NAND 동작의 제 3 상태(phase)는 NAND 동작의 제 3 입력으로서 작용할 수 있는 그것의 저장된 데이터 값을 결정하기 위해서 감지 증폭기 (306)을 이용하여 로우2 (예를 들어, 셀 (370-2))의 메모리 셀들상에서의 센싱 동작을 수행하는 단계를 포함한다. 이와 같이, 로우2는 로우 디코더 (346)에 의해 인에이블되고 감지 라인들 D 및 D_ 은 Vcc 및 접지 중 다른 것으로 각각 구동된다. 로우2 메모리 셀 (370-2)가 센싱된 후에, Passd 신호 (311-1)는 인에이블되지만 반면에 Passdb 신호 (311-2)는 디스에이블상태에 있다 (예를 들어, 단지 Passd가 인에이블된다). Accumb 및 Accum 신호들 (312-1)/(312-2)이 인에이블 상태에 있는 것을 생각해본다. 만약 로우2 메모리 셀 (370-2)에 저장된 데이터 값이 로직 0이면, 그러면 보조 래치와 관련된 축적된 값은 로우를 어써트(assert)시키고 보조 래치는 로직 0을 저장한다. 만약 로우2 메모리 셀 (370-2)에 저장된 데이터 값이 로직 0가 아니면, 그러면 보조 래치는 그것의 앞에서 저장된 값 (예를 들어, 그것의 저장된 값)을 유지한다. 이와 같이, 보조 래치에 저장된 값 (예를 들어, 누산기의 출력)은 개별 로우0 메모리 셀 (370-0), 로우1 메모리 셀 (370-1), 및 로우2 메모리 셀들 (370-2)에 저장된 데이터 값들의 AND이다. Passd 신호가 그런다음 디스에이블되고, 로우2가 디스에이블되고, 그리고 평형상태가 발생한다.
3-입력 NAND 동작의 제 4 상태는 평형상태를 디스에이블시키는 단계를 포함하고 감지 라인들 D 및 D_는 플로팅(floating)된다. InvD 신호 (313)이 그런다음 인에이블되고, 이는 보조 래치에 저장된 데이터 값을 역전시키는 것으로 (예를 들어, 축적된 출력을 역전(inverting)) 귀결된다. 이와 같이, 만약 메모리 셀들 (370-0), (370-1), 및 (370-2)중 임의의 것이 로직 0 (예를 들어, 만약 NAND 동작의 세개의 입력들 중 임의의 것이 로직 0 이었다면)을 저장한다면, 그렇다면 감지 라인 D_ 는 로직 0 (예를 들어, 접지 전압)에 해당하는 전압을 전달할 것이고 및 감지 라인 D는 로직 1 (예를 들어, Vcc)에 해당하는 전압을 전달할 것이다. 만약 메모리 셀들 (370-0), (370-1), 및 (370-2)의 전부가 로직 1 (예를 들어, NAND 동작의 세개의 입력들 전부가 로직 1 이었다면)을 저장한다면, 그렇다면 감지 라인 D_ 는 로직 1에 해당하는 전압을 전달할 것이고 및 감지 라인 D는 로직 0에 해당하는 전압을 전달할 것이다. 감지 증폭기 (306)의 주 래치는 그런다음 인에이블되고 감지 라인 D는 이제 로우0 내지 로우2 메모리 셀들 (370-0), (370-1), 및 (370-2)로부터의 개별 입력 데이터 값들의 NAND된 결과를 수용할 것이다. 이와 같이, 만약 로우0 내지 로우 2 메모리 셀들의 임의의 것이 로직 0를 저장한다면 감지 라인 D는 Vcc에 있을 것이고 만약 로우0 내지 로우2 메모리 셀들의 전부가 로직 1을 저장한다면 감지 라인 D는 접지에 있을 것이다. NAND 동작 결과는 그런다음 어드레스 공간 (332)와 관련된 메모리 셀에 다시 저장될 수 있다. 다수의 예들에서, NAND 동작의 결과들은 어드레스 공간 (331) (예를 들어, 공유된 어드레스 라인들을 통하여 디코딩된 어드레스 공간 )과 관련된 메모리 셀들에 다시 저장될 수 있다. 이 예에서, NAND 동작의 결과는 로우1 메모리 셀 (370-1)에 저장될 수 있다. NAND 동작의 결과를 로우1 메모리 셀 (370-1)에 저장하는 것은 로우1을 어드레스 회로부 (342)를 통하여 활성화시키는 단계를 포함한다. 로우1 메모리 셀 (370-1)의 커패시터 (303)은 감지 라인 D (예를 들어, 로직 1 또는 로직 0)상의 데이터 값에 해당하는 전압으로 구동될 것이고, 이는 본질적으로 어떤 데이터 값이 앞에서 로우1 메모리 셀 (370-1)에 저장되었든지 덮어 쓴다. 예를 들어, 로직상의 동작의 결과들이 더 복잡한 동작과 관련된 중간 결과들일 때 로직상의 동작 (예를 들어, NAND)을 결과들을 레지스터에 저장하는 것이 도움이 될 수 있다. 예를 들어, 로우1 메모리 셀 (370-1)에 저장된 결과들은 후속 로직상의 동작에서의 입력으로서 사용될 수 있다. 실시예들은 이에 한정되지 않는다.
다수의 실시예들에서, 로직상의 동작의 결과는 어드레스 공간 (331)와 관련된 메모리 셀에 기록될 수 있다. 예를 들어, 결과는 로우들 (204-2) 내지 (204-N)의 메모리 셀들에 다시 저장될 수 있다. 다수의 실시예들에서, 로직상의 동작의 결과는 어레이에 (예를 들어, 어드레스 공간 (331) 또는 어드레스 공간 (332)의 어느 한쪽의 셀들에) 다시 저장되지 않을 수 있다. 예를 들어, 로직상의 동작을 수행한 후에, 결과는 누산기 (예를 들어, 계산 컴포넌트 (333)의 누산기)로부터 외부 디바이스로 (예를 들어, 감지 증폭기에 결합된 로컬 I/O 라인들을 통하여 외부 호스트)전송될 수 있다.
또한, 관련 기술 분야에서의 통상의 기술자는 NAND 로직상의 동작들을 수행하는 능력이 다른 주 수학 기능들 및/또는 패턴 비교 기능들 중에서 더 복잡한 컴퓨팅 기능들 예컨대 덧셈, 뺄셈, 및 곱셈의 성능을 가능하게 할 수 있다는 것을 인식할 것이다. 예를 들어, 일련의 NAND 동작들이 완벽한 가산기 기능을 수행하기 위해 결합될 수 있다. 일 예로서, 만약 완벽한 가산기가 두개의 데이터 값들을 캐리 인(carry in) 및 캐리 아웃(carry out)과 함께 더하기 위해 12 NAND 게이트들을 필요로 한다면, 총 384 NAND 동작들 (12 x 32)이 두개의 32 비트 수들을 더하기 위해 수행될 수 있다. 본 발명의 실시예들은 비-불리언(non-boolean) (예를 들어, 복사, 비교, 등.) 일 수 있는 및/또는 NAND 동작보다 더 또는 덜 복잡할 수 있는 로직상의 동작들을 수행하기 위해 또한 사용될 수 있다.
다수의 예들에서, 어드레스 공간 (331)의 로우에 해당하는 셀에 저장된 데이터 값은 어드레스 공간 (332)의 로우에 해당하는 메모리 셀에 복사될 수 있다. 예를 들어, 메모리 셀 (370-3)에 저장된 데이터 값을 메모리 셀 (370-1)에 복사하는 단계는 데이터 값을 메모리 셀 (370-3)로부터 감지 증폭기 (306)로 복사하는 단계를 포함할 수 있다. 데이터 값은 그런다음 선택 라인 (204-1)을 활성화시킴으로써 감지 증폭기 (306)로부터 메모리 셀 (370-1)로 복사될 수 있다.
데이터 값을 감지 증폭기 (306)로부터 메모리 셀 (370-1)로 복사하는 단계는 I/O 회로부를 활성화시키지 않고 수행될 수 있다. I/O 회로부가 활성화되지 않기 때문에 그리고 복사가 I/O 회로부가 활성화되는 것보다 더 빨리 수행될 수 있기 때문에 데이터 값들을 I/O 회로부를 활성화시키지 않고서 감지 증폭기 (306)로부터 메모리 셀로 복사하는 것은 시간 및 자원들을 절약할 수 있다.
다른 예로서, 데이터 값은 어드레스 공간 (331)의 메모리 셀 (370-3)로부터 어드레스 공간 (332)의 메모리 셀들 (370-0) 및 (370-1)로 동시에 복사될 수 있다. 예를 들어, 데이터 값은 메모리 셀 (370-3)로부터 감지 증폭기 (306)로 그리고 감지 증폭기 (306)로부터 메모리 셀 (370-0) 및 메모리 셀 (370-1)로 동시에 복사될 수 있다. 어드레스 공간 (332)와 관련된 메모리 셀들이 따로 어드레스되기 때문에 어드레스 회로부 (342)는 메모리 셀들 (370-0) 및 (370-1)을 동시에 활성화시킬 수 있다. 그에 반해서, 어드레스 공간 (331)에 해당하는 로우들은 공유된(shared) 어드레스 라인들을 통하여 디코딩되기 때문에, 감지 증폭기(306)로부터 한번에 로우들 (304-2) 내지 (304-N) 중 단지 하나만으로 복사하는 것이 가능할 수 있다.
다수의 실시예들에서, 데이터 값은 어드레스 공간 (331)의 로우로부터 어드레스 공간 (331)의 상이한 로우로 및 어드레스 공간 (332)의 로우로 복사될 수 있다. 예를 들어, 데이터 값은 메모리 셀 (370-3)로부터 감지 증폭기 (306)로 그리고 감지 증폭기 (306)로부터 메모리 셀들 (370-1 및 370-2)로 동시에 복사될 수 있다. 메모리 셀 (370-2)와 관련된 어드레스는 로우 디코더 (346)에 의해 디코딩되기 때문에 (예를 들어, 사전-디코딩을 통하여) 및 메모리 셀 (370-1)와 관련된 어드레스는 따로 어드레스되기 때문에 데이터는 메모리 셀 (370-3)로부터 메모리 셀들 (370-1 및 370-2)로 동시에 복사될 수 있다. 즉, 로우 디코더 (346)는 어드레스 회로부 (342)가 선택 라인 (304-1)을 활성화시킬 때 선택 라인 (304-2)을 동일한 시간에 활성화시킬 수 있다.
다수의 실시예들에서, 데이터 값은 어드레스 공간 (332)의 로우로부터 어드레스 공간 (331)의 로우로 복사될 수 있다. 예를 들어, 데이터 값은 메모리 셀 (370-1)로부터 감지 증폭기 (306)로 그리고 감지 증폭기 (306)로부터 메모리 셀들 (370-3)로 복사될 수 있다. 다른 예로서, 데이터 값은 어드레스 공간 (332)의 로우로부터 어드레스 공간 (332)의 다수의 로우로 복사될 수 있다. 예를 들어, 데이터 값은 메모리 셀 (370-0)로부터 감지 증폭기 (306)로 그리고 감지 증폭기 (306)로부터 어드레스 공간 (332)와 관련된 적어도 두개의 상이한 메모리 셀들로 복사될 수 있다. 다수의 실시예들에서, 데이터 값은 어드레스 공간 (332)의 로우로부터 어드레스 공간 (332)의 동일한 로우 및/또는 어드레스 공간 (332)의 다수의 상이한 로우들로 복사될 수 있다. 데이터 값은 어드레스 공간 (332)의 로우로부터 어드레스 공간 (332)의 상이한 로우 및 어드레스 공간 (331)의 로우로 동시에 복사될 수 있다.
다수의 실시예들에서, 상기 설명된 복사하는 것은 단일 센싱 사이클(single sensing cycle)에서 수행될 수 있다 (예를 들어, 추가의 어레이 평형상태, 로우 활성화, 및/또는 비트 라인들의 재-센싱을 요구하지 않고서). 예를 들어, 데이터 값을 단일 센싱 사이클내에서 어드레스 공간 (331)의 로우로부터 어드레스 공간 (332)의 로우로 복사하는 것은 어드레스 공간 (331)의 로우를 센싱하는 단계를 포함할 수 있다. 복사하는 단계는 어드레스 공간 (331)의 로우의 추가의 센싱을 요구하지 않고서 그리고 어드레스 공간 (331)의 로우로부터의 데이터 값의 센싱으로 수행되는 추가의 평형상태를 요구하지 않고서 수행될 수 있다. 더욱이, 복사하는 단계는 추가의 로우 액세스들을 필요로 하지 않고서 수행될 수 있다. 예를 들어, 어드레스 공간 (331)의 로우로부터 센싱된 데이터 값은 어드레스 공간 (332)의 선택 로우들을 활성화시킴으로써(예를 들어, 파이어링(firing)), 그러나 선택된 셀들에 해당하는 비트 라인들의 재-센싱 없이 어드레스 공간 (332)의 하나 이상의 로우들로 복사될 수 있다. 단일 센싱 사이클내에서 데이터 값을 어드레스 공간 (331)의 로우로부터 어드레스 공간 (332)의 다수의 로우들로의 복사, 데이터 값을 어드레스 공간 (332)의 로우로부터 어드레스 공간 (331)의 로우로 복사, 및/또는 데이터 값을 어드레스 공간 (332)의 임의의 어드레스로부터 어드레스 공간 (332)의 다수의 어드레스로 복사하는 능력을 갖는 것은 복사를 수행하기 위해 요구되는 센싱 사이클들의 수를 줄임으로써 이전 접근법들에 비하여 상당한 성능 장점을 제공할 수 있다.
본 개시의 실시예들은 도 3에 예시된 특정 감지 회로 구성에 제한되지 않는다. 예를 들면, 상이한 계산 컴포넌트 회로는 여기에 설명된 다수의 실시예들에 따른 로직 연산들을 수행하기 위해 사용될 수 있다. 비록 도 3에 예시되지 않았지만, 다수의 실시예들에서, 제어 회로부는 어레이 (330), 감지 증폭기 (306), 및/또는 계산 컴포넌트 (333)에 결합될 수 있다. 이런 제어 회로부는 예를 들어, 어레이 및 센싱 회로부와 동일한 칩 상에서 및/또는 외부 프로세싱 자원 예컨대 외부 프로세서상에서 구현될 수 있고 본 출원에서 설명된 로직상의 동작들을 수행하기 위해서 어레이 및 센싱 회로부에 상당하는 다양한 신호들을 인에이블링/디스에이블링하는 것을 제어할 수 있다.
결론
본 발명은 메모리 어레이 어드레스 공간을 액세스하기 위한 디바이스들 및 방법들을 포함한다. 예제 메모리 어레이는 제 1 수의 선택 라인들 및 다수의 감지 라인들에 결합된 메모리 셀들을 포함하는 제 1 어드레스 공간 및 제 2 수의 선택 라인들 및 상기 다수의 감지 라인들에 결합된 메모리 셀들을 포함하는 제 2 어드레스 공간을 포함한다. 상기 제 1 수의 선택 라인들은 다수의 공유된 선택 라인들을 통하여 디코딩된다. 제 1 어드레스 공간은 제 2 어드레스 공간에 관하여 독립적으로 자체 어드레스를 갖는다.
특정한 실시예들이 본 출원에서 예시되고 설명되었지만, 이 기술분야의 숙련자들은 동일한 결과들을 달성하기 위해 산출된 배열이 도시된 특정 실시예들로 대체될 수 있다는 것을 이해할 것이다. 본 개시는 본 개시의 하나 이상의 실시예들에서의 각색들 또는 변형들을 커버하도록 의도된다. 상기 설명은 제한적인 것이 아닌, 예시적 방식으로 이루어졌다는 것이 이해될 것이다. 상기 실시예들의 조합, 본 출원에서 특히 설명되지 않은 다른 실시예들이 상기 설명을 검토할 때 이 기술분야의 숙련자들에게 명백할 것이다. 본 개시의 하나 이상의 실시예들에서의 범위는 상기 구조들 및 방법들이 사용되는 다른 애플리케이션들을 포함한다. 그러므로, 본 개시의 하나 이상의 실시예들에서의 범위는 이러한 청구항들이 자격을 가진 등가물들의 전체 범위와 함께, 첨부된 청구항들을 참조하여 결정되어야 한다.
앞서 말한 상세한 설명에서, 몇몇 특징들은 개시를 간소화하기 위해 단일 실시예에서 함께 그룹핑된다. 개시의 이러한 방법은 본 개시의 개시된 실시예들이 각각의 청구항에서 명확히 제시된 것보다 다수의 특징들을 사용해야 한다는 의도를 반영한 것으로서 해석되지 않는다. 오히려, 다음의 청구항들이 반영함에 따라, 본 발명의 주제는 단일의 개시된 실시예의 모든 특징들보다 적게 있다. 따라서 다음의 청구항들은 상세한 설명으로 통합되며, 각각의 청구항은 별개의 실시예로서 자체로 성립된다.

Claims (36)

  1. 메모리 어레이에 있어서;
    제 1 수의 선택 라인들 및 다수의 감지 라인들에 결합된 메모리 셀들을 포함하는 제 1 어드레스 공간; 및
    제 2 수의 선택 라인들 및 상기 다수의 감지 라인들에 결합된 메모리 셀들을 포함하는 제 2 어드레스 공간;
    상기 제 1 어드레스 공간은 상기 제 2 어드레스 공간에 관하여 독립적으로 자체 어드레스를 갖는(independently addressable), 메모리 어레이.
  2. 청구항 1에 있어서, 상기 제 1 수의 선택 라인들 중 단지 하나가 소정 시간(given time)에 활성화되고 상기 제 2 수의 선택 라인들이 동시에 활성화되는, 메모리 어레이.
  3. 청구항 2에 있어서, 상기 제 1 수의 선택 라인들 중 임의의 선택 라인 및 상기 제 2 수의 선택 라인들 중 임의의 선택 라인이 동시에 활성화되는, 메모리 어레이.
  4. 청구항 1에 있어서, 상기 제 1 수의 선택 라인들 중 임의의 선택 라인 및 상기 제 2 수의 선택 라인들 중 임의의 선택 라인 동시에 활성화되는, 메모리 어레이.
  5. 청구항 4에 있어서, 상기 제 1 수의 선택 라인들의 상기 선택 라인 및 상기 제 2 수의 선택 라인들의 전부가 동시에 활성화되는, 메모리 어레이.
  6. 청구항 4에 있어서, 상기 제 1 수의 선택 라인들 중 단지 하나가 소정 시간에 활성화되는, 메모리 어레이.
  7. 청구항 1 내지 6 중 어느 하나의 청구항에 있어서, 상기 제 2 어드레스 공간에 관하여 독립적으로 자체 어드레스를 갖고 있는 상기 제 1 어드레스 공간은 디코더에 결합되어 있는 상기 제 1 수의 선택 라인들 및 어드레스 회로부(address circuitry)에 직접 결합되어 있는 상기 제 2 수의 선택 라인들을 포함하는, 메모리 어레이.
  8. 청구항 7에 있어서, 상기 어드레스 회로부는 상기 디코더에 결합된, 메모리 어레이.
  9. 청구항 1 내지 6 중 어느 하나의 청구항에 있어서, 상기 제 2 어드레스 공간에 관하여 독립적으로 자체 어드레스를 갖고 있는 상기 제 1 어드레스 공간은 제 1 디코더에 결합되어 있는 상기 제 1 수의 선택 라인들 및 제 2 디코더에 결합되어 있는 상기 제 2 수의 선택 라인들을 포함하는, 메모리 어레이.
  10. 청구항 9에 있어서, 상기 제 1 및 제 2 디코더들은 공유된 어드레스 회로부에 결합된, 메모리 어레이.
  11. 청구항 1 내지 6 중 어느 하나의 청구항에 있어서, 상기 제 2 어드레스 공간에 관하여 독립적으로 자체 어드레스를 갖는 상기 제 1 어드레스 공간은 디코더를 통하여 다수의 공유된 어드레스 라인들에 결합되어 있는 상기 제 1 수의 선택 라인들 및 따로 자체 어드레스를 갖고 있는 상기 제 2 수의 선택 라인을 포함하는, 메모리 어레이.
  12. 청구항 1 내지 6 중 어느 하나의 청구항에 있어서, 상기 제 2 수의 선택 라인들의 각각은 개별적으로 어드레스되는, 메모리 어레이.
  13. 청구항 1 내지 6 중 어느 하나의 청구항에 있어서, 상기 제 1 어드레스 공간을 포함하는 상기 메모리 셀들은 상기 다수의 감지 라인들을 통하여 상기 제 2 어드레스 공간을 포함하는 상기 메모리 셀들에 결합되는, 메모리 어레이.
  14. 청구항 1 내지 6 중 어느 하나의 청구항에 있어서, 상기 제 1 수의 선택 라인들은 상기 제 2 수의 선택 라인들과 독립적으로 디코딩되는, 메모리 어레이.
  15. 청구항 1 내지 6 중 어느 하나의 청구항에 있어서, 상기 제 2 어드레스 공간을 포함하는 메모리 셀들은 상기 메모리 어레이의 에지 부분(edge portion)상에 있는, 메모리 어레이.
  16. 청구항 1 내지 6 중 어느 하나의 청구항에 있어서, 상기 제 2 어드레스 공간은 계산 컴포넌트(compute component)를 위한 일시적 스토리지로서 사용되는, 메모리 어레이.
  17. 청구항 1 내지 6 중 어느 하나의 청구항에 있어서, 상기 일시적 스토리지는 상기 계산 컴포넌트에 의해 레지스터로서 사용되는, 메모리 어레이.
  18. 청구항 1 내지 6 중 어느 하나의 청구항에 있어서, 상기 계산 컴포넌트는 상기 다수의 감지 라인들에 결합되고 상기 메모리 셀들을 갖는 피치(pitch)상에 형성된 트랜지스터들을 포함하는, 메모리 어레이.
  19. 방법에 있어서,
    메모리 어레이의 제 1 수의 선택 라인들 중 임의 선택 라인을 활성화시키는 단계;
    상기 메모리 어레이의 감지 라인들에 결합된 센싱 회로부를 통하여, 상기 선택 라인에 결합된 제 1 수의 메모리 셀들에 저장된 데이터를 센싱하는 단계; 및
    상기 제 1 수의 선택 라인들 중 상기 선택 라인에 결합된 상기 제 1 수의 메모리 셀들에 저장된 상기 데이터를 상기 메모리 어레이의 제 2 수의 선택 라인들의 임의 선택 라인에 결합된 제 2 수의 메모리 셀들에 복사하는 단계;를 포함하되,
    상기 제 1 수의 선택 라인들은 상기 제 2 수의 선택 라인들에 관하여 독립적으로 자체 어드레스를 갖는, 방법.
  20. 청구항 19에 있어서, 상기 제 1 수의 메모리 셀들에 저장된 데이터를 복사하는 단계는 입력/출력 (I/O) 라인을 액세스하지 않고서 상기 데이터를 상기 센싱 회로부로부터 상기 제 2 수의 메모리 셀들로 복사하는 단계를 포함하는, 방법.
  21. 청구항 20에 있어서, 상기 데이터를 상기 센싱 회로부로부터 상기 제 2 수의 메모리 셀들로 복사하는 단계는 상기 데이터를 상기 센싱 회로부로부터 상기 제 1 수의 선택 라인들의 다른 선택 라인에 결합된 제 3 수의 메모리 셀들로 복사하는 단계를 더 포함하는, 방법.
  22. 청구항 21에 있어서, 상기 데이터를 상기 센싱 회로부로부터 상기 제 2 수의 메모리 셀들로 복사하는 단계 및 상기 데이터를 상기 센싱 회로부로부터 상기 제 3 수의 선택 라인들로 복사하는 단계가 동시에 발생하는, 방법.
  23. 청구항 19 내지 22 중 어느 하나의 청구항에 있어서, 상기 선택 라인의 상기 제 1 수의 선택 라인들을 활성화시키는 단계는 상기 제 2 수의 선택 라인들의 상기 선택 라인을 활성화시키는 것과 관련된 디코드 회로부와 독립적인 디코드 회로부를 통하여 상기 선택 라인을 활성화시키는 단계를 포함하는, 방법.
  24. 방법에 있어서,
    메모리 어레이의 제 1 수의 선택 라인들의 임의 선택 라인을 활성화시키는 단계로서, 상기 제 1 수의 선택 라인들에 결합된 메모리 셀들이 계산 컴포넌트에 의해 일시적 스토리지로서 사용되는, 상기 활성화시키는 단계;
    상기 메모리 어레이의 감지 라인들에 결합된 센싱 회로부를 통하여, 상기 제 1 수의 선택 라인들의 상기 선택 라인에 결합된 제 1 수의 메모리 셀들에 저장된 데이터를 센싱하는 단계; 및
    상기 제 1 수의 메모리 셀들에 저장된 상기 데이터를 상기 메모리 어레이의 제 2 수의 선택 라인들의 임의 선택라인에 결합된 제 2 수의 메모리 셀들에 복사하는 단계;를 포함하되,
    상기 제 1 수의 선택 라인들은 상기 제 2 수의 선택 라인들에 관하여 독립적으로 자체 어드레스를 갖는, 방법.
  25. 청구항 24에 있어서, 상기 제 1 수의 메모리 셀들에 저장된 데이터를 복사하는 단계는 상기 데이터를 일시적 스토리지로서 사용되는 상기 제 1 수의 메모리 셀들로부터 상기 센싱 회로부로 복사하는 단계를 포함하는, 방법.
  26. 청구항 25에 있어서, 상기 제 1 수의 메모리 셀들에 저장된 데이터를 복사하는 단계는 입력/출력 (I/O) 라인을 액세스하지 않고서 상기 데이터를 상기 센싱 회로부로부터 상기 제 2 수의 메모리 셀들로 복사하는 단계를 포함하는, 방법.
  27. 청구항 25에 있어서, 상기 제 1 수의 메모리 셀들에 저장된 데이터를 복사하는 단계는 상기 데이터를 상기 센싱 회로부로부터 상기 제 1 수의 선택 라인들의 다른 선택 라인들에 결합된 상기 제 3 수의 메모리 셀들로 복사하는 단계를 포함하는, 방법.
  28. 청구항 25에 있어서, 상기 제 1 수의 메모리 셀들에 저장된 데이터를 복사하는 단계는 상기 데이터를 상기 센싱 회로부로부터 상기 제 1 수의 선택 라인들의 다른 선택 라인들에 결합된 상기 제 3 수의 메모리 셀들로 및 동시에 상기 제 1 수의 선택 라인들의 상기 선택 라인에 결합된 상기 제 1 수의 메모리 셀들로 복사하는 단계를 포함하는, 방법.
  29. 청구항 24 내지 28 중 어느 하나의 청구항에 있어서, 상기 제 1 수의 메모리 셀들에 저장된 상기 데이터를 복사하는 단계는 단일 센싱 사이클(single sensing cycle)내에서 복사하는 단계를 포함하는, 방법.
  30. 장치에 있어서,
    제 1 수의 선택 라인들 및 다수의 감지 라인들에 결합된 제 1 수의 메모리 셀들을 포함하는 메모리 어레이의 제 1 어드레스 공간;
    제 2 수의 선택 라인들 및 상기 다수의 감지 라인들에 결합된 제 2 수의 메모리 셀들을 포함하는 상기 메모리 어레이의 제 2 어드레스 공간으로서, 상기 제 2 어드레스 공간은 상기 제 1 어드레스 공간에 관하여 독립적으로 자체 어드레스를 갖는, 상기 제 2 어드레스 공간; 및
    감지 회로부로서,
    적어도 상기 제 1 어드레스 공간과 관련된 제 1 데이터 값 및 상기 제 2 어드레스 공간과 관련된 제 2 데이터 값을 수신하고; 및
    제 1 입력으로서 상기 제 1 데이터 값 및 제 2 입력으로서 상기 제 2 데이터 값을 이용하여 로직상의 동작(logical operation)을 수행하도록 구성된 상기 감지 회로부(sensing circuitry)를 포함하는, 장치.
  31. 청구항 30에 있어서, 상기 제 1 어드레스 공간은 어드레스들의 제 1 블럭과 관련되고 제 2 어드레스 공간은 어드레스들의 제 2 블럭과 관련되고 그리고 어드레스들의 상기 제 1 블럭은 어드레스들의 상기 제 2 블럭과 별개인, 장치.
  32. 청구항 31에 있어서, 상기 제 1 어드레스 공간에 대한 액세스를 갖는 상기 센싱 회로부에 외부에 있는 프로세싱 자원을 더 포함하되, 상기 프로세싱 자원은 상기 제 2 어드레스 공간에 대한 액세스를 갖지 않는, 장치.
  33. 청구항 32에 있어서, 상기 프로세싱 자원(processing resource)은 외부 호스트를 포함하는, 장치.
  34. 청구항 31에 있어서, 상기 제 1 어드레스 공간 및 상기 제 2 어드레스 공간의 적어도 일부에 대한 액세스를 갖는 상기 센싱 회로부에 외부에 있는 프로세싱 자원을 더 포함하는, 장치.
  35. 청구항 30 내지 34 중 어느 하나의 청구항에 있어서, 상기 센싱 회로부는 감지 라인 어드레스 액세스를 통하여 데이터를 전송하지 않고서 상기 로직상의 동작을 수행하도록 구성되는, 장치.
  36. 청구항 30 내지 34 중 어느 하나의 청구항에 있어서, 상기 센싱 회로부는 상기 제 1 수의 메모리 셀들 및 상기 제 2 수의 메모리 셀들과 피치(pitch)상에 있는 트랜지스터들을 포함하는 계산 컴포넌트를 포함하는, 장치.
KR1020167007394A 2013-08-30 2014-08-13 독립적으로 자체 어드레스를 갖는 메모리 어레이 어드레스 공간들 KR101681460B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/015,732 US9153305B2 (en) 2013-08-30 2013-08-30 Independently addressable memory array address spaces
US14/015,732 2013-08-30
PCT/US2014/050816 WO2015031051A1 (en) 2013-08-30 2014-08-13 Independently addressable memory array address spaces

Publications (2)

Publication Number Publication Date
KR20160039687A true KR20160039687A (ko) 2016-04-11
KR101681460B1 KR101681460B1 (ko) 2016-11-30

Family

ID=52583084

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020167007394A KR101681460B1 (ko) 2013-08-30 2014-08-13 독립적으로 자체 어드레스를 갖는 메모리 어레이 어드레스 공간들

Country Status (7)

Country Link
US (2) US9153305B2 (ko)
EP (1) EP3039685B1 (ko)
JP (1) JP5989281B1 (ko)
KR (1) KR101681460B1 (ko)
CN (1) CN105612582B (ko)
TW (1) TWI539469B (ko)
WO (1) WO2015031051A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USD908610S1 (en) 2019-01-31 2021-01-26 Samsung Electronics Co., Ltd. External battery

Families Citing this family (131)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9455020B2 (en) * 2014-06-05 2016-09-27 Micron Technology, Inc. Apparatuses and methods for performing an exclusive or operation using sensing circuitry
US9898252B2 (en) 2014-09-03 2018-02-20 Micron Technology, Inc. Multiplication operations in memory
US9940026B2 (en) 2014-10-03 2018-04-10 Micron Technology, Inc. Multidimensional contiguous memory allocation
US10073635B2 (en) 2014-12-01 2018-09-11 Micron Technology, Inc. Multiple endianness compatibility
US9747960B2 (en) 2014-12-01 2017-08-29 Micron Technology, Inc. Apparatuses and methods for converting a mask to an index
US10032493B2 (en) 2015-01-07 2018-07-24 Micron Technology, Inc. Longest element length determination in memory
US10061590B2 (en) 2015-01-07 2018-08-28 Micron Technology, Inc. Generating and executing a control flow
CN107408408B (zh) 2015-03-10 2021-03-05 美光科技公司 用于移位决定的装置及方法
US9741399B2 (en) 2015-03-11 2017-08-22 Micron Technology, Inc. Data shift by elements of a vector in memory
US9898253B2 (en) 2015-03-11 2018-02-20 Micron Technology, Inc. Division operations on variable length elements in memory
EP3268965A4 (en) 2015-03-12 2018-10-03 Micron Technology, INC. Apparatuses and methods for data movement
US10146537B2 (en) 2015-03-13 2018-12-04 Micron Technology, Inc. Vector population count determination in memory
US10049054B2 (en) 2015-04-01 2018-08-14 Micron Technology, Inc. Virtual register file
US10140104B2 (en) 2015-04-14 2018-11-27 Micron Technology, Inc. Target architecture determination
US9959923B2 (en) 2015-04-16 2018-05-01 Micron Technology, Inc. Apparatuses and methods to reverse data stored in memory
US10073786B2 (en) 2015-05-28 2018-09-11 Micron Technology, Inc. Apparatuses and methods for compute enabled cache
US9704541B2 (en) 2015-06-12 2017-07-11 Micron Technology, Inc. Simulating access lines
US9921777B2 (en) 2015-06-22 2018-03-20 Micron Technology, Inc. Apparatuses and methods for data transfer from sensing circuitry to a controller
US9996479B2 (en) 2015-08-17 2018-06-12 Micron Technology, Inc. Encryption of executables in computational memory
US9905276B2 (en) 2015-12-21 2018-02-27 Micron Technology, Inc. Control of sensing components in association with performing operations
US9952925B2 (en) 2016-01-06 2018-04-24 Micron Technology, Inc. Error code calculation on sensing circuitry
US10048888B2 (en) 2016-02-10 2018-08-14 Micron Technology, Inc. Apparatuses and methods for partitioned parallel data movement
US9892767B2 (en) 2016-02-12 2018-02-13 Micron Technology, Inc. Data gathering in memory
US9971541B2 (en) 2016-02-17 2018-05-15 Micron Technology, Inc. Apparatuses and methods for data movement
US9899070B2 (en) 2016-02-19 2018-02-20 Micron Technology, Inc. Modified decode for corner turn
US10956439B2 (en) 2016-02-19 2021-03-23 Micron Technology, Inc. Data transfer with a bit vector operation device
US9697876B1 (en) 2016-03-01 2017-07-04 Micron Technology, Inc. Vertical bit vector shift in memory
US9997232B2 (en) 2016-03-10 2018-06-12 Micron Technology, Inc. Processing in memory (PIM) capable memory device having sensing circuitry performing logic operations
US10262721B2 (en) 2016-03-10 2019-04-16 Micron Technology, Inc. Apparatuses and methods for cache invalidate
US10379772B2 (en) 2016-03-16 2019-08-13 Micron Technology, Inc. Apparatuses and methods for operations using compressed and decompressed data
US9910637B2 (en) 2016-03-17 2018-03-06 Micron Technology, Inc. Signed division in memory
US10120740B2 (en) 2016-03-22 2018-11-06 Micron Technology, Inc. Apparatus and methods for debugging on a memory device
US10388393B2 (en) 2016-03-22 2019-08-20 Micron Technology, Inc. Apparatus and methods for debugging on a host and memory device
US11074988B2 (en) 2016-03-22 2021-07-27 Micron Technology, Inc. Apparatus and methods for debugging on a host and memory device
US10977033B2 (en) 2016-03-25 2021-04-13 Micron Technology, Inc. Mask patterns generated in memory from seed vectors
US10474581B2 (en) 2016-03-25 2019-11-12 Micron Technology, Inc. Apparatuses and methods for cache operations
US10430244B2 (en) 2016-03-28 2019-10-01 Micron Technology, Inc. Apparatuses and methods to determine timing of operations
US10074416B2 (en) 2016-03-28 2018-09-11 Micron Technology, Inc. Apparatuses and methods for data movement
US10453502B2 (en) 2016-04-04 2019-10-22 Micron Technology, Inc. Memory bank power coordination including concurrently performing a memory operation in a selected number of memory regions
US10607665B2 (en) 2016-04-07 2020-03-31 Micron Technology, Inc. Span mask generation
US9818459B2 (en) 2016-04-19 2017-11-14 Micron Technology, Inc. Invert operations using sensing circuitry
US10153008B2 (en) 2016-04-20 2018-12-11 Micron Technology, Inc. Apparatuses and methods for performing corner turn operations using sensing circuitry
US9659605B1 (en) 2016-04-20 2017-05-23 Micron Technology, Inc. Apparatuses and methods for performing corner turn operations using sensing circuitry
US10042608B2 (en) 2016-05-11 2018-08-07 Micron Technology, Inc. Signed division in memory
US9659610B1 (en) 2016-05-18 2017-05-23 Micron Technology, Inc. Apparatuses and methods for shifting data
US10049707B2 (en) 2016-06-03 2018-08-14 Micron Technology, Inc. Shifting data
US10387046B2 (en) 2016-06-22 2019-08-20 Micron Technology, Inc. Bank to bank data transfer
US10037785B2 (en) 2016-07-08 2018-07-31 Micron Technology, Inc. Scan chain operation in sensing circuitry
US10388360B2 (en) 2016-07-19 2019-08-20 Micron Technology, Inc. Utilization of data stored in an edge section of an array
US10733089B2 (en) 2016-07-20 2020-08-04 Micron Technology, Inc. Apparatuses and methods for write address tracking
US10387299B2 (en) 2016-07-20 2019-08-20 Micron Technology, Inc. Apparatuses and methods for transferring data
US9972367B2 (en) 2016-07-21 2018-05-15 Micron Technology, Inc. Shifting data in sensing circuitry
US9767864B1 (en) 2016-07-21 2017-09-19 Micron Technology, Inc. Apparatuses and methods for storing a data value in a sensing circuitry element
US10303632B2 (en) 2016-07-26 2019-05-28 Micron Technology, Inc. Accessing status information
US10468087B2 (en) 2016-07-28 2019-11-05 Micron Technology, Inc. Apparatuses and methods for operations in a self-refresh state
US9990181B2 (en) 2016-08-03 2018-06-05 Micron Technology, Inc. Apparatuses and methods for random number generation
US11029951B2 (en) 2016-08-15 2021-06-08 Micron Technology, Inc. Smallest or largest value element determination
US10606587B2 (en) 2016-08-24 2020-03-31 Micron Technology, Inc. Apparatus and methods related to microcode instructions indicating instruction types
US10466928B2 (en) 2016-09-15 2019-11-05 Micron Technology, Inc. Updating a register in memory
US10042755B2 (en) 2016-09-28 2018-08-07 Micron Technology, Inc. 3D vertical NAND memory device including multiple select lines and control lines having different vertical spacing
US10387058B2 (en) 2016-09-29 2019-08-20 Micron Technology, Inc. Apparatuses and methods to change data category values
US10014034B2 (en) 2016-10-06 2018-07-03 Micron Technology, Inc. Shifting data in sensing circuitry
US10529409B2 (en) 2016-10-13 2020-01-07 Micron Technology, Inc. Apparatuses and methods to perform logical operations using sensing circuitry
US9805772B1 (en) 2016-10-20 2017-10-31 Micron Technology, Inc. Apparatuses and methods to selectively perform logical operations
US9922696B1 (en) * 2016-10-28 2018-03-20 Samsung Electronics Co., Ltd. Circuits and micro-architecture for a DRAM-based processing unit
CN207637499U (zh) 2016-11-08 2018-07-20 美光科技公司 用于形成在存储器单元阵列上方的计算组件的设备
US10423353B2 (en) 2016-11-11 2019-09-24 Micron Technology, Inc. Apparatuses and methods for memory alignment
US9761300B1 (en) 2016-11-22 2017-09-12 Micron Technology, Inc. Data shift apparatuses and methods
US10249362B2 (en) 2016-12-06 2019-04-02 Gsi Technology, Inc. Computational memory cell and processing array device using the memory cells for XOR and XNOR computations
US10943648B1 (en) 2016-12-06 2021-03-09 Gsi Technology, Inc. Ultra low VDD memory cell with ratioless write port
US11227653B1 (en) 2016-12-06 2022-01-18 Gsi Technology, Inc. Storage array circuits and methods for computational memory cells
US10521229B2 (en) 2016-12-06 2019-12-31 Gsi Technology, Inc. Computational memory cell and processing array device using memory cells
US10847213B1 (en) 2016-12-06 2020-11-24 Gsi Technology, Inc. Write data processing circuits and methods associated with computational memory cells
US10777262B1 (en) 2016-12-06 2020-09-15 Gsi Technology, Inc. Read data processing circuits and methods associated memory cells
US10770133B1 (en) 2016-12-06 2020-09-08 Gsi Technology, Inc. Read and write data processing circuits and methods associated with computational memory cells that provides write inhibits and read bit line pre-charge inhibits
US10854284B1 (en) 2016-12-06 2020-12-01 Gsi Technology, Inc. Computational memory cell and processing array device with ratioless write port
US10891076B1 (en) 2016-12-06 2021-01-12 Gsi Technology, Inc. Results processing circuits and methods associated with computational memory cells
US10860320B1 (en) 2016-12-06 2020-12-08 Gsi Technology, Inc. Orthogonal data transposition system and method during data transfers to/from a processing array
US10847212B1 (en) 2016-12-06 2020-11-24 Gsi Technology, Inc. Read and write data processing circuits and methods associated with computational memory cells using two read multiplexers
US9792958B1 (en) * 2017-02-16 2017-10-17 Micron Technology, Inc. Active boundary quilt architecture memory
US10402340B2 (en) 2017-02-21 2019-09-03 Micron Technology, Inc. Memory array page table walk
US10268389B2 (en) 2017-02-22 2019-04-23 Micron Technology, Inc. Apparatuses and methods for in-memory operations
US10403352B2 (en) 2017-02-22 2019-09-03 Micron Technology, Inc. Apparatuses and methods for compute in data path
US10838899B2 (en) 2017-03-21 2020-11-17 Micron Technology, Inc. Apparatuses and methods for in-memory data switching networks
US11222260B2 (en) 2017-03-22 2022-01-11 Micron Technology, Inc. Apparatuses and methods for operating neural networks
US10185674B2 (en) 2017-03-22 2019-01-22 Micron Technology, Inc. Apparatus and methods for in data path compute operations
US10049721B1 (en) 2017-03-27 2018-08-14 Micron Technology, Inc. Apparatuses and methods for in-memory operations
US10324634B2 (en) 2017-04-07 2019-06-18 Micron Technology, Inc. Methods of bit-flagged sketch-based memory management and memory devices utilizing the same
US10379757B2 (en) * 2017-04-07 2019-08-13 Micron Technology, Inc. Methods of sketch-based memory management and memory devices utilizing the same
US10043570B1 (en) 2017-04-17 2018-08-07 Micron Technology, Inc. Signed element compare in memory
US10147467B2 (en) 2017-04-17 2018-12-04 Micron Technology, Inc. Element value comparison in memory
US9997212B1 (en) 2017-04-24 2018-06-12 Micron Technology, Inc. Accessing data in memory
US10942843B2 (en) 2017-04-25 2021-03-09 Micron Technology, Inc. Storing data elements of different lengths in respective adjacent rows or columns according to memory shapes
US10236038B2 (en) 2017-05-15 2019-03-19 Micron Technology, Inc. Bank to bank data transfer
US10068664B1 (en) 2017-05-19 2018-09-04 Micron Technology, Inc. Column repair in memory
US10013197B1 (en) 2017-06-01 2018-07-03 Micron Technology, Inc. Shift skip
US10262701B2 (en) 2017-06-07 2019-04-16 Micron Technology, Inc. Data transfer between subarrays in memory
US10152271B1 (en) 2017-06-07 2018-12-11 Micron Technology, Inc. Data replication
US10318168B2 (en) 2017-06-19 2019-06-11 Micron Technology, Inc. Apparatuses and methods for simultaneous in data path compute operations
JP6461260B1 (ja) 2017-08-02 2019-01-30 Ntn株式会社 塗布機構及び塗布装置
US10162005B1 (en) 2017-08-09 2018-12-25 Micron Technology, Inc. Scan chain operations
US10534553B2 (en) 2017-08-30 2020-01-14 Micron Technology, Inc. Memory array accessibility
US10346092B2 (en) 2017-08-31 2019-07-09 Micron Technology, Inc. Apparatuses and methods for in-memory operations using timing circuitry
US10416927B2 (en) 2017-08-31 2019-09-17 Micron Technology, Inc. Processing in memory
US10741239B2 (en) 2017-08-31 2020-08-11 Micron Technology, Inc. Processing in memory device including a row address strobe manager
US10409739B2 (en) 2017-10-24 2019-09-10 Micron Technology, Inc. Command selection policy
US10606743B2 (en) * 2017-12-05 2020-03-31 Micron Technology, Inc. Data movement operations in non-volatile memory
US10522210B2 (en) 2017-12-14 2019-12-31 Micron Technology, Inc. Apparatuses and methods for subarray addressing
US10332586B1 (en) 2017-12-19 2019-06-25 Micron Technology, Inc. Apparatuses and methods for subrow addressing
US10614875B2 (en) 2018-01-30 2020-04-07 Micron Technology, Inc. Logical operations using memory cells
US11194477B2 (en) 2018-01-31 2021-12-07 Micron Technology, Inc. Determination of a match between data values stored by three or more arrays
US10437557B2 (en) 2018-01-31 2019-10-08 Micron Technology, Inc. Determination of a match between data values stored by several arrays
KR102504332B1 (ko) 2018-02-21 2023-02-28 삼성전자주식회사 서로 이격되어 배치되는 범프 어레이들을 포함하는 메모리 장치 및 이를 포함하는 전자 장치
US10725696B2 (en) 2018-04-12 2020-07-28 Micron Technology, Inc. Command selection policy with read priority
US10636459B2 (en) 2018-05-30 2020-04-28 Micron Technology, Inc. Wear leveling
US10440341B1 (en) 2018-06-07 2019-10-08 Micron Technology, Inc. Image processor formed in an array of memory cells
US11175915B2 (en) 2018-10-10 2021-11-16 Micron Technology, Inc. Vector registers implemented in memory
US10769071B2 (en) 2018-10-10 2020-09-08 Micron Technology, Inc. Coherent memory access
US10483978B1 (en) 2018-10-16 2019-11-19 Micron Technology, Inc. Memory device processing
US11184446B2 (en) 2018-12-05 2021-11-23 Micron Technology, Inc. Methods and apparatus for incentivizing participation in fog networks
US10877731B1 (en) * 2019-06-18 2020-12-29 Gsi Technology, Inc. Processing array device that performs one cycle full adder operation and bit line read/write logic features
US10958272B2 (en) 2019-06-18 2021-03-23 Gsi Technology, Inc. Computational memory cell and processing array device using complementary exclusive or memory cells
US10930341B1 (en) * 2019-06-18 2021-02-23 Gsi Technology, Inc. Processing array device that performs one cycle full adder operation and bit line read/write logic features
US10867655B1 (en) 2019-07-08 2020-12-15 Micron Technology, Inc. Methods and apparatus for dynamically adjusting performance of partitioned memory
US11360768B2 (en) 2019-08-14 2022-06-14 Micron Technolgy, Inc. Bit string operations in memory
US11449577B2 (en) 2019-11-20 2022-09-20 Micron Technology, Inc. Methods and apparatus for performing video processing matrix operations within a memory array
US11853385B2 (en) 2019-12-05 2023-12-26 Micron Technology, Inc. Methods and apparatus for performing diversity matrix operations within a memory array
US11262949B2 (en) * 2020-05-28 2022-03-01 Advanced Micro Devices, Inc. Command throughput in PIM-enabled memory using available data bus bandwidth
US11227641B1 (en) 2020-07-21 2022-01-18 Micron Technology, Inc. Arithmetic operations in memory
US11462263B2 (en) * 2020-12-22 2022-10-04 Qualcomm Incorporated Burst-mode memory with column multiplexer
CN114461561B (zh) * 2022-01-28 2024-04-09 华为数字能源技术有限公司 地址确定方法、地址适配表生成方法、以及换电柜

Family Cites Families (277)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4380046A (en) 1979-05-21 1983-04-12 Nasa Massively parallel processor computer
JPS5619586U (ko) 1979-07-25 1981-02-20
JPS6032911B2 (ja) * 1979-07-26 1985-07-31 株式会社東芝 半導体記憶装置
US4435792A (en) 1982-06-30 1984-03-06 Sun Microsystems, Inc. Raster memory manipulation apparatus
JPS59177610U (ja) 1982-12-28 1984-11-28 旭硝子株式会社 カ−テンウオ−ルの取付構造
US4727474A (en) 1983-02-18 1988-02-23 Loral Corporation Staging memory for massively parallel processor
JPS59188764A (ja) * 1983-04-11 1984-10-26 Hitachi Ltd メモリ装置
JPS59188764U (ja) 1983-06-02 1984-12-14 山田　達造 車両修理用支持装置
JPS61149989A (ja) * 1984-12-25 1986-07-08 富士通株式会社 半導体記憶装置
US4745577A (en) 1984-11-20 1988-05-17 Fujitsu Limited Semiconductor memory device with shift registers for high speed reading and writing
EP0214718A3 (en) 1985-07-22 1990-04-04 Alliant Computer Systems Corporation Digital computer
JPS6346581A (ja) * 1986-08-13 1988-02-27 Toshiba Corp 半導体記憶装置
JPH0344888Y2 (ko) 1986-12-26 1991-09-20
JPS6491253A (en) * 1987-09-30 1989-04-10 Takeshi Sakamura Data processor
US5201039A (en) 1987-09-30 1993-04-06 Mitsubishi Denki Kabushiki Kaisha Multiple address-space data processor with addressable register and context switching
JPH0831168B2 (ja) 1987-11-06 1996-03-27 沖電気工業株式会社 窓口用自動取引装置
US4843264A (en) 1987-11-25 1989-06-27 Visic, Inc. Dynamic sense amplifier for CMOS static RAM
JPH0618292Y2 (ja) 1987-12-07 1994-05-11 株式会社ユニシアジェックス ヒータ付酸素センサ
US5276643A (en) * 1988-08-11 1994-01-04 Siemens Aktiengesellschaft Integrated semiconductor circuit
JPH0713858B2 (ja) * 1988-08-30 1995-02-15 三菱電機株式会社 半導体記憶装置
US5023838A (en) 1988-12-02 1991-06-11 Ncr Corporation Random access memory device with integral logic capability
US4958378A (en) 1989-04-26 1990-09-18 Sun Microsystems, Inc. Method and apparatus for detecting changes in raster data
US5253308A (en) 1989-06-21 1993-10-12 Amber Engineering, Inc. Massively parallel digital image data processor using pixel-mapped input/output and relative indexed addressing
JP2865712B2 (ja) * 1989-07-12 1999-03-08 株式会社日立製作所 半導体記憶装置
EP0446721B1 (en) 1990-03-16 2000-12-20 Texas Instruments Incorporated Distributed processing memory
US5034636A (en) 1990-06-04 1991-07-23 Motorola, Inc. Sense amplifier with an integral logic function
US5210850A (en) 1990-06-15 1993-05-11 Compaq Computer Corporation Memory address space determination using programmable limit registers with single-ended comparators
JP3361825B2 (ja) 1990-08-22 2003-01-07 テキサス インスツルメンツ インコーポレイテツド メモリ・アレイ・アーキテクチャ
JPH06103599B2 (ja) 1990-11-16 1994-12-14 三菱電機株式会社 半導体集積回路装置
US5325519A (en) 1991-10-18 1994-06-28 Texas Microsystems, Inc. Fault tolerant computer with archival rollback capabilities
FR2685973B1 (fr) 1992-01-03 1994-02-25 France Telecom Point memoire pour memoire associative.
KR950005095Y1 (ko) 1992-03-18 1995-06-22 문정환 양방향성 그로벌 비트 라인을 갖는 dram
KR940004434A (ko) 1992-08-25 1994-03-15 윌리엄 이. 힐러 스마트 다이나믹 랜덤 억세스 메모리 및 그 처리방법
KR950004854B1 (ko) 1992-10-08 1995-05-15 삼성전자 주식회사 반도체 메모리 장치
US5440482A (en) 1993-03-25 1995-08-08 Taligent, Inc. Forward and reverse Boyer-Moore string searching of multilingual text having a defined collation order
US5485373A (en) 1993-03-25 1996-01-16 Taligent, Inc. Language-sensitive text searching system with modified Boyer-Moore process
US5754478A (en) 1993-04-20 1998-05-19 Micron Technology, Inc. Fast, low power, write scheme for memory circuits using pulsed off isolation device
US5369622A (en) 1993-04-20 1994-11-29 Micron Semiconductor, Inc. Memory with isolated digit lines
JP2663838B2 (ja) 1993-07-27 1997-10-15 日本電気株式会社 半導体集積回路装置
JP3252306B2 (ja) 1993-08-10 2002-02-04 株式会社日立製作所 半導体不揮発性記憶装置
JP3904244B2 (ja) 1993-09-17 2007-04-11 株式会社ルネサステクノロジ シングル・チップ・データ処理装置
JP3251421B2 (ja) 1994-04-11 2002-01-28 株式会社日立製作所 半導体集積回路
US5655113A (en) * 1994-07-05 1997-08-05 Monolithic System Technology, Inc. Resynchronization circuit for a memory system and method of operating same
US5481500A (en) 1994-07-22 1996-01-02 International Business Machines Corporation Precharged bit decoder and sense amplifier with integrated latch usable in pipelined memories
US5615404A (en) 1994-10-31 1997-03-25 Intel Corporation System having independently addressable bus interfaces coupled to serially connected multi-ported signal distributors generating and maintaining frame based polling schedule favoring isochronous peripherals
US5638128A (en) 1994-11-08 1997-06-10 General Instrument Corporation Of Delaware Pixel interpolation filters for video decompression processor
US5724366A (en) 1995-05-16 1998-03-03 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device
KR0146530B1 (ko) 1995-05-25 1998-09-15 김광호 단속제어회로를 구비한 반도체 메모리 장치와 제어방법
JPH08335390A (ja) * 1995-06-08 1996-12-17 Mitsubishi Electric Corp ダイナミック型半導体記憶装置
US7301541B2 (en) 1995-08-16 2007-11-27 Microunity Systems Engineering, Inc. Programmable processor and method with wide operations
US6385634B1 (en) 1995-08-31 2002-05-07 Intel Corporation Method for performing multiply-add operations on packed data
JP2812262B2 (ja) 1995-08-31 1998-10-22 日本電気株式会社 連想記憶装置
JP2817836B2 (ja) 1995-11-30 1998-10-30 日本電気株式会社 半導体メモリ装置
JP3356612B2 (ja) 1996-02-29 2002-12-16 インターナショナル・ビジネス・マシーンズ・コーポレーション 高速な輪郭スムージング方法及び装置
US6092186A (en) 1996-05-07 2000-07-18 Lucent Technologies Inc. Apparatus and method for aborting un-needed instruction fetches in a digital microprocessor device
US5915084A (en) 1996-09-30 1999-06-22 Advanced Micro Devices, Inc. Scannable sense amplifier circuit
US5991209A (en) 1997-04-11 1999-11-23 Raytheon Company Split sense amplifier and staging buffer for wide memory architecture
JP3592887B2 (ja) 1997-04-30 2004-11-24 株式会社東芝 不揮発性半導体記憶装置
US6510098B1 (en) * 1997-05-28 2003-01-21 Cirrus Logic, Inc. Method and apparatus for transferring data in a dual port memory
JPH1115773A (ja) 1997-06-24 1999-01-22 Matsushita Electron Corp 半導体集積回路、コンピュータシステム、データ処理装置及びデータ処理方法
US5935263A (en) 1997-07-01 1999-08-10 Micron Technology, Inc. Method and apparatus for memory array compressed data testing
US6195734B1 (en) 1997-07-02 2001-02-27 Micron Technology, Inc. System for implementing a graphic address remapping table as a virtual register file in system memory
US6181698B1 (en) 1997-07-09 2001-01-30 Yoichi Hariguchi Network routing table using content addressable memory
US6025221A (en) 1997-08-22 2000-02-15 Micron Technology, Inc. Processing methods of forming integrated circuitry memory devices, methods of forming DRAM arrays, and related semiconductor masks
US5991785A (en) 1997-11-13 1999-11-23 Lucent Technologies Inc. Determining an extremum value and its index in an array using a dual-accumulation processor
US5867429A (en) 1997-11-19 1999-02-02 Sandisk Corporation High density non-volatile flash memory without adverse effects of electric field coupling between adjacent floating gates
US6163862A (en) 1997-12-01 2000-12-19 International Business Machines Corporation On-chip test circuit for evaluating an on-chip signal using an external test signal
JP3488612B2 (ja) 1997-12-11 2004-01-19 株式会社東芝 センス増幅回路
US5986942A (en) 1998-01-20 1999-11-16 Nec Corporation Semiconductor memory device
JPH11260057A (ja) 1998-03-13 1999-09-24 Nec Corp 半導体記憶装置
JPH11265995A (ja) 1998-03-17 1999-09-28 Mitsubishi Electric Corp 半導体記憶装置
JPH11306751A (ja) 1998-04-22 1999-11-05 Toshiba Corp 半導体記憶装置
JPH11338767A (ja) * 1998-05-22 1999-12-10 Mitsubishi Heavy Ind Ltd 画像処理用機能メモリ装置
US6005799A (en) 1998-08-06 1999-12-21 Silicon Aquarius Methods and circuits for single-memory dynamic cell multivalue data storage
US6141286A (en) 1998-08-21 2000-10-31 Micron Technology, Inc. Embedded DRAM architecture with local data drivers and programmable number of data read and data write lines
US7409694B2 (en) 1998-09-09 2008-08-05 Microsoft Corporation Highly componentized system architecture with loadable virtual memory manager
JP2000173269A (ja) 1998-12-08 2000-06-23 Mitsubishi Electric Corp 半導体記憶装置
KR100381968B1 (ko) 1998-12-30 2004-03-24 주식회사 하이닉스반도체 고속동작용디램
US5999435A (en) 1999-01-15 1999-12-07 Fast-Chip, Inc. Content addressable memory device
US6389507B1 (en) 1999-01-15 2002-05-14 Gigabus, Inc. Memory device search system and method
US6134164A (en) 1999-04-22 2000-10-17 International Business Machines Corp. Sensing circuit for a memory cell array
US6741104B2 (en) 1999-05-26 2004-05-25 Micron Technology, Inc. DRAM sense amplifier for low voltages
US6157578A (en) 1999-07-15 2000-12-05 Stmicroelectronics, Inc. Method and apparatus for accessing a memory device
US6208544B1 (en) 1999-09-09 2001-03-27 Harris Corporation Content addressable memory cell providing simultaneous read and compare capability
US6578058B1 (en) 1999-10-06 2003-06-10 Agilent Technologies, Inc. System and method for comparing values from target systems
US7124221B1 (en) 1999-10-19 2006-10-17 Rambus Inc. Low latency multi-level communication interface
US6418498B1 (en) 1999-12-30 2002-07-09 Intel Corporation Integrated system management memory for system management interrupt handler independent of BIOS and operating system
JP4627103B2 (ja) 2000-01-18 2011-02-09 富士通セミコンダクター株式会社 半導体記憶装置及びその制御方法
AU2000224587A1 (en) 2000-02-04 2001-08-14 Hitachi Ltd. Semiconductor device
US20010042069A1 (en) 2000-02-29 2001-11-15 Petrov Peter D. Method and apparatus for building a memory image
JP3983969B2 (ja) 2000-03-08 2007-09-26 株式会社東芝 不揮発性半導体記憶装置
US7028170B2 (en) 2000-03-08 2006-04-11 Sun Microsystems, Inc. Processing architecture having a compare capability
US6678678B2 (en) 2000-03-09 2004-01-13 Braodcom Corporation Method and apparatus for high speed table search
JP3822412B2 (ja) 2000-03-28 2006-09-20 株式会社東芝 半導体記憶装置
US6965648B1 (en) 2000-05-04 2005-11-15 Sun Microsystems, Inc. Source synchronous link integrity validation
WO2002005281A2 (en) 2000-07-07 2002-01-17 Mosaid Technologies Incorporated A high speed dram architecture with uniform access latency
US6466499B1 (en) 2000-07-11 2002-10-15 Micron Technology, Inc. DRAM sense amplifier having pre-charged transistor body nodes
WO2002017262A2 (en) 2000-08-21 2002-02-28 United States Postal Services Delivery point validation system
US6301164B1 (en) 2000-08-25 2001-10-09 Micron Technology, Inc. Antifuse method to repair columns in a prefetched output memory architecture
US6704828B1 (en) 2000-08-31 2004-03-09 Micron Technology, Inc. System and method for implementing data pre-fetch having reduced data lines and/or higher data rates
US6948056B1 (en) 2000-09-28 2005-09-20 Intel Corporation Maintaining even and odd array pointers to extreme values by searching and comparing multiple elements concurrently where a pointer is adjusted after processing to account for a number of pipeline stages
FR2818425B1 (fr) * 2000-12-15 2003-04-04 St Microelectronics Sa Amplificateur de lecture de cellules memoire a fonction logique de type ou-exclusif
US6304477B1 (en) 2001-01-31 2001-10-16 Motorola, Inc. Content addressable magnetic random access memory
US6563754B1 (en) 2001-02-08 2003-05-13 Integrated Device Technology, Inc. DRAM circuit with separate refresh memory
US6650158B2 (en) 2001-02-21 2003-11-18 Ramtron International Corporation Ferroelectric non-volatile logic elements
US6807614B2 (en) 2001-07-19 2004-10-19 Shine C. Chung Method and apparatus for using smart memories in computing
US7546438B2 (en) 2001-07-19 2009-06-09 Chung Shine C Algorithm mapping, specialized instructions and architecture features for smart memory computing
ITRM20010531A1 (it) 2001-08-31 2003-02-28 Micron Technology Inc Dispositivo rilevatore a bassa potenza e alta tensione per memorie ditipo flash.
US7260672B2 (en) 2001-09-07 2007-08-21 Intel Corporation Using data stored in a destructive-read memory
US7062689B2 (en) 2001-12-20 2006-06-13 Arm Limited Method and apparatus for memory self testing
US6717876B2 (en) * 2001-12-28 2004-04-06 Mosaid Technologies Incorporated Matchline sensing for content addressable memories
EP1461811B1 (en) * 2001-12-28 2006-03-29 Mosaid Technologies Incorporated Low power content addressable memory architecture
US20040073773A1 (en) 2002-02-06 2004-04-15 Victor Demjanenko Vector processor architecture and methods performed therein
US6707729B2 (en) 2002-02-15 2004-03-16 Micron Technology, Inc. Physically alternating sense amplifier activation
WO2003088033A1 (en) 2002-04-09 2003-10-23 University Of Rochester Multiplier-based processor-in-memory architectures for image and graphics processing
JP2003331598A (ja) 2002-05-13 2003-11-21 Mitsubishi Electric Corp 半導体記憶装置
US7406494B2 (en) 2002-05-14 2008-07-29 Texas Instruments Incorporated Method of generating a cycle-efficient bit-reverse index array for a wireless communication system
JP2003346484A (ja) 2002-05-23 2003-12-05 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US6789099B2 (en) 2002-06-10 2004-09-07 International Business Machines Corporation Sense-amp based adder with source follower evaluation tree
US7054178B1 (en) 2002-09-06 2006-05-30 Etron Technology, Inc. Datapath architecture for high area efficiency
US6987693B2 (en) 2002-09-24 2006-01-17 Sandisk Corporation Non-volatile memory and method with reduced neighboring field errors
US7079407B1 (en) 2002-10-18 2006-07-18 Netlogic Microsystems, Inc. Content addressable memory (CAM) device including match line sensing
US6765834B2 (en) 2002-11-19 2004-07-20 Hewlett-Packard Development Company, L.P. System and method for sensing memory cells of an array of memory cells
KR100546307B1 (ko) 2002-12-05 2006-01-26 삼성전자주식회사 글로벌 입출력라인을 프리차지 및/또는 이퀄라이징하기위한 프리차지 회로를 구비하는 반도체 장치 및프리차지 및/또는 이퀄라이즈하는 트랜지스터의 레이아웃
US6731542B1 (en) 2002-12-05 2004-05-04 Advanced Micro Devices, Inc. Circuit for accurate memory read operations
US6888372B1 (en) 2002-12-20 2005-05-03 Altera Corporation Programmable logic device with soft multiplier
AU2002353406A1 (en) 2002-12-27 2004-07-22 Solid State System Co., Ltd. Nonvolatile memory unit with specific cache
US7346903B2 (en) 2003-02-04 2008-03-18 Sun Microsystems, Inc. Compiling and linking modules of a cycle-based logic design
US6768679B1 (en) 2003-02-10 2004-07-27 Advanced Micro Devices, Inc. Selection circuit for accurate memory read operations
US6819612B1 (en) 2003-03-13 2004-11-16 Advanced Micro Devices, Inc. Apparatus and method for a sense amplifier circuit that samples and holds a reference voltage
US6865122B2 (en) 2003-04-11 2005-03-08 Intel Corporation Reclaiming blocks in a block-alterable memory
US7447720B2 (en) 2003-04-23 2008-11-04 Micron Technology, Inc. Method for finding global extrema of a set of bytes distributed across an array of parallel processing elements
US7454451B2 (en) 2003-04-23 2008-11-18 Micron Technology, Inc. Method for finding local extrema of a set of values for a parallel processing element
US7574466B2 (en) 2003-04-23 2009-08-11 Micron Technology, Inc. Method for finding global extrema of a set of shorts distributed across an array of parallel processing elements
US9015390B2 (en) 2003-04-25 2015-04-21 Micron Technology, Inc. Active memory data compression system and method
DE10319271A1 (de) 2003-04-29 2004-11-25 Infineon Technologies Ag Speicher-Schaltungsanordnung und Verfahren zur Herstellung
JP3898152B2 (ja) 2003-05-27 2007-03-28 ローム株式会社 演算機能付き記憶装置および演算記憶方法
CN1846278B (zh) 2003-09-04 2010-04-28 Nxp股份有限公司 集成电路和高速缓冲存储器的重新映射方法
US6956770B2 (en) 2003-09-17 2005-10-18 Sandisk Corporation Non-volatile memory and method with bit line compensation dependent on neighboring operating modes
US7177183B2 (en) 2003-09-30 2007-02-13 Sandisk 3D Llc Multiple twin cell non-volatile memory array and logic block structure and method therefor
US7913125B2 (en) 2003-11-04 2011-03-22 Lsi Corporation BISR mode to test the redundant elements and regular functional memory to avoid test escapes
US6950771B1 (en) 2003-12-09 2005-09-27 Xilinx, Inc. Correlation of electrical test data with physical defect data
US7401281B2 (en) 2004-01-29 2008-07-15 International Business Machines Corporation Remote BIST high speed test and redundancy calculation
US7631236B2 (en) 2004-01-29 2009-12-08 International Business Machines Corporation Hybrid built-in self test (BIST) architecture for embedded memory arrays and an associated method
JP4819316B2 (ja) 2004-02-23 2011-11-24 ルネサスエレクトロニクス株式会社 半導体装置
US7088606B2 (en) 2004-03-10 2006-08-08 Altera Corporation Dynamic RAM storage techniques
US7020017B2 (en) 2004-04-06 2006-03-28 Sandisk Corporation Variable programming of non-volatile memory
US7120063B1 (en) 2004-05-07 2006-10-10 Spansion Llc Flash memory cell and methods for programming and erasing
US8522205B2 (en) 2004-05-18 2013-08-27 Oracle International Corporation Packaging multiple groups of read-only files of an application's components into multiple shared libraries
JP2006127460A (ja) 2004-06-09 2006-05-18 Renesas Technology Corp 半導体装置、半導体信号処理装置、およびクロスバースイッチ
US7061817B2 (en) 2004-06-30 2006-06-13 Micron Technology, Inc. Data path having grounded precharge operation and test compression capability
US7116602B2 (en) 2004-07-15 2006-10-03 Micron Technology, Inc. Method and system for controlling refresh to avoid memory cell data losses
US7434024B2 (en) 2004-08-30 2008-10-07 Ati Technologies, Inc. SIMD processor with register addressing, buffer stall and methods
US20060069849A1 (en) 2004-09-30 2006-03-30 Rudelic John C Methods and apparatus to update information in a memory
US7685365B2 (en) 2004-09-30 2010-03-23 Intel Corporation Transactional memory execution utilizing virtual memory
US20060149804A1 (en) 2004-11-30 2006-07-06 International Business Machines Corporation Multiply-sum dot product instruction with mask and splat
US7230851B2 (en) 2004-12-23 2007-06-12 Sandisk Corporation Reducing floating gate to floating gate coupling effect
KR100673901B1 (ko) 2005-01-28 2007-01-25 주식회사 하이닉스반도체 저전압용 반도체 메모리 장치
US7543119B2 (en) 2005-02-10 2009-06-02 Richard Edward Hessel Vector processor
US7624313B2 (en) 2005-03-28 2009-11-24 Hewlett-Packard Development Company, L.P. TCAM BIST with redundancy
US7196928B2 (en) 2005-04-05 2007-03-27 Sandisk Corporation Compensating for coupling during read operations of non-volatile memory
US7187585B2 (en) 2005-04-05 2007-03-06 Sandisk Corporation Read operation for non-volatile storage that includes compensation for coupling
US8824205B2 (en) * 2005-04-11 2014-09-02 Micron Technology, Inc. Non-volatile electronic memory device with NAND structure being monolithically integrated on semiconductor
US7193898B2 (en) 2005-06-20 2007-03-20 Sandisk Corporation Compensation currents in non-volatile memory read operations
KR100720644B1 (ko) 2005-11-17 2007-05-21 삼성전자주식회사 메모리 장치 및 메모리 그 동작 방법
WO2007069295A1 (ja) 2005-12-13 2007-06-21 Spansion Llc 半導体装置およびその制御方法
JP5129450B2 (ja) 2006-01-16 2013-01-30 ルネサスエレクトロニクス株式会社 情報処理装置
US8077533B2 (en) 2006-01-23 2011-12-13 Freescale Semiconductor, Inc. Memory and method for sensing data in a memory using complementary sensing scheme
JP4989900B2 (ja) 2006-01-31 2012-08-01 ルネサスエレクトロニクス株式会社 並列演算処理装置
US7400532B2 (en) 2006-02-16 2008-07-15 Micron Technology, Inc. Programming method to reduce gate coupling interference for non-volatile memory
KR100755370B1 (ko) 2006-04-17 2007-09-04 삼성전자주식회사 반도체 메모리 장치
TW200828333A (en) 2006-04-28 2008-07-01 Samsung Electronics Co Ltd Sense amplifier circuit and sense amplifier-based flip-flop having the same
US7752417B2 (en) 2006-06-05 2010-07-06 Oracle America, Inc. Dynamic selection of memory virtualization techniques
US7372715B2 (en) 2006-06-14 2008-05-13 Micron Technology, Inc. Architecture and method for NAND flash memory
US8069377B2 (en) 2006-06-26 2011-11-29 Micron Technology, Inc. Integrated circuit having memory array including ECC and column redundancy and method of operating the same
US7724559B2 (en) 2006-07-14 2010-05-25 International Business Machines Corporation Self-referenced match-line sense amplifier for content addressable memories
US7443729B2 (en) 2006-07-20 2008-10-28 Sandisk Corporation System that compensates for coupling based on sensing a neighbor using coupling
US7885119B2 (en) 2006-07-20 2011-02-08 Sandisk Corporation Compensating for coupling during programming
US7692466B2 (en) 2006-08-18 2010-04-06 Ati Technologies Ulc Sense amplifier based flip-flop
US7805587B1 (en) 2006-11-01 2010-09-28 Nvidia Corporation Memory addressing controlled by PTE fields
US8151082B2 (en) 2007-12-06 2012-04-03 Fusion-Io, Inc. Apparatus, system, and method for converting a storage request into an append data storage command
US7471536B2 (en) 2006-12-08 2008-12-30 Texas Instruments Incorporated Match mismatch emulation scheme for an addressed location in a CAM
US7460387B2 (en) 2007-01-05 2008-12-02 International Business Machines Corporation eDRAM hierarchical differential sense amp
US7743303B2 (en) 2007-01-22 2010-06-22 Micron Technology, Inc. Defective memory block remapping method and system, and memory device and processor-based system using same
US7937535B2 (en) 2007-02-22 2011-05-03 Arm Limited Managing cache coherency in a data processing apparatus
US7804718B2 (en) 2007-03-07 2010-09-28 Mosaid Technologies Incorporated Partial block erase architecture for flash memory
US7492640B2 (en) 2007-06-07 2009-02-17 Sandisk Corporation Sensing with bit-line lockout control in non-volatile memory
JP2009009665A (ja) 2007-06-29 2009-01-15 Elpida Memory Inc 半導体記憶装置
US7996749B2 (en) 2007-07-03 2011-08-09 Altera Corporation Signal loss detector for high-speed serial interface of a programmable logic device
US7489543B1 (en) 2007-07-25 2009-02-10 Micron Technology, Inc. Programming multilevel cell memory arrays
US7694195B2 (en) 2007-08-14 2010-04-06 Dell Products L.P. System and method for using a memory mapping function to map memory defects
US7869273B2 (en) 2007-09-04 2011-01-11 Sandisk Corporation Reducing the impact of interference during programming
US7787319B2 (en) 2007-09-06 2010-08-31 Innovative Silicon Isi Sa Sense amplifier circuitry for integrated circuit having memory cell array, and method of operating same
US8042082B2 (en) 2007-09-12 2011-10-18 Neal Solomon Three dimensional memory in a system on a chip
US7965564B2 (en) 2007-09-18 2011-06-21 Zikbit Ltd. Processor arrays made of standard memory cells
US7663928B2 (en) 2007-10-09 2010-02-16 Ememory Technology Inc. Sense amplifier circuit having current mirror architecture
US8200932B2 (en) 2007-10-19 2012-06-12 Virident Systems Inc. Managing memory systems containing components with asymmetric characteristics
US7924628B2 (en) 2007-11-14 2011-04-12 Spansion Israel Ltd Operation of a non-volatile memory array
US7646648B2 (en) * 2007-12-03 2010-01-12 International Business Machines Corporation Apparatus and method for implementing memory array device with built in computational capability
US7979667B2 (en) 2007-12-10 2011-07-12 Spansion Llc Memory array search engine
US7755960B2 (en) 2007-12-17 2010-07-13 Stmicroelectronics Sa Memory including a performance test circuit
US8495438B2 (en) 2007-12-28 2013-07-23 Texas Instruments Incorporated Technique for memory imprint reliability improvement
US7808854B2 (en) 2008-02-19 2010-10-05 Kabushiki Kaisha Toshiba Systems and methods for data transfers between memory cells
JP5194302B2 (ja) 2008-02-20 2013-05-08 ルネサスエレクトロニクス株式会社 半導体信号処理装置
US20090254694A1 (en) 2008-04-02 2009-10-08 Zikbit Ltd. Memory device with integrated parallel processing
US8332580B2 (en) 2008-04-02 2012-12-11 Zikbit Ltd. System, method and apparatus for memory with embedded associative section for computations
US7957206B2 (en) 2008-04-04 2011-06-07 Micron Technology, Inc. Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same
US8339824B2 (en) 2008-07-02 2012-12-25 Cooke Laurence H Nearest neighbor serial content addressable memory
US8555037B2 (en) 2008-08-15 2013-10-08 Apple Inc. Processing vectors using wrapping minima and maxima instructions in the macroscalar architecture
US8417921B2 (en) 2008-08-15 2013-04-09 Apple Inc. Running-min and running-max instructions for processing vectors using a base value from a key element of an input vector
US8259509B2 (en) 2008-08-18 2012-09-04 Elpida Memory, Inc. Semiconductor memory device and method with auxiliary I/O line assist circuit and functionality
ITRM20080543A1 (it) 2008-10-09 2010-04-10 Micron Technology Inc Architettura e metodo per la programmazione di memorie.
KR101596283B1 (ko) 2008-12-19 2016-02-23 삼성전자 주식회사 개선된 로컬 입출력라인 프리차아지 스킴을 갖는 반도체 메모리 장치
KR101622922B1 (ko) 2009-03-06 2016-05-20 삼성전자 주식회사 개선된 로컬 입출력라인 프리차아지 스킴을 갖는 반도체 메모리 장치
US8484276B2 (en) 2009-03-18 2013-07-09 International Business Machines Corporation Processing array data on SIMD multi-core processor architectures
KR20100134235A (ko) 2009-06-15 2010-12-23 삼성전자주식회사 반도체 메모리 장치
US7898864B2 (en) 2009-06-24 2011-03-01 Sandisk Corporation Read operation for memory with compensation for coupling based on write-erase cycles
US8412987B2 (en) 2009-06-30 2013-04-02 Micron Technology, Inc. Non-volatile memory to store memory remap information
US8412985B1 (en) 2009-06-30 2013-04-02 Micron Technology, Inc. Hardwired remapped memory
US8238173B2 (en) 2009-07-16 2012-08-07 Zikbit Ltd Using storage cells to perform computation
JP4951041B2 (ja) 2009-08-06 2012-06-13 株式会社東芝 半導体記憶装置
US8059438B2 (en) 2009-08-28 2011-11-15 International Business Machines Corporation Content addressable memory array programmed to perform logic operations
US8077532B2 (en) 2009-09-02 2011-12-13 Micron Technology, Inc. Small unit internal verify read in a memory device
US8482975B2 (en) 2009-09-14 2013-07-09 Micron Technology, Inc. Memory kink checking
US8495465B1 (en) 2009-10-15 2013-07-23 Apple Inc. Error correction coding over multiple memory pages
US20120246380A1 (en) 2009-10-21 2012-09-27 Avidan Akerib Neighborhood operations for parallel processing
US9477636B2 (en) 2009-10-21 2016-10-25 Micron Technology, Inc. Memory having internal processors and data communication methods in memory
US8650232B2 (en) 2009-10-26 2014-02-11 Via Technologies, Inc. System and method for determination of a horizontal minimum of digital values
KR101634340B1 (ko) 2009-11-03 2016-06-28 삼성전자주식회사 반도체 메모리 장치의 프로그램 방법
US8583896B2 (en) 2009-11-13 2013-11-12 Nec Laboratories America, Inc. Massively parallel processing core with plural chains of processing elements and respective smart memory storing select data received from each chain
KR20110054773A (ko) 2009-11-18 2011-05-25 삼성전자주식회사 비트라인 디스털번스를 개선하는 반도체 메모리 장치
US8089815B2 (en) 2009-11-24 2012-01-03 Sandisk Technologies Inc. Programming memory with bit line floating to reduce channel-to-floating gate coupling
US8605015B2 (en) 2009-12-23 2013-12-10 Syndiant, Inc. Spatial light modulator with masking-comparators
JP2011146102A (ja) 2010-01-15 2011-07-28 Elpida Memory Inc 半導体装置及びデータ処理システム
CN102141905B (zh) 2010-01-29 2015-02-25 上海芯豪微电子有限公司 一种处理器体系结构
US8164942B2 (en) 2010-02-01 2012-04-24 International Business Machines Corporation High performance eDRAM sense amplifier
US8533245B1 (en) 2010-03-03 2013-09-10 Altera Corporation Multipliers with a reduced number of memory blocks
WO2011137189A1 (en) 2010-04-27 2011-11-03 Cornell Research Foundation System and methods for mapping and searching objects in multidimensional space
KR101119371B1 (ko) 2010-04-29 2012-03-06 주식회사 하이닉스반도체 반도체 메모리 장치 및 이의 동작 방법
US8559232B2 (en) 2010-05-03 2013-10-15 Aplus Flash Technology, Inc. DRAM-like NVM memory array and sense amplifier design for high temperature and high endurance operation
US8351278B2 (en) 2010-06-23 2013-01-08 International Business Machines Corporation Jam latch for latching memory array output data
KR101143471B1 (ko) 2010-07-02 2012-05-11 에스케이하이닉스 주식회사 센스앰프 및 이를 포함하는 반도체 장치
US20120017039A1 (en) 2010-07-16 2012-01-19 Plx Technology, Inc. Caching using virtual memory
US8462532B1 (en) 2010-08-31 2013-06-11 Netlogic Microsystems, Inc. Fast quaternary content addressable memory cell
US8347154B2 (en) 2010-09-21 2013-01-01 International Business Machines Corporation Use of hashing function to distinguish random and repeat errors in a memory system
US8904115B2 (en) 2010-09-28 2014-12-02 Texas Instruments Incorporated Cache with multiple access pipelines
US8332367B2 (en) 2010-10-20 2012-12-11 International Business Machines Corporation Parallel data redundancy removal
KR101148352B1 (ko) 2010-11-02 2012-05-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
JP5528987B2 (ja) 2010-11-11 2014-06-25 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
US8553482B2 (en) 2010-11-29 2013-10-08 Apple Inc. Sense amplifier and sense amplifier latch having common control
WO2012104674A1 (en) 2011-01-31 2012-08-09 Freescale Semiconductor, Inc. Integrated circuit device and method for determining an index of an extreme value within an array of values
KR20120088973A (ko) 2011-02-01 2012-08-09 삼성전자주식회사 로컬 센스앰프 회로 및 이를 포함하는 반도체 메모리 장치
JP2012174016A (ja) 2011-02-22 2012-09-10 Renesas Electronics Corp データ処理装置およびそのデータ処理方法
JP5259765B2 (ja) 2011-03-29 2013-08-07 株式会社東芝 不揮発性半導体メモリ
US8725730B2 (en) 2011-05-23 2014-05-13 Hewlett-Packard Development Company, L.P. Responding to a query in a data processing system
US8706958B2 (en) 2011-09-01 2014-04-22 Thomas Hein Data mask encoding in data bit inversion scheme
WO2013062596A1 (en) 2011-10-28 2013-05-02 Hewlett-Packard Development Company, L.P. Row shifting shiftable memory
US8891297B2 (en) 2011-11-01 2014-11-18 Micron Technology, Inc. Memory cell sensing
KR101321481B1 (ko) 2011-11-04 2013-10-28 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이를 위한 테스트 회로
US9830158B2 (en) 2011-11-04 2017-11-28 Nvidia Corporation Speculative execution and rollback
KR20130052971A (ko) 2011-11-14 2013-05-23 삼성전자주식회사 비휘발성 메모리 장치의 동작 방법
GB2511957B (en) 2011-11-22 2015-02-11 Mips Tech Inc Processor with kernel mode access to user space virtual addresses
CN103959237B (zh) 2011-11-30 2016-09-28 英特尔公司 用于提供向量横向比较功能的指令和逻辑
WO2013095592A1 (en) 2011-12-22 2013-06-27 Intel Corporation Apparatus and method for vector compute and accumulate
KR20130072869A (ko) 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 프리차지 회로 및 비휘발성 메모리 장치
US20130286705A1 (en) 2012-04-26 2013-10-31 David B. Grover Low power content addressable memory hitline precharge and sensing circuit
US8938603B2 (en) 2012-05-31 2015-01-20 Samsung Electronics Co., Ltd. Cache system optimized for cache miss detection
US20130332707A1 (en) 2012-06-07 2013-12-12 Intel Corporation Speed up big-number multiplication using single instruction multiple data (simd) architectures
KR102062301B1 (ko) * 2013-01-03 2020-01-03 삼성전자주식회사 메모리 장치의 페이지 복사 방법 및 메모리 시스템의 페이지 관리 방법
US20140215185A1 (en) 2013-01-29 2014-07-31 Atmel Norway Fetching instructions of a loop routine
US9158667B2 (en) 2013-03-04 2015-10-13 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9171153B2 (en) 2013-05-17 2015-10-27 Hewlett-Packard Development Company, L.P. Bloom filter with memory element
US8964496B2 (en) 2013-07-26 2015-02-24 Micron Technology, Inc. Apparatuses and methods for performing compare operations using sensing circuitry
US8971124B1 (en) 2013-08-08 2015-03-03 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9430191B2 (en) 2013-11-08 2016-08-30 Micron Technology, Inc. Division operations for memory
JP6637906B2 (ja) 2014-05-08 2020-01-29 マイクロン テクノロジー，インク． ハイブリッドメモリキューブシステム相互接続ディレクトリベースキャッシュコヒーレンス方法
KR101887797B1 (ko) 2014-05-08 2018-09-10 마이크론 테크놀로지, 인크. 메모리 내 가벼운 일관성

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USD908610S1 (en) 2019-01-31 2021-01-26 Samsung Electronics Co., Ltd. External battery

Also Published As

Publication number Publication date
KR101681460B1 (ko) 2016-11-30
CN105612582B (zh) 2018-08-28
TW201523632A (zh) 2015-06-16
EP3039685B1 (en) 2019-06-05
US20150063052A1 (en) 2015-03-05
EP3039685A1 (en) 2016-07-06
EP3039685A4 (en) 2017-05-31
US9530475B2 (en) 2016-12-27
WO2015031051A1 (en) 2015-03-05
JP5989281B1 (ja) 2016-09-07
US20160005447A1 (en) 2016-01-07
US9153305B2 (en) 2015-10-06
TWI539469B (zh) 2016-06-21
CN105612582A (zh) 2016-05-25
JP2016535916A (ja) 2016-11-17

Similar Documents

Publication Publication Date Title
KR101681460B1 (ko) 독립적으로 자체 어드레스를 갖는 메모리 어레이 어드레스 공간들
US11495274B2 (en) Apparatuses and methods for performing logical operations using sensing circuitry
US10043556B2 (en) Data shifting
US11557326B2 (en) Memory power coordination
US20220199128A1 (en) Apparatuses and methods for performing logical operations using sensing circuitry
CN111052099B (zh) 存储器内处理
US20190378558A1 (en) Apparatuses and methods to reverse data stored in memory
JP5972501B1 (ja) センシング回路を使用して比較演算を実行するための装置及び方法
US10402340B2 (en) Memory array page table walk
US20170243623A1 (en) Modified decode for corner turn
CN109003640B (zh) 存储器中子阵列之间的数据传送
CN112639976A (zh) 使用逻辑运算组件的逻辑运算
US10147467B2 (en) Element value comparison in memory

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant