KR100701844B1 - 서브필드 코딩회로, 이미지 신호 처리회로 및 플라즈마표시장치 - Google Patents

서브필드 코딩회로, 이미지 신호 처리회로 및 플라즈마표시장치 Download PDF

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KR100701844B1
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파이오니아 가부시키가이샤
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Abstract

서브필드 (SF) 코딩 회로는 SF 코딩 캐시 메모리, 룩업 테이블 (LUT) 메모리 및 SF 코딩 제어유닛을 포함한다. SF 코딩 제어유닛은 SF마다 LUT 메모리에 기록하기 위하여 코딩 캐시 메모리로부터 SF 코딩 데이터 및 설정 계조값을 판독한다. 제어유닛은 프레임 메모리 제어유닛으로부터 이미지 신호의 계조값을 어드레스로 이용하여 LUT 메모리를 액세스한 다음, LUT 메모리에 입력되는 이미지 신호의 계조값에 대응하는 SF 코딩 데이터를 직렬/병렬 변환유닛으로 출력한다.
서브필드 코딩회로, 이미지 신호 처리회로, 플라즈마 표시장치

Description

서브필드 코딩회로, 이미지 신호 처리회로 및 플라즈마 표시장치{SUBFIELD CODING CIRCUIT, IMAGE SIGNAL PROCESSING CIRCUIT, AND PLASMA DISPLAY}
도 1 은 이미지신호처리회로의 구성 (제 1 종래예) 을 나타내는 블록도.
도 2 는 이미지신호처리회로의 서브필드 (SF) 코딩 회로의 구성 (제 2 종래예) 을 나타내는 블록도.
도 3 은 서브필드 표시방법의 타이밍을 나타내는 다이어그램.
도 4 는 이미지신호처리회로의 구성 (제 2 종래예) 을 나타내는 블록도.
도 5 는 플라즈마 표시장치의 구성 (본 발명) 을 나타내는 블록도.
도 6 은 본 발명에 따른 플라즈마 표시장치의 이미지 신호처리회로의 동작을 나타내는 플로우차트.
도 7 은 본 발명에 따른 플라즈마 표시장치의 이미지 신호처리회로에서의 서브필드 (SF) 코딩 캐시 메모리에 기록된 서브필드 (SF) 코딩 데이터를 설정하는 에를 나타내는 다이어그램.
도 8 은 본 발명에 따른 플라즈마 표시장치의 표시신호처리회로에서의 서브필드 (SF) 코딩회로의 동작을 나타내는 플로우차트.
도 9 는 본 발명에 따른 플라즈마 표시장치의 표시신호 처리회로에서의 서브필드 (SF) 코딩회로의 구성을 나타내는 다이어그램.
* 도면의 주요 부분에 대한 부호의 설명 *
20: 플라즈마 표시장치
21: 표시제어유닛
22: 비휘발성 메모리
23: 신호처리 LSI (신호처리 LSI 칩)
24: 표시유닛
25: 플라즈마 표시패널
26: 스캔 드라이버
27: 데이터 드라이버
28, 29: 고전압 펄스부
30: 이미지신호처리회로
31: 비디오신호처리유닛
32: 서브필드 코딩회로
33: 프레임메모리 제어유닛
34: 직렬/병렬 변환유닛
35: 프레임 메모리
본 발명은 입력 이미지 신호(RGB 이미지 신호) 를 서브필드 코딩데이터로 변 환하기 위한 서브필드 코딩회로, 이미지 신호처리회로, 및 플라즈마 표시장치에 관한 것이다.
플랫패널 표시장치를 가진 표시장치들의 예로는, 플라즈마 표시장치들 (PDP들), 유기/무기 전계발광 (EL) 패널들, 및 다이렉트 미러 장치들 (DMD들) 을 이용한 프로젝션 패널이 있다.
이들 표시장치에서는, 각각의 개별적인 표시셀이 오직 2 개의 값, 즉, "발광" 및 "비발광"만을 가질 수 있다. 따라서, 개별적인 표시셀로부터의 발광의 횟수를 제어하여 색 계조를 표현한다. 예를들어, 컬러 표시에 이용하기 위하여 R (적색), G (녹색), B (청색) 표시셀들로 표현하는 8 bits 색조 (tone) 또는 8 bits 계조의 경우를 고려하기로 한다. 개개의 표시셀들로부터의 발광횟수는 0 내지 255 사이의 적절한 값 (또는 0 내지 255의 공배수 및 이들값에 가까운 정수들) 으로 제어되어 하프톤들을 표현한다. 그 결과, 자연스런 이미지를 표시하는 것이 가능하게 된다. 여기서, 개개의 R, G 및 B 표시셀들의 각각을 컬러 셀이라 한다. R, G 및 B 컬러 셀들로 이루어진 표시셀들의 그룹을 총괄적으로 픽셀이라 한다.
따라서, 통상적으로, 표시셀들로부터의 발광의 횟수를 제어하여 계조들을 표현하는 표시장치들은 서브프레임법 (서브필드법) 을 채용한다. 서브프레임법 (서브필드법) 은 단일 프레임 (또는 단일 필드) 을 복수의 서브프레임 (또는 서브필드) 로 분할하여 이미지의 단일 프레임 (또는 단일필드) 를 표시하는 처리라 하며, 개개의 서브프레임 (또는 서브필드) 에 발광횟수를 할당한다. 또한, 이러한 처 리를 서브프레임 코딩 처리 (서브필드 코딩처리) 라 한다. 이하, 간략한 설명을 위하여, 용어 "프레임" 은 "필드"를 의미한다. 서브프레임은 SF란 약어로 나타낸다.
예를 들어, 각각의 컬러 셀들을 표현하는 상술한 8 bits 계조는 다음 기술에 의해 달성되고 있다. 즉, 1, 2, 4, 8, 16, 32, 64 및 128의 발광횟수는 단일 프레임 내의 8개의 SF들에 할당되는데, 즉, 가장 먼저 표시될 SF1 으로부터 가장 나중에 (8번째로) 표시될 SF8 까지 각각 할당된다. 이후, 각각의 컬러셀에 대하여 각각의 SF에서 발광/비발광 제어를 독립적으로 수행한다.
이후, SF 당 비교적 가장 긴 표시기간을 가지는 표시장치 (표시를 위하여 광을 방출하는데 최장시간의 단일 프레임 기간을 소모하는 표시장치), 특히, PDP 와 같은 표시장치의 경우를 고려하기로 한다. 상술한 바와 같이 입력 이미지 신호 (이미지 데이터) 의 비트수만큼 많이 분할된 SF들을 이용하여 계조표현을 이루는 경우, 동영상 의사 윤곽이라 하는 이미지 품질에서의 열화가 발생할 수 있는 것이 문제로 되고 있다.
이러한 상황에서는, 동영상 의사 윤곽이라 하는 이미지 품질에서의 열화를 방지하기 위하여, 통상적으로, "리던던시 코딩"이라 하는 기술이 채택되고 있다.
리던던시 코딩은 n > log2N 의 관계를 만족하는데, 여기서, N 은 이미지 신호 (입력 이미지 신호) 의 색조 또는 계조의 수 (계조레벨) 이며, n 은 단일 프레임에 포함되어 있는 SF들의 수이다. 실제 PDP 에서는, 예를 들어, 8bits 이미 지 신호의 입력 (계조들의 수 (N) 는 256 개임) 에 대한 SF들의 수 (n) 로서 11 또는 12 의 값을 이용한다. 10 bits 이미지 신호의 입력 (계조들의 수 (N) 는 1024 개임) 의 경우, SF들의 수 (n) 로는, 13 의 값을 이용한다.
일반적으로, 표시에 대한 입력 이미지 신호는, 종래에 가장 공통으로 되는 CRT (음극선관) 표시 시스템에 따르는 방식으로 입력된다. 즉, 입력이미지 신호 (이미지 데이터) 의 (스크린풀 (screenful)) 단일 프레임은, 상부 스캔 라인에 대응하는 이미지 데이터로부터 하부 스캔 라인에 대응하는 이미지 데이터로의 순서로 표시스크린 상에 연속적으로 입력한다. 한편, 각각의 스캔 라인에 대응하는 이미지 데이터는 스캔 라인의 좌단부 상의 컬러셀에 대응하는 이미지 데이터로부터 우단부 상의 컬러셀에 대응하는 이미지 데이터로의 순서로 입력된다.
이와 반대로, SF표시법을 제공하는 표시들은 다음을 요구한다. 즉, 단일 프레임내에 표시될 제 1 SF (즉, SF1) 이 표현되거나 표시되기 전에, SF들 (예를 들어, SF1 내지 SF11 또는 SF12) 의 단일 프레임 (스크린풀) 에 걸쳐 각각의 개별적인 픽셀에 대한 발광/비발광정보 (계조값에 대한 정보) 를 미리 표시장치에 입력한다. 따라서, SF법을 이용한 표시들에는, 프레임 메모리가 반드시 필요하다. 더욱 자세하게는, 상술한 바와 같은 CRT 의 스캔순서에 따라 입력되고 SF 코딩이 제공되는 단일 프레임의 입력신호들은 표시장치로 출력되기 전에 프레임 메모리에 일단 유지 (버퍼링) 된다 (예를 들어, 일본공개특허공보 2003-15594의 도 3 을 참조).
이하, 표시들의 예로서, 플라즈마 표시를 설명한다. 플라즈마 표시장치 는 표시장치를 포함한다. 표시장치는 PDP, 스캔 드라이버, 데이터 드라이버 및 고전압 펄스 유닛을 가진다.
고전압 펄스유닛은 PDP 및 스캔 드라이버에 펄스 전압을 공급한다.
PDP는 매트릭스형태로 배열되어 있는 픽셀들을 가진다. 스캔 전극들은 로우 상에 제공되며, 데이터 전극들은 컬럼 상에 제공된다.
스캔 드라이버는 스캔 드라이버를 제어하기 위한 스캔 드라이버 제어신호를 고전압 펄스 유닛을 통하여 수신한다. 이 스캔 드라이버는 스캔 드라이버 제어신호에 따라서 스캔 전극을 제어 및 구동시킨다.
데이터 드라이버는 데이터 드라이버를 제어하기 위한 데이터 드라이버 제어신호를 수신한다. 이 데이터 드라이버 제어신호에 따라서, 데이터 드라이버는 데이터 전극들을 제어하고 구동시킨다.
PDP 는 스캔 드라이버에 의한 스캔 전극들의 제어 및 데이터 드라이버에 의한 데이터 전극들의 제어에 기초하여 매트릭스로 배열되어 있는 픽셀들 중 소정의 픽셀들을 턴온시키거나 턴오프시킴으로써 원하는 이미지를 표시한다.
플라즈마 표시장치는 제 1 종래예에 따라서 이미지신호처리회로를 더 포함한다. 도 1 은 제 1 종래예에 따른 이미지 신호처리회로의 구성을 나타내는 블록도이다.
도 1 에 도시된 바와 같이, 제 1 종래예에 따른 이미지 신호처리회로는 비디오 신호처리유닛 (131), SF 코딩회로 (132), 프레임 메모리 제어유닛 (133), 직렬/병렬 변환유닛 (134), 및 프레임 메모리 (135) 를 포함한다.
제 1 종래예에 따른 이미지 신호처리회로의 개개의 구성요소들 중에서, 프레임 메모리 (135) 를 제외한 것들은 신호처리 LSI (대규모집적회로 (123)) 상에서 구현된다. 이 신호처리 LSI (123; 신호처리 LSI 칩 (123)) 는 프레임 메모리 (135) 와 함께 디지털 보드 (125) 상에 배치된다.
이하, 제 1 종래예에 따른 이미지 신호처리회로의 동작을 설명한다.
R (적색), G (녹색), B (청색) 이미지 신호들 (각각 10 bits 에서의 R, G 및 B) 이 신호처리 LSI (123) 에 입력된다. 이들 이미지 신호는 그 이전에 감마 변환되어 있다. 비디오신호 처리유닛 (131) 은 입력 이미지 신호들에 비디오 신호처리를 행한다. 비디오 신호처리에서는, 비디오 신호처리유닛 (131) 이 입력 이미지 신호들에 대한 역감마변환을 수행하고, 그 역감마변환이 된 이미지 신호들에 계조처리를 행한 다음, 계조처리된 신호를 SF 코딩회로 (132) 로 출력한다. 계조처리는 알려진 디더법 또는 에러확산법을 이용한다.
SF 코딩회로 (132) 는 비디오 신호처리유닛 (131) 으로부터의 이미지 신호들에 SF 코딩 처리를 행한다. SF 코딩 처리에서는, SF 코딩회로 (132) 가 비디오신호처리유닛 (131) 으로부터의 이미지 신호들을 SF 코딩 데이터로 변환한 다음, 그 데이터를 프레임 메모리 제어유닛 (133) 으로 출력한다.
프레임 메모리 제어유닛 (133) 은 SF 코딩회로 (132) 로부터의 SF 코딩 데이터를 프레임 메모리 (135) 에 기록하기에 적합한 신호들로 변환한 다음 그 변환 신호를 프레임 메모리 (135) 에 기록 (임시저장) 한다.
프레임 메모리 제어유닛 (133) 은 소정의 타이밍에서 스캔라인마다 프레임 메모리 (135) 에 임시저장된 SF 코딩 데이터를 판독한 다음, 그 판독한 데이터를 직렬/병렬 변환유닛 (134) 으로 출력한다.
직렬/병렬 변환유닛 (134) 은 프레임 메모리 제어유닛 (133)으로부터의 SF 코딩 데이터에 직렬/병렬 변환처리를 행한다. 직렬/병렬 변환처리에서는, 직렬/병렬 변환유닛 (134) 이 프레임 메모리 제어유닛 (133) 으로부터의 SF 코딩 데이터를 데이터 드라이버에 의한 요구에 따라 구성되는 데이터로 변환한 다음, 그 변환한 데이터를 상술한 데이터 드라이버 제어 신호로서 데이터 드라이버로 출력한다.
도 2 에 도시된 바와 같이, SF 코딩회로 (132) 가 스테틱 랜덤 액세스 메모리 (SRAM; 161) 를 가진다. 일반적으로 알려진 방법으로는, SRAM (161) 이 룩업테이블 (LUT) 메모리들로서 이용된다. 초기에, 이미지 신호들의 가능한 계조값과 SF 코딩 데이터가 미리 SF마다 SRAM (161) 에 기록된다. 이후, SF 코딩회로 (132) 가 어드레스로서 입력 이미지 신호들을 이용하여 SRAM (161; LUT 메모리들) 을 액세스한 다음, SRAM (161; LUT 메모리들) 로부터의 입력 이미지 신호들에 대응하는 SF 코딩 데이터를 출력을 위하여 판독한다.
예를 들어, 입력들이 10bits 이고 SF들의 분할 수가 13개인 경우를 고려하기로 한다. 어드레스 방향에서의 워드들의 수가 1024 (10 bits) 이고 데이터 비트 폭이 13 bits 이기 때문에, LUT 메모리 (161) 는 13Kbits 의 메모리 용량 (SRAM 용량) 을 가진다. 따라서, 입력 이미지 신호들 (R, G 및 B) 은 13Kbits의 SRAM 용량을 각각 가지는 3 개의 LUT 메모리 (161) 들을 요구한다.
이와 반대로, 일본공개특허공보 2003-15594 에는, 시간공유 방식으로 SRAM 을 액세스하여, R, G 및 B 간에 단일 LUT 메모리 (161) 를 공유하는 방법이 개시되어 있다. 따라서, LUT 메모리 (161) 의 수가 1/3 으로 감소된다.
여기서, 스캔라인 당 1365 픽셀들과 프레임 당 768 라인들을 가지는 W-XGA 표시의 예를 가정하면, 프레임 메모리 (135) 의 메모리 용량은 다음 식,
메모리 용량 : 1365 × 768 ×3 ×n ×2 = 대략 6 ×n (Mb) ...(1)
으로 표현된다.
상술한 식 (1) 에서 곱해진 값들 중, "1365"는 스캔라인 당 픽셀들의 수이다. 값 "768" 은 프레임 당 스캔 라인의 수이다. 값 "3" 은 단일 픽셀에 포함된 컬러셀들의 수 (3 개, 즉, R, G 및 B) 에 대응한다. 값 "n" 은 프레임 당 SF들의 수에 대응한다. 값 "2" 은 데이터의 단일 프레임을 동시에 기록하고 판독하는데 요구되는 이중 버퍼링의 관점에서 결정된 값이다.
상술한 바와 같이, PDP에서의 SF들의 분할 수 "n"는 예를 들어, 13 개이다. 상술한 식 (1) 으로부터, 여기서 78Mb 의 프레임 메모리 용량이 요구되어짐이 유도된다.
평활 표시 동작에서는, 또한, 상술한 식 (1) 에 의해 결정되는 용량만큼 많은 이미지신호들이 단일 프레임 기간 내에 프레임 메모리로부터 입력 (기록) 및 출력 (판독) 될 수 있도록 트랜스퍼 레이트에서 데이터 트랜스퍼가 가능한 메모리 버스 대역폭을 제공하는 것이 요구된다.
이러한 방법으로, 단일 프레임 기간은, 60-Hz 표시인 경우, 1/60 = 대략 16.67 ms (밀리초) 와 동일하다. 도 3 에 도시된 바와 같이, PDP 와 같은 표시장치는 이미지 표시를 위하여 단일 프레임 기간 내에 프라이밍 기간, 스캔 기간 (표시 데이터 기록기간) 및 발광유지기간을 요구한다. 따라서, 프레임 메모리로 이미지 데이터를 기록하고 프레임 메모리로부터 이미지 데이터를 판독하는데 이용가능한 기간은 단일 프레임의 표시기간의 부분만이다. 또한, 프레임 메모리로 이미지 데이터를 기록하고 프레임 메모리로부터 이미지 데이터를 판독하는데 필요한 시간은 스캔 기간과 밀접하게 관련되어 있다. 실제로는, 최대 메모리 버스 대역폭은 스캔 사이클 (스캔 사이클; 표시장치에 픽셀 데이터의 단일 수평라인을 기록하는데 필요한 시간) 에 의해 결정된다. 즉, 스캔 사이클은 프레임 메모리로부터의 데이터 판독속도를 결정한다. 이후, 통상적으로, 이미지 신호가 프레임 메모리 제어 유닛 (133) 과 프레임 메모리 (135) 간에 송수신되는 동안, 최대 메모리 버스 대역폭이, 프레임 메모리 (135) 로부터 데이터를 판독하는데 요구된다. 부가적으로, 현 PDP들은 컬러 셀들의 방출 및 전기 특성 때문에, 라인 당 1 ㎲ (마이크로초) 내지 2 ㎲ 의 정도의 스캔 사이클을 가진다. 그 결과, 예를들어, 1 ㎲의 스캔 사이클이 주어진 경우, W-XGA 표시를 위해 요구되는 최대 메모리 버스 대역폭은 다음 식,
최대 메모리 버스 대역폭: 1365 ×3 ×2/1 ㎲ = 대략 8.2 (Gb/s) ...(2)
으로 정의된다.
상술한 식 (2) 에서 곱해진 값들 중, "1365" 는 스캔 라인 당 픽셀들의 수이다. 값 "3" 은 단일 픽셀에 포함된 컬러 셀들의 수 (3 개, 즉, R, G 및 B) 이 다. 값 "2" 는 데이터의 단일 프레임을 동시에 기록하고 판독하는데 필요한 2 중 버퍼링의 관점에서 결정되는 것이다.
또한, 이 때 2 개의 데이터 라인이 표시장치에 기록되는 2 중 스캔 시스템의 경우에, 최대 메모리 버스 대역폭은 상술한 식 (2) 으로 정의되는 값의 2 배이어야 한다.
프레임 메모리 (135; 또한, 프레임 버퍼라고 함) 가 메모리 LSI 로 이루어진 경우, 통상적으로, 상술한 식 (1) 에 의해 정의되는 용량을 보장하기 위하여 다이내믹 랜덤 액세스 메모리 (DRAM) 를 이용한다.
예를 들어, SF 들의 분할 수가 13 개이고, 스캔 사이클이 1 ㎲인 W-XGA 표시의 경우를 고려하기로 한다. 현재의 주류로 128Mb 와 32 IOs (이는 ×32로 표시할 수도 있음) 를 가진 동기식 DRAM 은 256 MHz 에서 동작하여, 상술한 식 (1) 및 식 (2) 의 조건을 모두 만족하는 프레임 메모리를 구성할 수 있다. 2중 데이터 레이트 동기 DRAM 에서는, 128Mb 와 32 IOs를 가진 것이 동작하여, 상술한 식 (1) 및 식 (2) 의 조건을 모두 만족하는 프레임 메모리를 구성할 수 있다.
상술한 바와 같이, 제 1 종래예에 따른 이미지 신호처리 회로는 신호처리 LSI 칩 (123) 과 전용 DRAM 칩 [외부 메모리 (프레임 메모리 (135))] 으로 구성된다. 최근의 반도체 처리의 진보에 의해, DRAM 구현 LSI (LSI 칩) 을 포함하는 이미지 신호 처리회로 (제 2 종래예에 따른 이미지 신호처리회로) 가 구현되어 있다.
DRAM 구현 LSI 칩 상의 DRAM 은, 고속의 동작 (특히, 고속으로의 병렬 액세 스) 이 가능하고 보다 많은 수의 포트들을 가지는 점에서 이점을 가진다. 그러나, DRAM 은 최대 가능 메모리 용량이 전용 DRAM 칩 (외부 메모리) 의 용량만큼 높지 않다는 단점을 가진다. 반면, 최대 포트 수가 32 개라는 단점에도 불구하고 전용 DRAM 칩 (외부 메모리) 은 높은 용량 (최대 가능 메모리 용량이 높음) 의 이점을 가진다.
이하, 제 2 종래예에 따른 이미지 신호처리회로를 설명한다. 플라즈마 표시장치는 제 1 종래예에 따른 이미지 신호처리회로를 대신하여 제 2 종래예에 따른 이미지 신호처리회로를 더 포함한다. 도 4 는 제 2 종래예에 따른 이미지 신호처리회로의 구성을 나타내는 블록도이다.
도 4 에 도시된 바와 같이, 제 2 종래예에 따른 이미지 신호처리회로는 비디오 신호처리유닛 (231), SF 코딩 회로 (232), 프레임 메모리제어유닛 (233), 직렬/병렬 변환유닛 (234) 및 프레임 메모리 (235) 를 포함한다.
제 2 종래예에 따른 이미지 신호처리유닛의 모든 구성요소들은 신호처리 LSI (223; 신호처리 LSI 칩 (223)) 상에서 구현된다.
이하, 제 2 종래예에 따른 이미지 신호처리회로의 동작을 설명한다.
R (적색), G (녹색), B (청색) 이미지 신호들 (각각 10 bits 에서의 R, G 및 B) 이 신호처리 LSI (223) 에 입력된다. 이들 이미지 신호는 이미 감마 변환이 되어 있다. 비디오신호 처리유닛 (231) 은 입력 이미지 신호들에 비디오 신호처리를 행한다. 비디오 신호처리에서는, 비디오 신호처리유닛 (231) 이 입력 이미지 신호들에 대한 역감마변환을 수행하고, 그 역감마변환이 된 이미지 신호들에 계조처리를 행한 다음, 계조처리된 신호를 프레임 메모리 제어유닛 (233) 으로 출력한다. 제 1 종래예에서와 같이, 계조처리는 알려진 디더법 또는 에러확산법을 이용한다.
프레임 메모리 제어유닛 (233) 은 비디오 신호처리유닛 (231) 으로부터의 이미지 신호들을 프레임 메모리 (235) 에 기록하기에 적합한 신호들로 변환한 다음 그 변환 신호를 프레임 메모리 (235) 에 기록 (임시저장) 한다.
프레임 메모리 제어유닛 (233) 은 소정의 타이밍에서 스캔 라인마다 프레임 메모리 (235) 에 임시저장된 이미지 신호들을 판독한 다음 그 판독한 신호들을 SF 코딩 회로 (232) 로 출력한다.
SF 코딩 회로 (232) 는 프레임 메모리 제어유닛 (233) 으로부터의 이미지 신호들에 SF 코딩처리를 행한다. SF 코딩처리에서는, SF 코딩 회로 (232) 가 프레임 메모리 제어유닛 (233) 으로부터의 이미지 신호들을 SF 코딩데이터로 변환한 다음, 그 변환한 신호들을 직렬/병렬 변환유닛 (234) 으로 출력한다.
직렬/병렬 변환유닛 (234) 은 SF 코딩 회로 (232) 으로부터의 SF 코딩 데이터에 직렬/병렬 변환처리를 행한다. 이 직렬/병렬 변환처리에서는, 직렬/병렬 변환유닛 (234) 이 SF 코딩 회로 (232) 로부터의 SF 코딩 데이터를 데이터 드라이버의 요구에 따라서 구성되는 데이터로 변환한 다음, 그 변환한 데이터를 상술한 데이터 드라이버 제어신호로서 데이터 드라이버로 출력시킨다.
여기서, 도 2 에 도시된 바와 같이, SF 코딩회로 (232) 가 제 1 종래예의 SF 코딩 회로 (132) 의 경우와 동일하게 SRAM (161) 를 가진다. SRAM (161) 은 룩 업테이블 (LUT) 메모리들로서 이용된다. 초기에, 이미지 신호들의 가능한 계조값과 SF 코딩 데이터가 미리 SRAM (161; LUT 메모리들) 에 기록된다. 이후, SF 코딩회로 (232) 가 어드레스로서 입력 이미지 신호들을 이용하여 SRAM (161; LUT 메모리들) 을 액세스한 다음, SRAM (161; LUT 메모리들) 로부터의 입력 이미지 신호들에 대응하는 SF 코딩 데이터를 출력을 위하여 판독한다.
제 2 종래예에 따른 이미지 신호처리회로에서는, SF 코딩 회로 (SF 코딩 회로 (232)) 가 프레임 메모리 (프레임 메모리 (235)) 이후에 배열된다. 따라서, 프레임 메모리에 저장될 데이터는, 제 1 종래예에 따른 리던던시 코딩을 받은 SF 코딩 데이터를 대신하여, 제 2 종래예에 따른 비디오 신호처리를 받은 이미지신호들이다. 이는, 프레임 메모리의 요구되는 메모리 용량의 감소를 가능하게 한다.
여기서, 스캔라인 당 1365 픽셀들과 프레임 당 768 라인들을 가지는 W-XGA 표시의 예를 가정하면, 프레임 메모리 (235) 의 요구되는 메모리 용량은 다음 식,
메모리 용량 : 1365 × 768 ×3 ×m ×2 = 대략 6 ×m (Mb) ...(3)
으로 표현된다.
상술한 식 (3) 에서 곱해진 값들 중, "1365"는 스캔라인 당 픽셀들의 수이다. 값 "768" 은 프레임 당 스캔 라인의 수이다. 값 "3" 은 단일 픽셀에 포함된 컬러셀들의 수 (3 개, 즉, R, G 및 B) 에 대응한다. 값 "m" 은 입력 이미지 신호들의 비트 수이다. 값 "2" 은 데이터의 단일 프레임을 동시에 기록하고 판독하는데 요구되는 이중 버퍼링의 관점에서 결정된 값이다.
통상적으로, 상술한 식 (3) 에 의해 정의되는 용량을 보장하기 위하여, 프레임 메모리 (235; 또한, 프레임 버퍼라고 함) 는 DRAM으로 이루어진다.
예를 들어, 입력 이미지 신호들이 10 bits 이고, SF 들의 분할 수가 13 개인 것으로 가정하기로 한다. 상술한 식 (3) 으로부터, 제 2 종래예에 따른 프레임 메모리 (235) 의 요구되는 메모리 용량은 60Mb이다. 이는, 제 1 종래예에 따른 프레임 메모리 (135) 의 요구되는 메모리 용량 78Mb 에 비하여, 18Mb 의 용량의 감소를 가능하게 한다.
그럼에도 불구하고, 제 1 종래예에서는, 단일 SF 의 SF 코딩데이터가 SF마다 프레임 메모리 (135) 로부터 판독되는 반면, 제 2 종래예에서는, 입력이미지 신호 그대로 프레임 메모리 (235) 로부터 판독되어야 한다. 이는 메모리 버스 대역폭의 증가를 의미한다.
예를 들어, 1 ㎲의 스캔 사이클을 가진 2중 스캔 시스템의 W-XGA 표시를 가정하면, 최대 메모리 버스 대역폭은 다음 식,
최대 메모리 버스 대역폭: 1365 ×3 ×2 ×m/1 ㎲ = 대략 8.2 ×m (Gb/s) ...(4)
으로 정의된다.
상술한 식 (4) 에서 곱해진 값들 중, "1365" 는 스캔 라인 당 픽셀들의 수이다. 값 "3" 은 단일 픽셀에 포함된 컬러 셀들의 수 (3 개, 즉, R, G 및 B) 이다. 값 "2" 는 데이터의 단일 프레임을 동시에 기록하고 판독하는데 필요한 2 중 버퍼링의 관점에서 결정되는 것이다. 값 "m" 은 입력 이미지 신호들의 비트 수이다.
예를 들어, 8bits 의 입력 이미지 데이터와 1 ㎲의 스캔 사이클을 가진 이중 스캔 시스템의 W-XGA 표시를 가정하면, 식 (4) 는 대략 65.5 Gb/s의 버스 대역폭을 산출한다.
60Mb 의 메모리 용량을 가진 DRAM (프레임 메모리 (235)) 이 100MHz 에서 동작하는 경우, 식 (4) 은 656 개의 데이터 입력 및 출력 포트가 있으면 만족될 수 있다.
그러나, 제 2 종래예에 따른 이미지 신호처리회로는 SF 코딩 회로 (232) 의 LUT 메모리로서 이용되는 SRAM (161) 이 메모리 용량을 증가시킨다는 단점을 가진다.
예를들어, 입력 이미지 신호가 8bits 이고, SF 들의 분할 수가 13 개이고, 스캔 사이클이 1 ㎲이며 프레임 메모리 (235) 의 동작속도가 100 MHz 인 2중 스캔 시스템의 W-XGA의 경우를 고려하기로 한다. 여기서, SF 코딩회로 (233) 의 입력신호들의 수는 656 bits들이다. 이는 상술한 SRAM (161) 의 개수를 82개 정도로 많이 요구하기 때문에, SRAM (161) 의 총 메모리 용량은 1066 Kbits이다.
이하, 일본공개특허공보 2003-15594에 개시된, SRAM (161) 이 시간공유방식으로 액세스되어 있는 SF 코딩 시스템을 이용한 경우를 고려하기로 한다. SRAM 이 프레임 메모리의 동작속도의 3 배, 즉, 300MHz 의 동작속도를 가지는 경우에도, 상술한 SRAM (161) (13 Kbits) 의 28 배만큼 많은 SRAM이 요구된다. SRAM (161) 의 총 메모리 용량은 364 Kbits로 감소될 수만 있다.
본 발명의 목적은 메모리 용량에서의 감소를 가능하게 하는 서브필드 코딩 회로, 이미지 신호처리회로 및 플라즈마 표시장치를 제공하는 것이다.
본 발명의 또 다른 목적은 고속 동작이 가능한 서브필드 코딩회로, 이미지신호처리회로 및 플라즈마 표시장치를 제공하는 것이다.
본 발명의 또 다른 목적은 LSI 칩의 면적에서의 감소가 가능한 서브필드 코딩회로, 이미지신호처리회로 및 플라즈마 표시장치를 제공하는 것이다.
이하, 문제를 해결하기 위한 수단을, "상세한 설명부" 에서 채택되는 도면부호와 기호들을 통하여 설명한다. 이들 도면부호와 기호들은 "청구범위"의 설명과 "발명의 상세한 설명부" 간의 대응을 명확하게 하기 위하여 설명한 것일 뿐, "청구범위"에서 설정되는 본 발명의 기술범위를 해석하기 위한 것으로 채택해서는 안된다.
본 발명의 서브필드 코딩회로 (32) 가 이미지 신호처리회로 (30) 에 적용된다. 본 발명의 이미지 신호처리회로 (30) 는 플라즈마 표시장치 (20) 에 적용된다.
본 발명의 프라즈마 표시장치 (20) 는 이미지 신호처리회로 (30), 및 이미지 신호처리회로 (30) 에 접속되는 표시유닛 (24) 을 포함한다.
이미지 신호처리회로 (30) 는 프레임 메모리 (35), 프레임 메모리 제어유닛 (33), 및 서브필드코딩회로 (32) 를 포함한다. 프레임 메모리 제어유닛 (33) 은 이미지 신호를 프레임 메모리 (35) 에 저장한 다음, 프레임 메모리 (35) 에 저장된 이미지 신호를 스캔 라인마다 판독한 다음 출력한다. 서브필드 코딩회로 (32) 는 프레임 메모리 제어유닛 (33) 으로부터의 이미지 신호에 서브필드코딩처리를 행한 다음, 그 처리받은 신호를 표시유닛 (34) 으로 출력시킨다.
서브필드 코딩회로 (32) 는 캐시 메모리 (41), 서브필드 코딩 메모리 (42), 및 서브필드 코딩 제어유닛 (43) 을 포함한다. 캐시 메모리 (41) 는 이미지 신호의 설정 계조값 (70) 또는 소정의 계조값, 및 서로 관련되어 있는 서브필드 코딩 데이터 (71-j; j = 1,2,..., 13) 를 서브필드 (SFj) 마다 포함한다. 서브필드 코딩 메모리 (42) 는 프레임 메모리 제어유닛 (33) 으로부터의 이미지 신호를 입력한다. 서브필드 코딩 제어유닛 (43) 은 캐시 메모리 (41) 로부터의 서브필드 코딩 데이터 (71-j) 와 설정 계조값 (70) 을 판독한 다음, 이들을 각각의 서브필드 (SFj) 에 대하여 서브필드 코딩 메모리 (42) 에 기록한다. 서브필드 코딩 제어유닛 (43) 은 입력이미지 신호의 계조값을 어드레스로 이용하여 서브필드 코딩 메모리 (42) 에 액세스한 다음, 각각의 서브필드 (SFj) 에 대하여 입력 이미지 신호의 계조값에 대응하는 설정 계조값들 (70) 중에서 서브필드 코딩 데이터 (71-j) 를 출력한다.
본 발명의 플라즈마 표시장치 (20) 에 따르면, 서브필드 코딩 메모리 (42) 에는 상술한 구성을 가진 단일 서브필드 만한 크기의 메모리 용량이 주어진다. 이는 서브필드 코딩회로 (32) 내부의 메모리 용량 [서브필드 코딩회로 (32) 의 총 메모리 용량] 을 감소시킬 수 있다.
본 발명의 플라즈마 표시장치 (20) 는 표시제어유닛 (21) 을 더 포함한다. 표시제어유닛 (21) 은 각각의 서브필드 (SFj) 마다 캐시 데이터 재기록 신호 (65) 를 서브필드 코딩제어유닛 (43) 으로 출력한다.
서브필드 코딩제어유닛 (43) 은 캐시 메모리 (41) 로부터의 설정 계조값 (70) 및 서브필드 코딩데이터 (71-j) 를 판독한 다음, 그 판독한 데이터를 캐시 데이터 재기록 신호 (65) 에 따라서 서브필드 코딩 메모리 (42) 에 기록한다.
표시제어유닛 (21) 은 각각의 서브필드 (SFj) 마다 서브필드 번호신호 (67) 와 캐시 데이터 재기록신호 (65) 를 서브필드 코딩제어유닛 (43) 으로 출력한다.
서브필드 번호 (67) 가 서브필드 (SF1 내지 SF13) 중에서 제 1 서브필드 (SF1) 를 표시하는 경우, 서브필드 코딩제어유닛 (43) 은 캐시 메모리 (41) 로부터, 서브필드 번호 신호 (67) 에 의해 표시되는 제 1 서브필드 (SF1) 에 대응하는 서브필드 코딩데이터 (71-1) 및 설정계조값 (70) 을 판독한 다음, 그 판독한 것을 서브필드 번호 신호 (67) 및 캐시 데이터 재기록 신호 (65) 에 따라서 서브필드 코딩 메모리 (42) 에 기록한다.
표시제어유닛 (21) 은 각각의 서브필드 (SFj) 마다 서브필드 코딩시작 신호 (66) 를 서브필드 코딩 제어유닛 (43) 으로 출력시킨다.
서브필드 코딩제어유닛 (43) 은 서브필드코딩 시작신호 (66) 에 따라서 입력 이미지 신호의 계조값을 어드레스로 이용하여 서브필드 코딩 메모리 (42) 를 액세스한 다음, 대응 서브필드 코딩 데이터 (71-j) 를 출력한다.
표시제어유닛 (21) 은 제 1 서브필드 (SF1) 의 스캔기간 이전에, 서브필드 번호신호 (67) 및 캐시 데이터 재기록 신호 (65) 를 서브필드 코딩제어유닛 (43) 으로 출력한다. 표시제어유닛 (21) 은 제 1 서브필드 (SF1) 의 스캔기간 동안에, 서브필드 코딩 제어유닛 (41) 으로 서브필드 코딩시작신호 (66) 를 출력시킨다.
이미지 신호처리회로 (30) 는 LSI 칩 (23) 상에서 구현된다. 프레임 메모리 (35) 는 다이내믹 랜덤 액세스 메모리 (DRAM) 이다. 서브필드 코딩 메모리 (42) 는 스테틱 랜덤 액세스 메모리 (SRAM) 이다.
통상적으로, LSI 칩상의 프레임 메모리 (DRAM) 는 고속동작이 가능하며 (특히, 고속으로 병렬 액세스하며), 더 많은 수의 포트들을 가진다. 그러나, 그 최대 가능한 메모리 용량은 전용 DRAM 칩 [외부 메모리; 제 1 종래예에 따른 프레임 메모리 (135) (DRAM)] 의 용량만큼 높지 않다. 본 발명의 플라즈마 표시장치 (20) 에 따르면, 서브필드 코딩회로 (32) 는 프레임 메모리 (35) 뒤에 배치되어 있다. 이는 상술한 제 1 종래예의 프레임 메모리 (135; DRAM) 의 용량에 비하여 프레임 메모리 (35; DRAM) 의 요구되는 메모리 용량을 감소시킬 수 있다. 그러나, 서브필드 코딩회로 (32) 가 프레임 메모리 (35) 뒤에 배치되기 때문에, 서브필드 코딩 회로 (32) 의 SRAM은 메모리 용량을 증가시킬 수 있다. 본 발명의 플라즈마 표시장치 (20) 에 따르면, 서브필드 코딩회로 (32) 에서의 서브필드 코딩 메모리 (42; SRAM) 의 메모리 용량이 추가로 감소되어, LSI 칩 (23) 상에 구현되어 있는 이미지 신호처리회로 (30) 가 고속으로 동작할 수 있다.
본 발명의 플라즈마 표시장치 (20) 에 따르면, 프레임 메모리 (35; DRAM) 의 요구되는 메모리 용량과 서브필드 코딩 회로 (32) 내부의 메모리 용량을 모두 감소시킬 수 있다. 따라서, 메모리 용량에서의 감소에 대응하는 양만큼 LSI 칩 (23) 상의 면적을 감소시킬 수 있다. 본 발명의 플라즈마 표시장치 (20) 에 따르면, LSI 칩 (23) 상의 감소된 면적은, LSI 칩 (23) 의 비용 (예를 들어, 제조비용) 을 감소하게 한다.
본 발명의 상술한 서브필드 코딩회로, 이미지신호처리회로 및 플라즈마표시장치의 결과로, 본 발명은 메모리 용량에서의 감소를 가능하게 한다.
본 발명의 서브필드 코딩회로, 이미지신호처리회로 및 플라즈마 표시장치는 고속으로 동작할 수 있다.
본 발명의 서브필드 코딩회로, 이미지신호처리회로 및 플라즈마 표시장치는 LSI 칩 면적의 감소를 가능하게 한다.
[상세한 설명부]
이하, 본 발명에 따른 플라즈마 표시장치를 구현하기 위한 최상의 모드를, 첨부된 도면을 통하여 설명한다.
도 5 는 본 발명에 따른 플라즈마 표시장치 (20) 의 구성을 나타내는 블록도이다. 본 발명의 플라즈마 표시장치 (20) 는 표시 제어유닛 (21), 이미지신호처리회로 (30), 및 표시장치 (표시유닛; 24) 를 포함한다. 이미지 신호처리회로 (30) 는 신호처리 LSI (23; 신호처리 LSI 칩 (23)) 상에서 구현된다.
데이터 클록 신호 (50) 는 표시제어유닛 (21) 과 이미지 신호처리회로 (30) 에 입력된다.
동기신호 (51) 는 표시제어유닛 (21) 에 입력된다. 표시제어유닛 (21) 은 데이터 클록신호 (50) 와 동기신호 (51) 에 따라서 표시장치 (24) 로 스캔 드라이버 제어신호 (52) 를 출력한다.
입력 이미지 신호 (53) 는 이미지 신호처리 회로 (30) 에 입력된다. 이미지 신호처리회로 (30) 는 입력 이미지 신호들 (53) 을 데이터 드라이버 제어신호들 (54) 로 변환한 다음, 그 변환신호를 표시장치 (24) 로 출력한다.
표시장치 (24) 는 플라즈마 표시패널 (PDP; 25), 스캔 드라이버 (26), 데이터 드라이버 (27), 고전압 펄스 유닛 (28), 및 전력회수유닛 (29) 을 포함한다.
고전압 펄스유닛 (28) 은 펄스 전압을 PDP (25) 와 스캔 드라이버 (26) 에 공급한다.
PDP (25) 는 매트릭스로 정렬되어 있는 픽셀들을 갖는다. 스캔 전극들은 로우 상에 제공되며, 데이터 전극들은 컬럼 상에 제공된다.
표시제어유닛 (21) 으로부터의 스캔 드라이버 제어신호 (52) 는 고전압 펄스 유닛 (28) 을 통하여 스캔 드라이버 (26) 로 입력된다. 스캔 드라이버 (26) 는 스캔 드라이버 제어신호 (52) 에 따라서 스캔 전극들을 제어하고 구동시킨다.
이미지 신호처리회로 (30) 로부터의 데이터 드라이버 제어신호들 (54) 은 데이터 드라이버 (27) 에 입력된다. 데이터 드라이버 (27) 는 데이터 드라이버 제어신호 (54) 에 따라서 데이터 전극들을 제어하고 구동시킨다.
PDP (25) 는 스캔 드라이버 (26) 에 의한 스캔전극들의 제어 및 데이터 드라이버 (27) 에 의한 데이터 전극들의 제어에 기초하여 매트릭스로 배열되어 있는 픽 셀들 중에서 소정의 픽셀들을 턴온시키거나 턴오프시킴으로써 원하는 이미지를 표시한다.
이미지신호처리회로 (30) 는 비디오 신호처리유닛 (31), 서브필드 (SF) 코딩회로 (32), 프레임 메모리 제어유닛 (33), 직렬/병렬 변환유닛 (34) 및 프레임 메모리 (35) 를 포함한다. 프레임 메모리 (35; 또한, 프레임 버퍼라고도 함) 는 상술한 식 (3) 에 의해 정의되는 메모리 용량을 보장하기 위하여 다이내믹 랜덤 액세스 메모리 (DRAM) 로 이루어진다.
본 발명의 플라즈마 표시장치 (20) 는 예를들어, 10 bits 계조표현을 위하여, 리던던시 코딩을 적용한다. 리던던시 코딩을 적용하여, n > log2N 을 유지시키는데, 여기서, N 은 이미지 신호 (입력 이미지 신호들) 의 계조들의 수 (계조레벨) 이며, n 은 단일 프레임에 포함된 서브필드 (SF) 의 수이다. 여기서, SF들의 수는 13 으로 설정한다.
이하, 도 5 와 도 6 을 참조하여, 이미지 신호처리회로 (30) 의 동작을 설명한다. 도 6 은 본 발명에 따른 플라즈마 표시장치 (20) 의 이미지 신호처리회로 (30) 의 동작을 나타내는 플로우차트이다.
R (적색), G (녹색), B (청색) 을 표현하기 위한 입력 이미지 신호들의 단일 프레임 (스크린풀) 을 신호처리 LSI (23) 에 입력한다. 이들 입력 이미지 신호들 (이미지 신호들) 은 이미 감마 변환이 되어 있다. 비디오 신호처리유닛 (31) 은 입력 이미지 신호들에 비디오 신호 처리를 행한다 (단계 S1). 이 비디 오 신호 처리 (단계 S1) 에서, 비디오 신호처리 유닛 (31) 은 입력 이미지 신호들에 대한 역 감마 변환을 수행하고, 이 역감마 변환이 된 이미지 신호들에 계조 처리를 행한 다음, 그 계조처리된 신호들을 메모리 제어유닛 (33) 으로 출력한다. 계조처리는 알려진 디더 또는 에러 확산법을 이용한다.
프레임 메모리 제어유닛 (33) 은 프레임 메모리 기록 처리 (단계 S2) 및 프레임 메모리 판독 처리 (단계 S3) 를 수행한다.
프레임 메모리 기록 처리 (단계 S2) 에서, 프레임 메모리 제어유닛 (33) 은 비디오신호처리유닛 (31) 으로부터의 이미지 신호들을 프레임 메모리 (35) 에 기록하기에 적합한 신호들로 변환한 다음 그 변환신호들을 프레임 메모리 (35) 에 기록 (임시저장) 한다.
프레임 메모리 판독처리 (단계 S3) 에서, 프레임 메모리 제어유닛 (33) 은 스캔 라인마다 소정의 시간에서 프레임 메모리 (33) 에 임시저장된 이미지 신호들을 판독한 다음, 그 판독신호들을 SF 코딩회로 (32) 로 출력한다.
SF 코딩회로 (32) 는 프레임 메모리 제어유닛 (33) 으로부터의 이미지 신호들에 SF 코딩처리를 행한다 (단계 S4). SF 코딩 처리 (단계 S4) 에서, SF 코딩회로 (32) 는 프레임 메모리 제어유닛 (33) 으로부터의 이미지 신호들을 SF 코딩데이터로 변환한 다음, 그 변환 데이터를 직렬/병렬 변환유닛 (34) 으로 출력한다. 이하, SF 코딩 처리 (단계 S4) 를 자세히 설명한다.
직렬/병렬 변환유닛 (34) 은 SF 코딩회로 (32) 로부터의 SF 코딩데이터에 직렬/병렬 변환처리를 행한다 (단계 S5). 직렬/병렬 변환처리 (단계 S5) 에서, 직렬/병렬 변환유닛 (34) 은 SF 코딩회로 (32) 로부터의 SF 코딩데이터를 데이터 드라이버 (27) 에 의한 요구에 따라 구성되는 데이터로 변환한 다음, 그 변환 데이터를 상술한 데이터 드라이버 제어신호들 (54) 로 하여 데이터 드라이버 (27) 로 출력한다.
DRAM 구현 LSI 칩 (신호처리 LSI칩 (23)) 상의 프레임 메모리 (35) 는 고속으로 동작할 수 있고 (특히, 고속으로 병렬 액세스할 수 있고), 더 많은 수의 포트들을 가진다. 그러나, 이들의 최대 가능한 메모리 용량은 전용 DRAM 칩 [외부 메모리; 제 1 종래예에 따른 프레임 메모리 (135) (DRAM)] 의 용량만큼 높지 않다. 본 발명의 플라즈마 표시장치 (20) 에 따르면, SF 코딩 회로 (32) 가 프레임 메모리 (35) 뒤에 배치된다. 이는 상술한 제 1 종래예의 프레임 메모리 (135) (DRAM) 의 메모리 용량에 비하여 프레임 메모리 (35) (DRAM) 의 요구되는 메모리 용량을 감소시킬 수 있다. 예를 들어, 스캔라인 당 1365 픽셀들과 프레임 당 768 라인들을 가지는 W-XGA 표시의 예를 고려하기로 한다. 입력 이미지 신호가 10 bits로 주어지고 SF들의 분할 수가 13 인 경우, 상술한 식 (3) 으로부터, 본 발명의 프레임 메모리 (35; DRAM) 의 요구되는 메모리 용량이 60Mb 인 것이 유도된다. 그 결과, 본 발명의 플라즈마 표시장치 (20) 에 따르면, 프레임 메모리 (35; DRAM) 의 요구되는 메모리 용량은 제 1 종래예에 따른 프레임 메모리 (135; DRAM) 의 요구되는 메모리 용량 78Mb 에 비하여, 18Mb 의 용량만큼 감소된다.
본 발명의 플라즈마 표시장치 (20) 에서는, SF 코딩회로 (32) 가 스테틱 랜덤 액세스 메모리 (SRAM) 를 가진다. SRAM (161) 이 SF 코딩처리를 수행하기 위하여 룩업테이블 (LUT) 메모리들로서 이용된다. SF 코딩 회로 (32) 가 프레임 메모리 (35) 뒤에 배치되기 때문에, LUT 메모리로서 이용될 SF 코딩 회로 (32) 의 SRAM 이 메모리 용량에서 증가할 수 있다. 이는 SF 코딩 회로 (32) 내부에서의 메모리 용량의 감소를 요구한다.
본 발명의 플라즈마 표시장치 (20) 는 비휘발성 메모리 (22) 를 더 포함한다. 비휘발성 메모리 (22) 는 여러 모드에 대한 설정 SF 코딩 데이터를 포함한다. 여러 모드들은 파워온 시간 및 리세트 시간을 포함한다. 설정 SF 코딩 데이터는 SF 마다 이미지 신호들의 설정 계조값 또는 소정의 계조값과 SF 코딩 데이터 사이의 관계를 설정한다.
이미지신호처리유닛 (30) 은 SF 코딩 캐시 메모리 (41), SF 코딩 메모리 (42) 및 SF 코딩 제어유닛 (43) 을 포함한다. SF 코딩 메모리 (42) 의 예는 스테틱 랜덤 액세스 메모리 (SRAM) 이다. SF 코딩 메모리 (42; SRAM) 는 룩업 테이블 (LUT) 메모리로 이용한다. 이하, SF 코딩 메모리 (42) 를 LUT 메모리 (42) 라 한다.
표시제어유닛 (21) 은 여러 모드 중에서 하나의 모드 (표시 모드) 를 나타내는 여러 제어신호 (61) 를 수신한다. 표시제어유닛 (21) 은 여러 제어신호 (61) 에 따라서 명령신호 (61) 를 SF 코딩 제어유닛 (43) 에 출력한다. 명령신호 (62) 는 비휘발성 메모리 (22) 로부터 표시모드에 대응하는 설정 SF 코딩 데이터 (68) 를 판독한 다음, 그 판독한 데이터를 SF 코딩 캐시 메모리 (41) 에 기록하도록 의도된다. 이때, 표시제어유닛 (21) 은 여러 제어신호 (61) 에 따라서 명 령신호 (63) 를 비휘발성 메모리 (22) 로 출력한다. 명령신호 (63) 는 표시모드에 대응하는 비휘발성 메모리 (22) 의 상위 어드레스를 지정하도록 의도된다. SF 코딩 제어유닛 (43) 은 명령신호 (62) 에 따라서 비휘발성 메모리 (22) 에 명령신호 (64) 를 출력한다. 명령신호 (64) 는 표시모드에 대응하는 비휘발성 메모리 (22) 의 하위 어드레스를 지정하도록 의도된다. 이 때, 표시제어유닛 (43) 은 여러 제어신호 (62) 에 따라서 SF 코딩 캐시 메모리 (41) 를 제어하여, 표시모드에 대응하는 설정 SF 코딩 데이터 (68) 가 비휘발성 메모리 (22) 로부터 판독된 다음, SF 코딩 캐시 메모리 (41) 에 기록된다.
도 7 은 SF 코딩 캐시 메모리 (41) 상에 기록된 설정 SF 코딩 데이터 (68) 의 예를 나타낸다. 설정 SF 코딩 데이터 (68) 는 상술한 설정 계조값 (70) 과, SF1 내지 SF13 에 대응하는 SF 코딩 데이터 (71-1 내지 71-13) 의 피스 사이의 관계를 설정한다.
설정 SF 코딩 데이터 (68) 는 가중치들을 가진 SF들 (SF1 내지 SF13) 의 단일세트와 관련되어 있으며, 가중처리된 SF들의 표시순서를 나타낸다. 예를 들어, SF 코딩 데이터 (71-1) 는 가중치 "1" 을 가진 SF1과 관련한다. SF 코딩 데이터 (71-2) 는 가중치 "2" 을 가진 SF2과 관련한다. SF 코딩 데이터 (71-3) 는 가중치 "4" 을 가진 SF3과 관련한다. SF 코딩 데이터 (71-4) 는 가중치 "7" 을 가진 SF4과 관련한다. SF 코딩 데이터 (71-5) 는 가중치 "10" 을 가진 SF5과 관련한다. SF 코딩 데이터 (71-6) 는 가중치 "15" 을 가진 SF6과 관련한다. SF 코딩 데이터 (71-7) 는 가중치 "18" 을 가진 SF7과 관련한다. SF 코딩 데이 터 (71-8) 는 가중치 "22" 을 가진 SF8과 관련한다. SF 코딩 데이터 (71-9) 는 가중치 "26" 을 가진 SF9과 관련한다. SF 코딩 데이터 (71-10) 는 가중치 "30" 을 가진 SF10과 관련한다. SF 코딩 데이터 (71-11) 는 가중치 "35" 을 가진 SF11과 관련한다. SF 코딩 데이터 (71-12) 는 가중치 "40" 을 가진 SF12과 관련한다. SF 코딩 데이터 (71-13) 는 가중치 "45" 을 가진 SF13과 관련한다.
설정 SF 코딩 데이터 (68) 는 SF들의 세트 중에서 선택되는 SF들의 조합과 계조 (설정 계조값 (70)) 를 추가로 관련시킨다. 예를 들어, 설정계조값 (70) 이 "1" 을 나타내는 경우, 그 조합은 SF 코딩 데이터 (71-1) 로 구성된다. 설정계조값 (70) 이 "2" 을 나타내는 경우, 그 조합은 SF 코딩 데이터 (71-2) 로 구성된다. 설정계조값 (70) 이 "3" 을 나타내는 경우, 그 조합은 SF 코딩 데이터 (71-1) 및 SF 코딩 데이터 (71-2) 로 구성된다. 설정계조값 (70) 이 "4" 을 나타내는 경우, 그 조합은 SF 코딩 데이터 (71-3) 로 구성된다. 설정계조값 (70) 이 "5" 을 나타내는 경우, 그 조합은 SF 코딩 데이터 (71-1) 및 SF 코딩 데이터 (71-3) 로 구성된다. 설정계조값 (70) 이 "6" 을 나타내는 경우, 그 조합은 SF 코딩 데이터 (71-2) 및 SF 코딩 데이터 (71-3) 로 구성된다. 설정계조값 (70) 이 "7" 을 나타내는 경우, 그 조합은 SF 코딩 데이터 (71-1), SF 코딩 데이터 (71-2) 및 SF 코딩 데이터 (71-3) 로 구성된다. 설정계조값 (70) 이 "8" 을 나타내는 경우, 그 조합은 SF 코딩 데이터 (71-1) 및 SF 코딩 데이터 (71-4) 로 구성된다. 설정계조값 (70) 이 "9" 을 나타내는 경우, 그 조합은 SF 코딩 데이터 (71-2) 및 SF 코딩 데이터 (71-4) 로 구성된다. 설정계조값 (70) 이 "10" 을 나타내는 경우, 그 조합은 SF 코딩 데이터 (71-1), SF 코딩 데이터 (71-2) 및 SF 코딩 데이터 (71-4) 로 구성된다. 설정계조값 (70) 이 "11" 을 나타내는 경우, 그 조합은 SF 코딩 데이터 (71-3) 및 SF 코딩 데이터 (71-4) 로 구성된다. 설정계조값 (70) 이 "12" 을 나타내는 경우, 그 조합은 SF 코딩 데이터 (71-1), SF 코딩 데이터 (71-3) 및 SF 코딩 데이터 (71-4) 로 구성된다. 설정계조값 (70) 이 "254" 을 나타내는 경우, 그 조합은 SF 코딩 데이터 (71-2) 및 SF 코딩 데이터 (71-13) 로 구성된다. 설정계조값 (70) 이 "255" 을 나타내는 경우, 그 조합은 SF 코딩 데이터 (71-1) 및 SF 코딩 데이터 (71-13) 로 구성된다.
이하, 상술한 SF 코딩 처리 (단계 S4) 를 도 5 내지 도 8 을 참조하여 설명한다.
표시제어유닛 (21) 은 SF 마다 소정의 타이밍에서 캐시 데이터 재기록 신호 (65), SF 코딩 시작신호 (66), 및 SF 번호 신호 (67) 를 SF 코딩 제어유닛 (43) 으로 출력한다. SF 번호 신호 (67) 는 SF들의 순서 (번호) 를 표현한다.
도 8 은 SF 코딩 회로 (32) 의 동작을 나타내는 타이밍차트이다. SF1 내지 SF13 각각은 프라이밍 기간, 스캔 기간 (표시데이터 기록기간), 및 발광유지기간을 포함한다. 표시제어유닛 (21) 은 SF1 내지 SF13 을 프라이밍 기간, 스캔기간 (표시데이터 기록기간) 및 발광유지기간으로 인식한다. 표시제어유닛 (21) 은 프레임 메모리 제어유닛 (33) 이 프레임 메모리 (35) 에 임시저장된 이미지 신호들을 출력하는 (각각의 단일 스캔 라인의 유닛에서의) 소정의 타이밍을 인식한다.
표시제어유닛 (21) 은 "1"인 SF 번호 신호 (67) 를 출력하는데, 이 신호는 SF13 의 스캔 기간의 시작으로부터 그 발광유지기간의 종료까지 SF 코딩 제어유닛 (43) 에 "1"인 SF 번호를 표시한다.
이후, 표시제어유닛 (21) 은 SF13의 발광유지기간의 시작과 동시에, 1-숏 펄스의 형태로 캐시 데이터 재기록 신호 (65) 를 SF 코딩 제어유닛 (43) 에 출력한다. 캐시 데이터 재기록 신호 (65) 와 "1" 인 SF 번호신호 (67) 에 따라서, SF 코딩 제어유닛 (43) 은 SF 코딩 캐시 메모리 (41) 로부터 설정 계조값 (70) 과 SF코딩 데이터 (71-1) 를 판독한 다음, 이들을 LUT 메모리 (42) 에 기록한다.
이후, 표시제어유닛 (21) 은 다음 필드, 즉 SF1 의 스캔 기간 동안 SF 코딩 시작신호 (66) 를 SF 코딩 제어유닛 (43) 으로 출력한다. SF 코딩 시작신호 (66) 에 따라서, SF 코딩 제어유닛 (43) 이 프레임 메모리 제어 유닛 (33) 으로부터의 이미지 신호들의 계조값을 어드레스로 이용하여 LUT 메모리 (42) 에 액세스한다. 그 결과, 프레임 메모리 제어유닛 (33) 으로부터의 이미지 신호의 계조값에 대응하는 설정계조값 (70) 중에서 SF 코딩데이터 (71-1) 가 출력된다. 예를들어, 프레임 메모리 제어유닛 (33) 으로부터의 이미지 신호는 "3" 인 계조값을 가지는 경우, SF 코딩 제어유닛 (43) 은 이미지 신호의 계조값 "3" 에 대응하는 "1"인 SF 코딩 데이터 (71-1) 를 출력한다.
표시제어유닛 (21) 은 "2"인 SF 번호 신호 (67) 를 출력하는데, 이 신호는 다음 필드, 즉 SF1 의 스캔 기간의 시작으로부터 그 발광유지기간의 종료까지 SF 코딩 제어유닛 (43) 에 "2"인 SF 번호를 표시한다.
이후, 표시제어유닛 (21) 은 SF1의 발광유지기간의 시작과 동시에, 1-숏 펄스의 형태로 캐시 데이터 재기록 신호 (65) 를 SF 코딩 제어유닛 (43) 에 출력한다. 캐시 데이터 재기록 신호 (65) 와 "2" 인 SF 번호신호 (67) 에 따라서, SF 코딩 제어유닛 (43) 은 SF 코딩 캐시 메모리 (41) 로부터 설정 계조값 (70) 과 SF코딩 데이터 (71-2) 를 판독한 다음, 이들을 LUT 메모리 (42) 에 기록한다.
이후, 표시제어유닛 (21) 은 SF2 의 스캔 기간 동안 SF 코딩 시작신호 (66) 를 SF 코딩 제어유닛 (43) 으로 출력한다. SF 코딩 시작신호 (66) 에 따라서, SF 코딩 제어유닛 (43) 이 프레임 메모리 제어 유닛 (33) 으로부터의 이미지 신호들의 계조값을 어드레스로 이용하여 LUT 메모리 (42) 에 액세스한다. 그 결과, 프레임 메모리 제어유닛 (33) 으로부터의 이미지 신호의 계조값에 대응하는 설정계조값 (70) 중에서 SF 코딩데이터 (71-2) 가 출력된다. 예를들어, 프레임 메모리 제어유닛 (33) 으로부터의 이미지 신호는 "3" 인 계조값을 가지는 경우, SF 코딩 제어유닛 (43) 은 이미지 신호의 계조값 "3" 에 대응하는 "2"인 SF 코딩 데이터 (71-2) 를 출력한다.
SFi (i = 1, 2, ..., 13) 의 스캔 기간의 시작으로부터 그 발광유지기간의 종료까지, 표시제어유닛 (21) 은 "j"인 SF 번호 신호 (67) 를 출력하는데, 이 신호는 "j" (j=i+1, j=14인 경우 j=1이다) 인 SF 번호를 SF 코딩 제어유닛 (43) 에 표시한다.
이후, 표시제어유닛 (21) 은 SFi의 발광유지기간의 시작과 동시에, 1-숏 펄스의 형태로 캐시 데이터 재기록 신호 (65) 를 SF 코딩 제어유닛 (43) 에 출력한 다. 캐시 데이터 재기록 신호 (65) 와 "j" 인 SF 번호신호 (67) 에 따라서, SF 코딩 제어유닛 (43) 은 SF 코딩 캐시 메모리 (41) 로부터 설정 계조값 (70) 과 SF코딩 데이터 (71-j) 를 판독한 다음, 이들을 LUT 메모리 (42) 에 기록한다.
이후, 표시제어유닛 (21) 은 SFj 의 스캔 기간 동안 SF 코딩 시작신호 (66) 를 SF 코딩 제어유닛 (43) 으로 출력한다. SF 코딩 시작신호 (66) 에 따라서, SF 코딩 제어유닛 (43) 이 프레임 메모리 제어 유닛 (33) 으로부터의 이미지 신호들의 계조값을 어드레스로 이용하여 LUT 메모리 (42) 에 액세스한다. 그 결과, 프레임 메모리 제어유닛 (33) 으로부터의 이미지 신호의 계조값에 대응하는 SF 코딩데이터 (71-j) 가 출력된다.
본 발명의 플라즈마 표시장치 (20) 에 따르면, SF 코딩 회로 (32; SF 코딩 제어유닛 (43)) 가 SF 코딩 캐시 메모리 (41) 로부터 설정 계조값 (70) 과 SF 코딩 데이터를 판독한 다음, 이들을 LUT 메모리 (42) 에 SF 마다 기록한다. 또한, 프레임 메모리 제어 유닛 (33) 으로부터의 이미지 신호들의 계조값을 어드레스로 이용하여 LUT 메모리 (42) 에 액세스하여, LUT 메모리 (42) 에 입력된 이미지 신호의 계조값에 대응하는 설정 계조값 (70) 중에서 SF 코딩 데이터를 직렬/병렬 변환유닛 (34) 에 출력한다. 그 결과, 본 발명의 플라즈마 표시장치 (20) 에 따르면, LUT 메모리 (42) 가 단일 SF 만큼의 메모리 용량을 제공받는다. 이는 SF 코딩 회로 (32) 내부의 메모리 용량 (SF 코딩 회로 (32) 의 총메모리 용량) 을 감소시킬 수 있다. 그 결과, 이미지 신호처리회로 (30) 내부의 메모리 용량을 감소시킬 수 있다. 즉, 본 발명의 플라즈마 표시장치 (20) 내부의 메모리용량을 감소시키는 것이 가능하다.
이하, 도 5 내지 도 9 를 참조하여, SF 코딩 회로 (32) 에서의 메모리 용량의 감소를 수치로 설명한다.
각각의 단일 픽셀의 계조를 10 bits ×3 (RGB) 로 표현하는 10 bits 계조표현에서는, 입력 이미지 신호 (이미지 신호) 의 단일 프레임 (스크린풀) 이 비디오 신호처리 유닛 (31) 에 입력된다. 비디오 신호처리유닛 (31) 은 입력 이미지 신호 (10 bits ×3) 에 대한 역 감마 변환을 수행하고, 이 신호에 계조처리를 행한 다음 그 계조처리한 신호를 프레임 메모리 제어유닛 (33) 으로 출력시킨다 (단계 S1: 비디오 신호처리).
프레임 메모리 제어유닛 (33) 은 비디오 신호 처리유닛 (31) 으로부터 프레임 메모리 (35) 로 이미지 신호 (10 bits ×3) 를 기록한다 (단계 S2; 프레임 메모리 기록 처리).
프레임 메모리 제어유닛 (33) 은 소정의 타이밍에서 프레임 메모리 (35) 에 기억된 이미지 신호 (10 bits ×3) 들 중에서 단일 스캔 라인 (10 bits ×28) 에 대응하는 이미지 신호들을 판독한다. 이미지 신호들의 단일 프레임 (스크린풀) 이 프레임 메모리 (35) 에 1 회 기록되고 SF들의 수만큼 많은 횟수로 (본 발명에서는 13회) 프레임 메모리 (35) 로부터 판독되기 때문에, 판독동작이 고속으로 수행되어야 한다. 프레임 메모리 제어유닛 (33) 은 그 판독 이미지 신호 (10 bits ×28) 를 SF 코딩회로 (32) 의 LUT 메모리 (42) 로 출력한다 (단계 S3; 프레임 메모리 판독 처리).
도 9 에 도시된 바와 같이, SF 코딩회로 (32) 의 LUT 메모리 (42) 는 28개의 메모리 블록, 즉, 메모리 유닛 (42-1 내지 42-28) 을 가진다. 메모리 유닛 (42-1 내지 42-28) 각각은 1 Kbits 의 메모리 용량을 가지며, 10 bits 입력 1 bits 출력을 만든다. 고속 동작에서는, SF 코딩회로 (32) (LUT 메모리 (42)) 가 상술한 SF 코딩 처리를 28 개의 병렬 블록들에서 수행한다. SF 코딩 캐시 메모리 (41) 는 28 개의 메모리 블록들이 제공되는 경우, 메모리 용량에서의 증가를 발생시킬 수 있다. 이후, SF 코딩 캐시 메모리 (41) 는 단일 시스템을 위하여 단독으로 형성되고 LUT 메모리 (42) 에, 메모리 용량이 감소한 28 개의 메모리 블록들이 제공된다. 따라서, 상술한 이미지 신호 (10 bits ×28), 또는 이미지 신호 (53-1 내지 53-28) (10 bits ×28) 가 각각 LUT 메모리 (42) 의 메모리 유닛 (42-1 내지 42-28) 으로 출력된다.
표시제어유닛 (21) 으로부터 캐시 데이터 재기록 신호 (65) 및 "j"인 SF 번호 신호 (67) 에 따라서, SF 코딩 회로 (32) 의 SF 코딩제어유닛 (43) 은 SF 코딩 캐시 메모리 (41) 로부터 설정계조값 (70) 과 SF 코딩 데이터 (71-j) 를 판독한 다음, 판독한 데이터를 LUT 메모리 (42) 의 메모리 유닛 (42-1 내지 42-28) 에 기록한다. 따라서, 메모리 유닛 (42-1 내지 42-28) 은 동일한 콘텐츠 (설정 계조값 및 SF 코딩 데이터 (71-j)) 로 기록된다. 표시제어유닛 (21) 으로부터의 SF 코딩 시작신호 (66) 에 따라서, SF 코딩 제어유닛 (43) 은 프레임 메모리 제어유닛 (33) 으로부터의 이미지 신호들의 계조값을 어드레스로 이용하여 LUT 메모리 (42) 의 메모리 유닛 (42-Y; Y=1, 2, ..., 28) 을 액세스한다. 따라서, 프레임 메모 리 제어 유닛 (33) 으로부터의 이미지 신호 (53-Y; 10 bits ×1) 의 설정계조값 (70) 중에서 SF 코딩 데이터 (71-j) 는 SF 코딩 데이터 (60-Y) 로서 직렬/병렬 변환유닛 (34) 으로 출력된다 (단계 S4; SF 코딩처리).
W-XGA 표시를 가지는 PDP (25) 는 스캔 라인 당 1365 픽셀들, 즉, 1365 ×3 개의 표시 엘리먼트들을 가진다. 이는 1365 ×3 데이터 드라이버를 요구한다. 통상적으로, 96개의 데이터 드라이버가 하나의 LSI로 패킹 (pack) 되기 때문에, 43개의 데이터 드라이버 LSI들이 데이터 드라이버 (27) 로서 배열된다. 통상적인 데이터 드라이버 LSI 들은 4-bits 입력으로 이루어지며, 직렬/병렬 변환을 내부에서 수행한다. 따라서, 직렬/병렬 변환 유닛 (34) 은 병렬 방식으로, SF 코딩 제어유닛 (43) 의 제어 하에서 LUT 메모리 (42) 로부터 출력되는 SF 코딩 데이터 [SF 코딩 60-1 내지 60-28 (1 bits ×1)]의 28 bits를 입력한다. 이후, 직렬/병렬 변환유닛 (34) 은 상술한 데이터 드라이버 제어신호 (54) 로서 SF 코딩 데이터의 43 ×3 bits 를 데이터 드라이버 (27) 로 병렬로 출력한다 (단계 S5; 직렬/병렬 변환 처리).
데이터 드라이버 (27) 는 스캔마다 대응 표시엘리먼트들로 SF 코딩 데이터의 1365 ×3 bits 를 기록한다. 통상, 데이터 드라이버 (27) 는 플라즈마 표시장치 (20) 가 발광유지기간에 진입하기 전에, 표시 스크린 상의 상부 (1 번째) 스캔 라인으로부터 하부 (768 번째) 스캔 라인까지 SF 코딩데이터의 단일 프레임 (스크린풀) 을 연속하여 기록한다.
예를 들어, 스캔 라인 당 1365 픽셀들 및 프레임 당 768 라인들을 가지며, 입력 이미지 신호가 10 bits 이고, SF들의 분할수가 13개이며, 스캔 사이클이 1 ㎲이고 프레임 메모리 (35) 의 동작속도가 300MHz 인 W-XGA 표시의 경우를 고려하기로 한다. 그러면, SF 코딩캐시 메모리 (41) 에는 13 Kbits 의 메모리용량이 주어지고 LUT 메모리 (42) (SRAM) 에는 28 Kbits (1 Kbits ×28) 의 메모리 용량이 주어지며, SF 코딩회로 (32) 에는 41 Kbits 의 내부 메모리 용량 (SF 코딩 회로 (32) 의 총 메모리 용량) 이 주어진다. 그 결과, 본 발명의 플라즈마 표시장치 (20) 에 따르면, SF 코딩회로 (32) 내부의 메모리 용량이 제 2 종래예에 따른 이미지 신호처리회로의 SF 코딩회로 (232) 내부의 메모리 용량 364 Kbits에 비하여 1/9로 감소된다.
상술한 설명으로부터, 본 발명의 플라즈마 표시장치 (20) 에 따르면, LUT 메모리 (42) 가 단일 SF 만큼 많은 메모리 용량을 제공받는다. 이는 SF 코딩 회로 (32) 내부의 메모리 용량 (SF 코딩회로 (32) 의 총메모리 용량) 의 감소를 가능하게 한다.
상술한 바와 같이, DRAM 구현 LSI 칩 (단일 처리 LSI 칩 (23)) 상의 프레임 메모리 (35) (DRAM) 은 고속의 동작이 가능하며 (특히 고속으로 병렬 접속하며), 따라서, 더 많은 수의 포트들을 가진다. 그러나, 최대 가능한 메모리 용량은 전용 DRAM 칩의 용량 [외부메모리; 제 1 종래예에 따른 프레임 메모리 (135)(DRAM)] 만큼 높지 않다. 본 발명의 플라즈마 표시장치 (20) 에 따르면, SF 코딩회로 (32) 가 프레임 메모리 (35) 이후에 배열되어 있다. 이는 상술한 제 1 종래예의 프레임 메모리 (135)(DRAM) 의 메모리 용량에 비하여 프레임 메모리 (35) (DRAM) 의 요구되는 메모리 용량을 감소시킬 수 있다. 그러나, SF 코딩 회로 (32) 가 프레임 메모리 (35) 이후에 배열되어 있기 때문에, SF 코딩 회로 (32) 의 LUT 메모리 (SRAM) 가 메모리 용량을 증가시킬 수 있다. 본 발명의 플라즈마 표시장치 (20) 에 따르면, SF 코딩 회로 (32) 의 LUT 메모리 (42) (SRAM) 의 메모리용량이 추가로 감소되어, 신호처리 LSI 칩 (23) 상에 구현된 이미지신호처리회로 (30) 가 고속으로 동작할 수 있다.
본 발명의 플라즈마 표시장치 (20) 에 따르면, 프레임 메모리 (35) (DRAM) 의 요구되는 메모리 용량과 SF 코딩 회로 (32) 내부의 메모리 용량 모두를 감소시킬 수 있다. 따라서, 메모리 용량에서의 감소에 대응한 양만큼 신호처리 LSI 칩 (23) 의 면적을 감소시키는 것이 가능하다.
본 발명의 플라즈마 표시장치 (20) 에 따르면, 신호처리 LSI 칩 (23) 의 감소된 면적은 신호처리 LSI 칩 (23) 의 비용 (예를들어, 제조비용) 에서의 감소를 가능하게 한다.
본 발명은 바람직한 실시형태를 통하여 설명하였다. 상술한 실시형태들로부터 여러 변형 및 변경이 이루어질 수 있다. 따라서, 첨부한 청구범위는 이러한 모든 변형 및 변경을 포함한다.

Claims (21)

  1. 이미지 신호의 소정의 계조값인 설정 계조값과 서브필드 코딩 데이터가 서브필드마다 서로 관련되어 저장되는 캐시메모리;
    이미지 신호가 입력되는 서브필드 코딩 메모리; 및
    상기 캐시메모리로부터 상기 설정 계조값과 상기 서브필드 코딩 데이터를 판독하여 상기 서브필드마다 상기 서브필드 코딩 메모리에 기록하는 서브필드 코딩 제어유닛을 포함하며,
    상기 서브필드 코딩 제어유닛은 상기 입력이미지 신호의 계조값을 어드레스로 이용하여 상기 서브필드 코딩 메모리를 액세스하고 상기 서브필드마다 상기 설정계조값들 중에서 상기 입력 이미지 신호의 계조값에 대응하는 서브필드 코딩 데이터를 출력하는, 서브필드 코딩회로.
  2. 제 1 항에 있어서,
    상기 서브필드 코딩 제어유닛에는, 상기 서브필드마다 캐시 데이터 재기록 신호가 입력되고,
    상기 서브필드 코딩 제어유닛은 상기 캐시 데이터 재기록 신호에 따라서, 상기 캐시 메모리로부터의 상기 설정 계조값과 상기 서브필드 코딩 데이터를 판독하여 상기 서브필드 코딩 메모리에 기록하는, 서브필드 코딩회로.
  3. 제 2 항에 있어서,
    상기 서브필드 코딩 제어유닛에는, 상기 서브필드 마다 서브필드 번호 신호 및 상기 캐시 데이터 재기록 신호가 입력되며,
    상기 서브필드 번호 신호가 상기 서브필드들 중에서 제 1 서브필드를 표시하는 경우, 상기 서브필드 코딩 제어유닛은 상기 서브필드 번호 신호 및 상기 캐시 데이터 재기록 신호에 따라서, 상기 캐시 메모리로부터의 상기 서브필드 번호신호에 의해 표시되는 상기 제 1 서브필드에 대응하는 상기 설정 계조값 및 상기 서브필드 코딩 데이터를 판독하여 상기 서브필드 코딩 메모리에 기록하는, 서브필드 코딩회로.
  4. 제 3 항에 있어서,
    상기 서브필드 코딩 제어유닛에는, 상기 서브필드마다 서브필드 코딩 시작신호가 입력되고,
    상기 서브필드 코딩 제어유닛은 상기 서브필드 코딩 시작신호에 따라서, 상기 입력 이미지 신호의 계조값을 어드레스로 이용하여 상기 서브필드 코딩 메모리를 액세스하고 대응 서브필드 코딩 데이터를 출력하는, 서브필드 코딩회로.
  5. 제 4 항에 있어서,
    상기 서브필드 번호 신호 및 상기 캐시 데이터 재기록 신호는 상기 제 1 서브필드의 스캔 기간 이전에 상기 서브필드 코딩 제어유닛에 입력되며,
    상기 서브필드 코딩 시작신호는 상기 제 1 서브필드의 스캔 기간 동안에 상기 서브필드 코딩 제어유닛에 입력되는, 서브필드 코딩회로.
  6. 프레임 메모리;
    상기 프레임 메모리에 이미지 신호를 저장하고 스캔 라인 마다 상기 프레임 메모리에 저장된 상기 이미지 신호를 판독하고 출력하는 프레임 메모리 제어유닛; 및
    상기 프레임 메모리 제어유닛으로부터의 상기 이미지 신호에 서브프레임 코딩 처리를 가하고, 그 코딩처리된 신호를 표시유닛으로 출력하는 서브필드 코딩회로를 포함하며,
    상기 서브필드 코딩회로는,
    이미지 신호의 소정의 계조값인 설정 계조값과 서브필드 코딩 데이터가 서브필드마다 서로 관련되어 저장되는 캐시메모리;
    상기 프레임 메모리 제어유닛으로부터의 이미지 신호를 입력하는 서브필드 코딩 메모리; 및
    상기 캐시메모리로부터 상기 설정 계조값과 상기 서브필드 코딩 데이터를 판독하여 상기 서브필드마다 상기 서브필드 코딩 메모리에 기록하는 서브필드 코딩 제어유닛을 포함하며,
    상기 서브필드 코딩 제어유닛은 상기 입력이미지 신호의 계조값을 어드레스로 이용하여 상기 서브필드 코딩 메모리를 액세스하고 상기 서브필드마다 상기 설 정계조값들 중에서 상기 입력 이미지 신호의 계조값에 대응하는 서브필드 코딩 데이터를 출력하는, 이미지 신호처리회로.
  7. 제 6 항에 있어서,
    상기 서브필드 코딩 제어유닛에는, 상기 서브필드마다 캐시 데이터 재기록 신호가 입력되고,
    상기 서브필드 코딩 제어유닛은 상기 캐시 데이터 재기록 신호에 따라서, 상기 캐시 메모리로부터의 상기 설정 계조값과 상기 서브필드 코딩 데이터를 판독하여 상기 서브필드 코딩 메모리에 기록하는, 이미지 신호처리회로.
  8. 제 7 항에 있어서,
    상기 서브필드 코딩 제어유닛에는, 상기 서브필드마다 서브필드 번호 신호 및 상기 캐시 데이터 재기록 신호가 입력되며,
    상기 서브필드 번호 신호가 상기 서브필드들 중에서 제 1 서브필드를 표시하는 경우, 상기 서브필드 코딩 제어유닛은 상기 서브필드 번호 신호 및 상기 캐시 데이터 재기록 신호에 따라서, 상기 캐시 메모리로부터의 상기 서브필드 번호신호에 의해 표시되는 상기 제 1 서브필드에 대응하는 상기 설정 계조값 및 상기 서브필드 코딩 데이터를 판독하여 그 판독한 데이터를 상기 서브필드 코딩 메모리에 기록하는, 이미지 신호처리회로.
  9. 제 8 항에 있어서,
    상기 서브필드 코딩 제어유닛에는, 상기 서브필드마다 서브필드 코딩 시작신호가 입력되고,
    상기 서브필드 코딩 제어유닛은 상기 서브필드 코딩 시작신호에 따라서, 상기 입력 이미지 신호의 계조값을 어드레스로 이용하여 상기 서브필드 코딩 메모리를 액세스하고 대응 서브필드 코딩 데이터를 출력하는, 이미지 신호처리회로.
  10. 제 9 항에 있어서,
    상기 서브필드 번호 신호 및 상기 캐시 데이터 재기록 신호는 상기 제 1 서브필드의 스캔 기간 이전에 상기 서브필드 코딩 제어유닛에 입력되며,
    상기 서브필드 코딩 시작신호는 상기 제 1 서브필드의 스캔 기간 동안에 상기 서브필드 코딩 제어유닛에 입력되는, 이미지 신호처리회로.
  11. 제 6 항에 있어서,
    LSI 칩 상에 구현되어 있는, 이미지 신호처리회로.
  12. 제 11 항에 있어서,
    상기 프레임 메모리는 다이내믹 랜덤 액세스 메모리 (DRAM) 인, 이미지 신호처리회로.
  13. 제 12 항에 있어서,
    상기 서브필드 코딩 메모리는 스테틱 랜덤 액세스 메모리 (SRAM) 인, 이미지 신호처리회로.
  14. 이미지 신호처리회로; 및
    상기 이미지 신호처리회로에 접속되어 있는 표시유닛을 포함하며,
    상기 이미지 신호 처리회로는,
    프레임 메모리;
    상기 프레임 메모리에 이미지 신호를 저장하고 스캔 라인 마다 상기 프레임 메모리에 저장된 상기 이미지 신호를 판독하고 출력하는 프레임 메모리 제어유닛; 및
    상기 프레임 메모리 제어유닛으로부터의 상기 이미지 신호에 서브프레임 코딩 처리를 가하고, 그 코딩처리된 신호를 표시유닛으로 출력하는 서브필드 코딩회로를 포함하며,
    상기 서브필드 코딩회로는,
    이미지 신호의 소정의 계조값인 설정 계조값과 서브필드 코딩 데이터가 서브필드마다 서로 관련되어 저장되는 캐시메모리;
    상기 프레임 메모리 제어유닛으로부터의 이미지 신호를 입력하는 서브필드 코딩 메모리; 및
    상기 캐시메모리로부터 상기 설정 계조값과 상기 서브필드 코딩 데이터를 판 독하여 상기 서브필드마다 상기 서브필드 코딩 메모리에 기록하는 서브필드 코딩 제어유닛을 포함하며,
    상기 서브필드 코딩 제어유닛은 상기 입력이미지 신호의 계조값을 어드레스로 이용하여 상기 서브필드 코딩 메모리를 액세스하고 상기 서브필드마다 상기 설정계조값들 중에서 상기 입력 이미지 신호의 계조값에 대응하는 서브필드 코딩 데이터를 출력하는, 플라즈마 표시장치.
  15. 제 14 항에 있어서,
    표시제어유닛을 더 포함하며,
    상기 표시제어유닛은 상기 서브필드마다 상기 서브필드 코딩 제어유닛으로 캐시 데이터 재기록신호를 출력하고,
    상기 서브필드 코딩 제어유닛은 상기 캐시데이터 재기록 신호에 따라서, 상기 캐시 메모리로부터의 상기 설정 계조값 및 상기 서브필드 코딩 데이터를 판독하여 상기 서브필드 코딩 메모리에 기록하는, 플라즈마 표시장치.
  16. 제 15 항에 있어서,
    상기 표시제어유닛은 상기 서브필드마다 상기 서브필드 코딩 제어유닛으로 상기 캐시 데이터 재기록신호 및 서브필드 번호 신호를 출력하고,
    상기 서브필드 번호신호는 상기 서브필드들 중에서 제 1 서브필드를 표시하는 경우, 상기 서브필드 코딩 제어유닛은 상기 서브필드 번호 신호 및 상기 캐시 데이터 재기록 신호에 따라서, 상기 캐시 메모리로부터의 상기 서브필드 번호신호에 의해 표시되는 상기 제 1 서브필드에 대응하는 상기 설정 계조값 및 상기 서브필드 코딩 데이터를 판독하여 상기 서브필드 코딩 메모리에 기록하는, 플라즈마 표시장치.
  17. 제 16 항에 있어서,
    상기 표시제어유닛은 상기 서브필드마다 상기 서브필드 코딩 제어유닛으로 서브필드 코딩 시작신호를 출력하고,
    상기 서브필드 코딩 제어유닛은 상기 서브필드 코딩 시작신호에 따라서, 상기 입력 이미지 신호의 계조값을 어드레스로 이용하여 상기 서브필드 코딩 메모리를 액세스하고 상기 대응 서브필드 코딩 데이터를 출력하는, 플라즈마 표시장치.
  18. 제 17 항에 있어서,
    상기 표시제어유닛은 상기 제 1 서브필드의 스캔 기간 이전에 상기 서브필드 번호 신호 및 상기 캐시 데이터 재기록 신호를 상기 서브필드 코딩 제어유닛으로 출력하고 상기 제 1 서브필드의 상기 스캔 기간 동안에 상기 서브필드 코딩 시작신호를 상기 서브필드 코딩 제어유닛으로 출력하는, 플라즈마 표시장치.
  19. 제 14 항에 있어서,
    상기 이미지 신호처리회로는 LSI 칩 상에 구현되어 있는, 플라즈마 표시장 치.
  20. 제 19 항에 있어서,
    상기 프레임 메모리는 다이내믹 랜덤 액세스 메모리 (DRAM) 인, 플라즈마 표시장치.
  21. 제 20 항에 있어서,
    상기 서브필드 코딩 메모리는 스테틱 랜덤 액세스 메모리 (SRAM) 인, 플라즈마 표시장치.
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