JP5089046B2 - 表示装置 - Google Patents

Description

画素毎にスイッチング素子を設けたアクティブマトリクス駆動方式の表示装置であって、画素に入力される画像信号を記憶するメモリを有する表示装置の駆動方法に関する。特に、各画素が明となっている期間を制御することによって階調を表現する表示装置の駆動方法に関する。各画素が発光している期間を制御することによって階調を表現する表示装置の駆動方法に関する。

表示装置の駆動方法として、１フレーム期間を複数のサブフレーム期間に分割し、各サブフレーム期間において各画素に画像信号を入力し各画素の明暗を選択することによって階調を表現（以下、時分割階調表示ともいう）する表示装置の駆動方法が提案されている（特許文献１参照）。

例えば、１フレーム期間を第１サブフレーム期間乃至第３のサブフレーム期間に分割し、（第１サブフレーム期間における発光期間の長さ）：（第２サブフレーム期間における発光期間の長さ）：（第３サブフレーム期間における発光期間の長さ）を２^０：２^１：２^２と定める。ここで、各サブフレーム期間における発光期間とは、各サブフレーム期間において発光状態（明）を選択された画素が発光する期間のことである。第１サブフレーム期間乃至第３のサブフレーム期間それぞれにおいて各画素に画像信号を入力し各画素の発光（明）または非発光（暗）を選択することによって８階調を表現することができる。

時分割階調表示を行う表示装置は、複数の画素と複数の画素に画像信号を入力する駆動回路とを有するパネルと、パネルに信号を入力する周辺回路とを有する。周辺回路は画像信号及びタイミング信号を生成してパネルに入力する。周辺回路から入力された信号に基づいて、パネルは時分割階調表示を行う。

時分割階調表示を行う表示装置の周辺回路は、メモリ及びメモリを制御するコントローラを有する。コントローラは、表示装置に入力された画像信号（以下、ソース画像信号ともいう）をメモリに書き込み（記憶させ）、書き込まれた（記憶された）画像信号をメモリから読み出してパネルに入力する。時分割階調表示を行うためにはサブフレーム期間毎にメモリから画像信号を読み出す必要がある。すなわち、メモリからの画像信号の読み出しは各サブフレーム期間と同期させる必要がある。一方、ソース画像信号はサブフレーム期間とは無関係に表示装置に入力される。すなわち、メモリへのソース画像信号の書き込みは、各サブフレーム期間とは非同期である。
特開２００１−５４２６号公報

時分割階調表示を行う表示装置の周辺回路において、メモリへのソース画像信号の書き込みのタイミングとメモリからの画像信号の読み出しのタイミングとは異なる。そのため、周辺回路にメモリ（シングルポートメモリ）を２つ設け、一方のメモリにソース画像信号を書き込んでいる間に、他方のメモリに記憶された画像信号を読み出す方法を用いていた。この方法では、周辺回路は２つのメモリと２つのメモリへの画像信号の書き込み及び読み出しを制御する回路とが必要であり、周辺回路の構成を複雑化させ表示装置の大型化を招いていた。

周辺回路にメモリを２つ設ける代わりに、１つのデュアルポートメモリを用いる方法がある。デュアルポートメモリにおいて、ソース画像信号の書き込みと画像信号の読み出しとはそれぞれ独立に行うことができる。つまり、デュアルポートメモリにソース画像信号と書き込むと同時に、デュアルポートメモリに書き込まれた画像信号を読み出すことができる。しかし、デュアルポートメモリにおいてソース画像信号の書き込みと画像信号の読み出しとを同時に行うとき、ソース画像信号が書き込まれる記憶領域と画像信号が読み出される記憶領域とは同じ記憶領域であるので、メモリに書き込まれる信号とメモリから読み出される信号とが混ざる。そのため、画像信号を正確にパネルに入力することができず、画像の乱れを生じるという問題があった。

時分割階調表示を行う表示装置において、メモリを１つとして周辺回路の構成を簡略化し表示装置を小型化することが可能で、且つ正確なデータをパネルに入力し良好な画像表示が可能な駆動方法を提案することを課題とする。

メモリと、メモリへの画像信号の書き込み及びメモリからの画像信号の読み出しを制御するコントローラと、複数の画素を有しメモリから読み出された画像信号が入力されるパネルとを有する。１フレーム期間をｎ（ｎは２以上の自然数）個のサブフレーム期間に分割し、ｎ個のサブフレーム期間それぞれにおいて、複数の画素それぞれの明暗を選択する表示装置の駆動方法であり、以下の方法を用いることを特徴とする。

１フレーム期間において、第１の期間と、第１の期間に連続する第２の期間との組をｍ（ｍはｎ以上の自然数）回繰り返す。コントローラは、コントローラは、組をｍ回繰り返すうち少なくとも１回は第１の期間においてメモリへ画像信号を書き込み、組を繰り返すたびに第２の期間においてメモリから画像信号を読み出す。メモリから画像信号を読み出し始めるタイミングをｎ個のサブフレーム期間の各々を始めるタイミングと同期させる。

上記方法において、コントローラは、組を繰り返すたびに第２の期間においてメモリから画像信号を読み出す構成に限定されない。コントローラは、組をｍ回繰り返すうち少なくともｋ（ｋはｎ以下の自然数）回は第１の期間においてメモリへ画像信号を書き込み、組をｍ回繰り返すうちｎ回は第２の期間においてメモリから画像信号を読み出しを行ってもよい。

１フレーム期間において、メモリへ画像信号を書き込む回数よりも、メモリから画像信号を読み出す回数を多くする。

また、メモリは、第１の記憶領域と第２の記憶領域とを有し、第ｉ（ｉは自然数）のフレーム期間において、第１の記憶領域に画像信号の書き込みを行い、第２の記憶領域に記憶された画像信号を読み出し、第ｉのフレーム期間に連続する第（ｉ＋１）のフレーム期間において、第２の記憶領域に画像信号の書き込みを行い、第１の記憶領域に記憶された画像信号を読み出し、第（ｉ＋１）のフレーム期間に連続する第（ｉ＋２）のフレーム期間において、第１の記憶領域に画像信号の書き込みを行い、第２の記憶領域に記憶された画像信号を読み出すことができる。

なお、第１の記憶領域は、複数の画素に対応する第１の画像信号を記憶する記憶容量を有し、第２の記憶領域は、複数の画素に対応する第２の画像信号を記憶する記憶容量を有し、第１の画像信号と第２の画像信号とは、異なるフレーム期間に対応する画像信号とすることができる。

第１の期間よりも第２の期間を長くしてもよい。メモリは、ＳＲＡＭであってもよい。複数の画素それぞれは、表示素子として発光素子を有していてもよいし、液晶素子を有していてもよい。

メモリへの画像信号の書き込みとメモリからの画像信号の読み出しとを第１の期間と第２の期間に分けて行うので、メモリは１つでよく、メモリに書き込まれる信号とメモリから読み出される信号とが混ざることもない。また、１フレーム期間に第１の期間と第２の期間との組を複数設けてメモリへの画像信号の書き込みを選択的に行うので、メモリへの画像信号の書き込み回数に対してメモリからの画像信号の読み出し回数を多くすることができる。こうして、メモリへのソース画像信号の書き込みのタイミングがサブフレーム期間とは非同期であっても、メモリからの画像信号の読み出しをサブフレーム期間と同期させることができ、時分割階調表示を行うことができる。

以上のとおり、時分割階調表示を行う表示装置において、メモリを１つとして周辺回路の構成を簡略化し表示装置を小型化することが可能で、且つ正確なデータをパネルに入力し良好な画像表示が可能な駆動方法を提供することができる。

（第１の実施の形態）
第１の実施の形態について、図１及び図２を用いて説明する。図１は表示装置の駆動方法を示すタイミングチャートである。図２は、図１のタイミングチャートで示した駆動方法を用いる表示装置の構成を示した図である。

図２（Ａ）において、表示装置１００は、複数の画素を有するパネル１０１と、周辺回路１０２とを有する。周辺回路１０２は、コントローラ１０４と、メモリ１０３とを有する。表示装置に入力されるソース画像信号ＳＶＤは周辺回路１０２に入力される（図２（Ａ）中「ＩＮ」と表記）。周辺回路１０２に入力されたソース画像信号ＳＶＤは、コントローラ１０４によってメモリ１０３に書き込まれる。また、メモリ１０３に書き込まれた画像信号は、コントローラ１０４によって読み出され、画像信号ＶＤとして周辺回路１０２から出力される（図２（Ａ）中「ＯＵＴ」と表記）。画像信号ＶＤはパネル１０１に入力される。パネル１０１は画像信号ＶＤを用いて画像表示を行う。即ち、パネル１０１に入力された画像信号ＶＤは各画素に入力され、各画素の明暗が選択される。こうして、パネルは画像表示を行う。

図２（Ｂ）は、図２（Ａ）におけるコントローラ１０４の構成を詳細に示した図である。図２（Ｂ）において、コントローラ１０４は、書き込み用メモリ１０５と、読み出し用メモリ１０６と、セレクタ１０７とを有する。周辺回路１０２にはソース画像信号ＳＶＤが連続して入力される（図２（Ｂ）中「ＩＮ」と表記）。ソース画像信号ＳＶＤのうち所定の期間内に周辺回路１０２に入力された画像信号は、コントローラ１０４の書き込み用メモリ１０５に記憶される。セレクタ１０７は、セレクタ１０７とメモリ１０３を接続するバスを介してメモリ１０３に信号を書き込むか、メモリ１０３から信号を読み出すかを選択する。セレクタ１０７によってメモリ１０３への信号の書き込みが選択されると、書き込み用メモリ１０５に記憶された画像信号は前記バスを介してメモリ１０３に書き込まれる。セレクタ１０７によってメモリ１０３からの信号の読み出しが選択されると、メモリ１０３に書き込まれた信号の一部は前記バスを介して読み出され、読み出された画像信号は読み出し用メモリ１０６に一旦記憶される。記憶された画像信号は、画像信号ＶＤとして周辺回路１０２から出力される（図２（Ｂ）中「ＯＵＴ」と表記）。

図１のタイミングチャートは、図２の構成の表示装置の駆動方法を特にメモリの駆動方法に注目して示したものである。メモリ１０３の駆動方法を、フレーム期間、サブフレーム期間及びソース画像信号ＳＶＤとの関係で示した。図１を用いて、本発明の表示装置の駆動方法について説明する。なお、説明には図２の符号も用いる。

メモリ１０３の駆動とは、書き込み用メモリ１０５からの画像信号の書き込みと、読み出し用メモリ１０６への画像信号の読み出しとのことを言う。メモリ１０３に画像信号を書き込んでいる状態を「Ｗ」で示す。メモリ１０３から画像信号が読み出されている状態を「Ｒ」で示す。

フレーム期間をＦｉ（ｉは自然数）、Ｆ（ｉ＋１）、Ｆ（ｉ＋２）で示す。Ｆｉ、Ｆ（ｉ＋１）、Ｆ（ｉ＋２）は各々１フレーム期間であり、１画像を表示する期間である。Ｆ（ｉ＋１）はＦｉに連続するフレーム期間、Ｆ（ｉ＋２）はＦ（ｉ＋１）に連続するフレーム期間である。サブフレーム期間をＳＦと示す。図１のタイミングチャートでは、１フレーム期間は２つのサブフレーム期間ＳＦ１及びＳＦ２を有する。

コントローラ１０４に入力されるソース画像信号ＳＶＤをＩＮで示す。フレーム期間Ｆ（ｉ＋１）に表示される画像信号ＶＤに対応するソース画像信号ＳＶＤをＳＶＤ（Ｆ（ｉ＋１））で示す。フレーム期間Ｆ（ｉ＋２）に表示される画像信号ＶＤに対応するソース画像信号ＳＶＤをソース画像信号ＳＶＤ（Ｆ（ｉ＋２））で示す。フレーム期間Ｆ（ｉ＋３）に表示される画像信号ＶＤに対応するソース画像信号ＳＶＤをソース画像信号ＳＶＤ（Ｆ（ｉ＋３））で示す。フレーム期間Ｆ（ｉ＋４）に表示される画像信号ＶＤに対応するソース画像信号ＳＶＤをソース画像信号ＳＶＤ（Ｆ（ｉ＋４））で示す。

フレーム期間Ｆｉ、Ｆ（ｉ＋１）、Ｆ（ｉ＋２）各々において、第１の期間と、第１の期間に連続する第２の期間との組を複数回繰り返す。図１中、第１の期間を「１」で示し、第２の期間を「２」で示す。

フレーム期間Ｆｉにおけるメモリ１０３の駆動方法について説明する。

サブフレーム期間ＳＦ１の動作について説明する。サブフレーム期間ＳＦ１のはじめの組（以下、第１の組という）の第１の期間において、書き込み用メモリ１０５に記憶された画像信号がメモリ１０３に書き込まれる。第１の組の第１の期間に書き込まれる画像信号は、当該第１の期間の直前に周辺回路１０２に入力され、書き込み用メモリ１０５に記憶されたソース画像信号ＳＶＤ（Ｆ（ｉ＋１））の一部である。次いで、第１の組の第２の期間において、メモリ１０３に書き込まれた信号の一部は読み出され、読み出された画像信号は読み出し用メモリ１０６に記憶される。第１の組の第２の期間においてメモリ１０３から読み出される画像信号は、フレーム期間Ｆｉのサブフレーム期間ＳＦ１に対応する画像信号である。読み出し用メモリ１０６に記憶された画像信号は、画像信号ＶＤとして周辺回路１０２から出力され、パネル１０１に入力される。パネル１０１に入力された画像信号ＶＤは各画素に入力され、各画素の明暗が選択される。こうして、パネル１０１は画像を表示しはじめる。

第１の組に連続する第２の組の第１の期間において、書き込み用メモリ１０５に記憶された画像信号がメモリ１０３に書き込まれる。第２の組の第１の期間に書き込まれる画像信号は、当該第１の期間の直前、即ち第１の組の間に周辺回路１０２に入力され、書き込み用メモリ１０５に記憶されたソース画像信号ＳＶＤ（Ｆ（ｉ＋１））の一部である。図１では、第１の組の第１の期間と第２の組の第１の期間とで、ソース画像信号ＳＶＤ（Ｆ（ｉ＋１））全てがメモリ１０３に書き込まれるものとした。次いで、第２の組の第２の期間において、メモリ１０３に書き込まれた信号の一部は読み出され、読み出された画像信号は読み出し用メモリ１０６に記憶される。第２の組の第２の期間においてメモリ１０３から読み出される画像信号は、フレーム期間Ｆｉのサブフレーム期間ＳＦ１に対応する画像信号である。読み出し用メモリ１０６に記憶された画像信号は、画像信号ＶＤとして周辺回路１０２から出力され、パネル１０１に入力される。

第２の組に連続する第３の組の第１の期間において、書き込み用メモリ１０５に記憶された画像信号はメモリ１０３に書き込まれない。これは、第１の組の第１の期間と第２の組の第１の期間とで、ソース画像信号ＳＶＤ（Ｆ（ｉ＋１））全てが既にメモリ１０３に書き込まれているためである。第３の組の第２の期間において、メモリ１０３に書き込まれた信号の一部は読み出され、読み出された画像信号は読み出し用メモリ１０６に記憶される。第３の組の第２の期間においてメモリ１０３から読み出される画像信号は、フレーム期間Ｆｉのサブフレーム期間ＳＦ１に対応する画像信号である。読み出し用メモリ１０６に記憶された画像信号は、画像信号ＶＤとして周辺回路１０２から出力され、パネル１０１に入力される。

第１の組乃至第３の組の動作によって、サブフレーム期間ＳＦ１に対応する画像信号がメモリ１０３から全て読み出され、パネル１０１に入力される。

サブフレーム期間ＳＦ２の動作について説明する。ソース画像信号ＳＶＤ（Ｆ（ｉ＋１））全てが既にメモリ１０３に書き込まれているため、サブフレーム期間ＳＦ２のはじめの組の第１の期間において、書き込み用メモリ１０５に記憶された画像信号はメモリ１０３に書き込まれない。当該組の第２の期間において、メモリ１０３に書き込まれた信号の一部は読み出され、読み出された画像信号は読み出し用メモリ１０６に記憶される。当該組の第２の期間においてメモリ１０３から読み出される画像信号は、フレーム期間Ｆｉのサブフレーム期間ＳＦ２に対応する画像信号である。読み出し用メモリ１０６に記憶された画像信号は、画像信号ＶＤとして周辺回路１０２から出力され、パネル１０１に入力される。

サブフレーム期間ＳＦ２のはじめの組に連続する組においても同様の動作を繰りかえす。こうして、サブフレーム期間ＳＦ２に対応する画像信号がメモリ１０３から全て読み出され、パネル１０１に入力される。以上の動作によって、フレーム期間Ｆｉが有する全てのサブフレーム期間に対応する画像信号がメモリ１０３から読み出され、パネル１０１に入力される。こうして、パネル１０１はフレーム期間Ｆｉに対応する画像を時分割階調表示する。

以上のとおり、メモリ１０３への画像信号の書き込みとメモリ１０３からの画像信号の読み出しとを第１の期間と第２の期間に分けて行うことによって、フレーム期間Ｆｉにおいてメモリ１０３から画像信号を読み出しパネル１０１に入力すると共に、ソース画像信号ＳＶＤ（Ｆ（ｉ＋１））をメモリ１０３へ書き込むことができる。メモリ１０３が１つであっても、メモリ１０３に書き込まれる信号とメモリ１０３から読み出される信号とが混ざることは無い。更に、１フレーム期間に第１の期間と第２の期間との組を複数設けてメモリ１０３への画像信号の書き込みを複数の第１の期間で選択的に行うので、メモリ１０３への画像信号の書き込み回数に対してメモリ１０３からの画像信号の読み出し回数を多くすることができる。こうして、メモリ１０３へのソース画像信号の書き込みのタイミングがサブフレーム期間とは非同期であっても、メモリ１０３からの画像信号の読み出しをサブフレーム期間と同期させることができ、時分割階調表示を行うことができる。

フレーム期間Ｆｉ以外のフレーム期間においても、上述したフレーム期間Ｆｉの駆動方法と同様にメモリ１０３を動作させる。

図１のタイミングチャートでは、１フレーム期間は２つのサブフレーム期間ＳＦ１及びＳＦ２を有する構成を示した。なおこれに限定されず１フレーム期間がｎ（ｎは２以上の自然数）個のサブフレーム期間を有する場合についても本発明の表示装置の駆動方法を適用することができる。また、１フレーム期間あたりのサブフレーム数をｎとすると、１フレーム期間あたりの第１の期間と第２の期間との組の繰り返し回数はｍ（ｍはｎ以上の自然数）回とすることができる。

図１では、メモリ１０３への書き込みを１フレーム期間において２回の組で行う構成を示したがこれに限定されず、１フレーム期間において１回の組の書き込みを行う構成であっても良いし、複数回の組の書き込みを行っても良い。また図１では、サブフレーム期間ＳＦ１及びＳＦ２各々において、メモリ１０３からの画像信号の読み出しを３回の組に分けて行う構成を示したがこれに限定されない。各サブフレーム期間においてメモリ１０３からの画像信号の読み出しは、任意の回数行うことができる。例えば、全ての組の第２の期間において、メモリ１０３からの画像信号を読み出しても良い。更に図１では、第１の期間と第２の期間の長さをほぼ同じに図示したがこれに限定されない。第１の期間よりも前記第２の期間を長くしても良い。

本発明の表示装置の駆動方法では、画像の階調数、１フレーム期間中のサブフレーム期間の数、書き込み用メモリ１０５の記憶容量、読み出し用メモリ１０６の記憶容量、メモリ１０３へ書き込み速度、メモリ１０３からの読み出し速度等に応じて、１フレーム期間あたりでメモリ１０３に画像信号を書き込む回数、１サブフレーム期間あたりでメモリ１０３から画像信号を読み出す回数、第１の期間の長さと第２の期間の長さの比等を最適化する。

（第２の実施の形態）
第２の実施の形態について、図３及び図４を用いて説明する。図３は、図２で示した表示装置のメモリ１０３の更に詳細な構成と、連続する２つのフレーム期間Ｆｉ及びＦ（ｉ＋１）各々におけるメモリ１０３の駆動状態を示した図である。図４は、図３で示したメモリを図２におけるメモリ１０３として用いた場合の表示装置の駆動方法を示すタイミングチャートである。なお、図４において図１と同じ部分は同じ符号を用いて示し、説明は省略する。

図３（Ａ）及び図３（Ｂ）に示すように、メモリ１０３は、第１の記憶領域３０１と第２の記憶領域３０２とを有する。第１の記憶領域３０１と第２の記憶領域３０２とはそれぞれ、パネル１０１の有する複数の画素に対応する画像信号を記憶可能な記憶容量を有する。第１の記憶領域３０１は、パネル１０１の複数の画素に対応する第１の画像信号を記憶する記憶容量を有する。第２の記憶領域３０２は、パネル１０１の複数の画素に対応する第２の画像信号を記憶する記憶容量を有する。第１の画像信号と第２の画像信号とは、異なるフレーム期間に対応する画像信号である。

フレーム期間Ｆｉにおいて、第１の記憶領域３０１に画像信号の書き込みを行い（図３（Ａ）中「Ｗ」と表記）、第２の記憶領域３０２に記憶された画像信号を読み出す（図３（Ａ）中「Ｒ」と表記）。フレーム期間Ｆｉに連続するフレーム期間Ｆ（ｉ＋１）において、第２の記憶領域３０２に画像信号の書き込みを行い（図３（Ｂ）中「Ｗ」と表記）、第１の記憶領域３０１に記憶された画像信号を読み出す（図３（Ｂ）中「Ｒ」と表記）。

図４に、図３に示した構成のメモリ１０３を用いた場合のタイミングチャートを示す。１フレーム期間毎に、画像信号の書き込みを行う記憶領域と、画像信号の読み出しを行う記憶領域とが入れ替わる。

図４に示す駆動方法を行うために、メモリ１０３が複数有する記憶セルそれぞれの最上位アドレスビットを用いて、画像信号の書き込みを選択する記憶セルか画像信号の読み出しを選択する記憶セルかを区別し、当該最上位アドレスビットを１フレーム期間毎に変化させてもよい。

例えば、フレーム期間Ｆｉにおいて、図３（Ａ）に示した第１の記憶領域３０１に対応する記憶セルの最上位アドレスビットには「０」の信号を入力し、第２の記憶領域３０２に対応する記憶セルの最上位アドレスビットには「１」の信号を入力する。フレーム期間Ｆ（ｉ＋１）において、図３（Ｂ）に示した第１の記憶領域３０１に対応する記憶セルの最上位アドレスビットには「１」の信号を入力し、第２の記憶領域３０２に対応する記憶セルの最上位アドレスビットには「０」の信号を入力する構成とすることができる。

本実施の形態は、第１の実施の形態と自由に組み合わせて実施することが可能である。

（第３の実施の形態）
第３の実施の形態では、図２のパネル１０１の例について図５を用いて説明する。図５（Ａ）において、パネル１０１は、マトリクス状に配置された複数の画素５００よりなる画素部５０１を有する。画素部５０１は、画素５００毎に薄膜トランジスタ等のスイッチング素子を配置したアクティブマトリクス方式の構成とすることができる。画素５００の表示素子として、エレクトロルミネッセンス素子等の発光素子を設けても良いし、液晶素子を設けても良い。画素５００の表示素子として発光素子を設ける場合、画素５００は画像信号ＶＤによって発光状態（明）または非発光状態（暗）が選択される。

なお、図５（Ｂ）に示すように、画素部５０１が形成された基板と同じ基板上に画素部５０１を駆動する駆動回路を設けても良い。図５（Ｂ）において図５（Ａ）と同じ部分は同じ符号を用いて示し説明は省略する。図５（Ｂ）では、駆動回路として第１の駆動回路５０３及び第２の駆動回路５０４を示した。なおこれに限定されず、第１の駆動回路５０３、第２の駆動回路５０４の他に更に駆動回路を設けても良い。駆動回路は、別基板上に形成され画素部５０１が形成された基板上に実装されていても良い。また、駆動回路は、画素部５０１が形成された基板と同一基板上に画素５００の有する薄膜トランジスタと同じ工程で形成された薄膜トランジスタを用いて形成されていても良い。薄膜トランジスタのチャネル形成領域は、多結晶半導体で形成されていてもよいし非晶質半導体で形成されていても良い。

本実施の形態は、実施の形態１及び実施の形態２と自由に組み合わせて実施することが可能である。

（第４の実施の形態）
図６（Ａ）に、図５（Ａ）や図５（Ｂ）で示した画素部５０１の構成例（以下、第１の構成という）を示す。画素部５０１は、複数の第１の信号線Ｓ_１〜Ｓ_ｐ（ｐは自然数）と、複数の第１の信号線Ｓ_１〜Ｓ_ｐと交差するように設けられた複数の第２の信号線Ｇ_１〜Ｇ_ｑ（ｑは自然数）と、第１の信号線Ｓ_１〜Ｓ_ｐと第２の信号線Ｇ_１〜Ｇ_ｑの交差部毎に設けられた画素６００とを有する。

図６（Ａ）の画素６００の構成を図６（Ｂ）に示す。図６（Ｂ）では、複数の第１の信号線Ｓ_１〜Ｓ_ｐのうちの１本Ｓ_ｘ（ｘはｐ以下の自然数）と、複数の第２の信号線Ｇ_１〜Ｇ_ｑのうちの１本Ｇ_ｙ（ｙはｑ以下の自然数）との交差部に形成された画素６００を示す。画素６００は、第１のトランジスタ６０１と、第２のトランジスタ６０２と、容量素子６０３と、発光素子６０４とを有する。なお、本実施の形態では、発光素子６０４として一対の電極を有し、当該一対の電極間に電流が流れることによって発光する素子を用いた例を示す。また、容量素子６０３として、第２のトランジスタ６０２の寄生容量等を積極的に利用してもよい。第１のトランジスタ６０１及び第２のトランジスタ６０２は、ｎチャネル型のトランジスタであってもｐチャネル型のトランジスタであっても良い。画素６００を構成するトランジスタとして、薄膜トランジスタを用いることができる。

第１のトランジスタ６０１のゲートは第２の信号線Ｇ_ｙに接続され、第１のトランジスタ６０１のソース及びドレインの一方は第１の信号線Ｓ_ｘに接続され、他方は第２のトランジスタ６０２のゲート及び容量素子６０３の一方の電極に接続される。容量素子６０３の他方の電極は、電位Ｖ_３が与えられる端子６０５に接続される。第２のトランジスタ６０２のソース及びドレインの一方は発光素子６０４の一方の電極に接続され、他方は電位Ｖ_２が与えられる端子６０６に接続される。発光素子６０４の他方の電極は、電位Ｖ_１が与えられる端子６０７に接続される。

図６（Ａ）及び図６（Ｂ）に示した画素部５０１の表示方法について説明する。

１フレーム期間中の複数のサブフレーム期間各々において、画素部５０１の全ての画素６００に画像信号を入力する。入力される画像信号はデジタルの信号である。全ての画素６００に画像信号を入力する方法について、以下に説明する。複数の第２の信号線Ｇ_１〜Ｇ_ｑのうち１本が選択されている間に複数の第１の信号線Ｓ_１〜Ｓ_ｐ全てに画像信号を入力する。こうして、画素部５０１の１行の画素に画像信号を入力する。複数の第２の信号線Ｇ_１〜Ｇ_ｑを順に選択し同様の動作を行って、画素部５０１の全ての画素６００に画像信号を入力する。

複数の第２の信号線Ｇ_１〜Ｇ_ｑのうちの１本Ｇ_ｙが選択され、複数の第１の信号線Ｓ_１〜Ｓ_ｐのうちの１本Ｓ_ｘから画像信号が入力された画素６００の動作について説明する。第２の信号線Ｇ_ｙが選択されると、第１のトランジスタ６０１がオン状態となる。トランジスタのオン状態とはソースとドレインが導通状態であることを言い、トランジスタのオフ状態とはソースとドレインが非導通状態であることを言うものとする。第１のトランジスタ６０１がオン状態となると、第１の信号線Ｓ_ｘに入力された画像信号は、第１のトランジスタ６０１を介して第２のトランジスタ６０２のゲートに入力される。第２のトランジスタ６０２は入力された画像信号に応じてオン状態またはオフ状態を選択される。第２のトランジスタ６０２のオン状態が選択されると、第２のトランジスタ６０２のドレイン電流が発光素子６０４に流れ、発光素子６０４は発光する。

電位Ｖ_２と電位Ｖ_３とは、第２のトランジスタ６０２がオン状態となった際に電位差が常に一定となるように保たれる。電位Ｖ_２と電位Ｖ_３とを同じ電位としてもよい。電位Ｖ_２と電位Ｖ_３とを同じ電位とする場合は、端子６０５と端子６０６とを同じ配線に接続しても良い。電位Ｖ_１と電位Ｖ_２とは、発光素子６０４の発光を選択された際に所定の電位差を有するように設定される。こうして、発光素子６０４に電流を流し、発光素子６０４を発光させる。

本実施の形態は、第１の実施の形態乃至第３の実施の形態と自由に組み合わせて実施することが可能である。

（第５の実施の形態）
図７（Ａ）に、図５（Ａ）や図５（Ｂ）で示した画素部５０１の構成例を示す。図７（Ａ）では、第４の実施の形態で示した第１の構成とは異なる例（以下、第２の構成という）を示す。画素部５０１は、複数の第１の信号線Ｓ_１〜Ｓ_ｐ（ｐは自然数）と、複数の第１の信号線Ｓ_１〜Ｓ_ｐと交差するように設けられた複数の第２の信号線Ｇ_１〜Ｇ_ｑ（ｑは自然数）及び複数の第３の信号線Ｒ_１〜Ｒ_ｑと、第１の信号線Ｓ_１〜Ｓ_ｐと第２の信号線Ｇ_１〜Ｇ_ｑ及び第３の信号線Ｒ_１〜Ｒ_ｑの交差部毎に設けられた画素７００とを有する。

図７（Ａ）の画素７００の構成を図７（Ｂ）に示す。図７（Ｂ）では、複数の第１の信号線Ｓ_１〜Ｓ_ｐのうちの１本Ｓ_ｘ（ｘはｐ以下の自然数）と、複数の第２の信号線Ｇ_１〜Ｇ_ｑのうちの１本Ｇ_ｙ（ｙはｑ以下の自然数）及び複数の第３の信号線Ｒ_１〜Ｒ_ｑのうちの１本Ｒ_ｙとの交差部に形成された画素７００を示す。なお、図７（Ｂ）に示す構成の画素において、図６（Ｂ）と同じ部分は同じ符号を用いて示し、説明は省略する。図７（Ｂ）では、図６（Ｂ）で示した画素６００において、第３のトランジスタ７０１を有する点で異なる。第３のトランジスタ７０１は、ｎチャネル型のトランジスタであってもｐチャネル型のトランジスタであっても良い。画素７００を構成するトランジスタとして、薄膜トランジスタを用いることができる。

第３のトランジスタ７０１のゲートは第３の信号線Ｒ_ｙに接続され、第３のトランジスタ７０１のソース及びドレインの一方は第２のトランジスタ６０２のゲート及び容量素子６０３の一方の電極に接続され、他方は電位Ｖ_４が与えられる端子７０２に接続される。

図７（Ａ）及び図７（Ｂ）に示した画素部５０１の表示方法について説明する。

発光素子６０４を発光させる方法は、第４の実施の形態で説明した方法と同じである。図７（Ａ）及び図７（Ｂ）で示す構成の画素では、第３の信号線Ｒ_ｙ及び第３のトランジスタ７０１を有することによって、第１の信号線Ｓ_ｘから入力される画像信号に関わらず、画素７００の発光素子６０４を非発光とすることができる点に特徴がある。第３の信号線Ｒ_ｙに入力される信号によって、画素７００の発光素子６０４が発光する時間を設定することができる。こうして、第２の信号線Ｇ_１〜Ｇ_ｑを順に選択し全ての第２の信号線Ｇ_１〜Ｇ_ｑを選択する期間よりも短い発光期間を設定することができる。

電位Ｖ_４は、第３のトランジスタ７０１がオン状態となった際に第２のトランジスタ６０２がオフ状態となるように設定すれば良い。例えば、第３のトランジスタ７０１がオン状態となった際に、電位Ｖ_３と同じ電位になるように電位Ｖ_４を設定することができる。電位Ｖ_３と電位Ｖ_４とを同じ電位とすることによって、容量素子６０３に保持された電荷を放電し、第２のトランジスタ６０２のソースとゲート間の電圧をゼロとして第２のトランジスタ６０２をオフ状態とすることができる。なお、電位Ｖ_３と電位Ｖ_４とを同じ電位とする場合は、端子６０５と端子７０２とを同じ配線に接続しても良い。

なお、第３のトランジスタ７０１は、図７（Ｂ）に示した配置に限定されない。例えば、第２のトランジスタ６０２と直列に第３のトランジスタ７０１を配置してもよい。この構成では、第３の信号線Ｒ_ｙに入力される信号により、第３のトランジスタ７０１をオフ状態にすることによって、発光素子６０４に流れる電流を遮断し、発光素子６０４を非発光とすることができる。

図７（Ｂ）で示した第３のトランジスタ７０１の代わりにダイオードを用いることもできる。第３のトランジスタ７０１の代わりにダイオードを用いた画素の構成を図７（Ｃ）に示す。なお、図７（Ｃ）において図７（Ｂ）と同じ部分は同じ符号を用いて示し説明は省略する。ダイオード７７１の一方の電極は第３の信号線Ｒ_ｙに接続され、他方の電極は第２のトランジスタ６０２のゲート及び容量素子６０３の一方の電極に接続されている。

ダイオード７７１は一方の電極から他方の電極に電流を流す。第２のトランジスタ６０２をｐチャネル型のトランジスタとする。ダイオード７７１の一方の電極の電位を上昇させることによって、第２のトランジスタ６０２のゲートの電位を上昇させ、第２のトランジスタ６０２をオフ状態とすることができる。

図７（Ｃ）では、ダイオード７７１は、第３の信号線Ｒ_ｙに接続された一方の電極から第２のトランジスタ６０２のゲートに接続された他方の電極に電流を流すとし、第２のトランジスタ６０２をｐチャネル型のトランジスタとした構成を示したがこれに限定されない。ダイオード７７１は、第２のトランジスタ６０２のゲートに接続された他方の電極から第３の信号線Ｒ_ｙに接続された一方の電極に電流を流すとし、第２のトランジスタ６０２をｎチャネル型のトランジスタとした構成としてもよい。第２のトランジスタ６０２がｎチャネル型のトランジスタのときは、ダイオード７７１の一方の電極の電位を下降させることによって、第２のトランジスタ６０２のゲートの電位を下降させ、第２のトランジスタ６０２をオフ状態とすることができる。

ダイオード７７１としては、ダイオード接続されたトランジスタを用いてもよい。ダイオード接続されたトランジスタとは、ドレインとゲートが接続されたトランジスタを示すものとする。ダイオード接続されたトランジスタとしては、ｐチャネル型のトランジスタを用いても良いしｎチャネル型のトランジスタを用いても良い。

本実施の形態は、第１の実施の形態乃至第４の実施の形態と自由に組み合わせて実施することが可能である。

本実施例では、画素を実際に作製した例について説明する。図８（Ａ）及び図８（Ｂ）は、第３の実施の形態乃至第５の実施の形態で説明したパネルの画素の断面図である。画素に配置されるスイッチング素子としてＴＦＴを用い、画素に配置される表示素子として発光素子を用いた例を示す。

図８（Ａ）及び図８（Ｂ）において、１０００は基板、１００１は下地膜、１００２は半導体層、１１０２は半導体層、１００３は第１の絶縁膜、１００４はゲート電極、１１０４は電極、１００５は第２の絶縁膜、１００６は電極、１００７は第１の電極、１００８は第３の絶縁膜、１００９は発光層、１０１０は第２の電極である。１１００はＴＦＴ、１０１１は発光素子、１１０１は容量素子である。図８では、画素を構成する素子として、ＴＦＴ１１００と、容量素子１１０１とを代表で示した。図８（Ａ）の構成について説明する。

基板１０００としては、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、セラミック基板等を用いることができる。また、ステンレスを含む金属基板または半導体基板の表面に絶縁膜を形成したものを用いても良い。プラスチック等の可撓性を有する合成樹脂からなる基板を用いても良い。基板１０００の表面を、ＣＭＰ法などの研磨により平坦化しておいても良い。

下地膜１００１としては、酸化珪素や、窒化珪素または窒化酸化珪素（ＳｉＯ_ｘＮ_ｙまたはＳｉＮ_ｘＯ_ｙ 但しｘ＞ｙ）などの絶縁膜を用いることができる。下地膜１００１によって、基板１０００に含まれるＮａなどのアルカリ金属やアルカリ土類金属が半導体層１００２に拡散しＴＦＴ１１００の特性に悪影響をおよぼすのを防ぐことができる。図８では、下地膜１００１を単層の構造としているが、２層あるいはそれ以上の複数層で形成してもよい。なお、石英基板など不純物の拡散がさして問題とならない場合は、下地膜１００１を必ずしも設ける必要はない。

半導体層１００２及び半導体層１１０２としては、任意の形状に加工された結晶性半導体膜や非晶質半導体膜を用いることができる。結晶性半導体膜は非晶質半導体膜を結晶化して得ることができる。結晶化方法としては、レーザ結晶化法、ＲＴＡ（ラピットサーマルアニール）又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法等を用いることができる。半導体層１００２は、チャネル形成領域と、導電型を付与する不純物元素が添加された一対の不純物領域とを有する。なお、チャネル形成領域と一対の不純物領域との間に、前記一対の不純物領域よりも前記不純物元素が低濃度で添加された不純物領域を有していてもよい。半導体層１１０２には、全体に導電型を付与する不純物元素が添加された構成とすることができる。

第１の絶縁膜１００３としては、酸化珪素、窒化珪素または窒化酸化珪素等を用い、単層または複数の膜を積層させて形成することができる。

ゲート電極１００４及び電極１１０４としては、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた一種の元素または該元素を複数含む合金若しくは化合物からなる、単層または積層構造を用いることができる。

ＴＦＴ１１００は、半導体層１００２と、ゲート電極１００４と、半導体層１００２とゲート電極１００４との間の第１の絶縁膜１００３とによって構成される。図８では、画素を構成するＴＦＴとして、発光素子１０１１の第１の電極１００７に接続されたＴＦＴ１１００のみを示したが、複数のＴＦＴを有する構成としてもよい。また、本実施例では、ＴＦＴ１１００をトップゲート型のトランジスタとして示したが、半導体層の下方にゲート電極を有するボトムゲート型のトランジスタであっても良いし、半導体層の上下にゲート電極を有するデュアルゲート型のトランジスタであっても良い。

容量素子１１０１は、第１の絶縁膜１００３を誘電体とし、第１の絶縁膜１００３を挟んで対向する半導体層１１０２と電極１１０４とを一対の電極として構成される。なお、図８では、画素の有する容量素子として、一対の電極の一方をＴＦＴ１１００の半導体層１００２と同時に形成される半導体層１１０２とし、他方の電極をＴＦＴ１１００のゲート電極１００４と同時に形成される電極１１０４とした例を示したが、この構成に限定されない。

第２の絶縁膜１００５としては、無機絶縁膜や有機絶縁膜の単層または積層を用いることができる。無機絶縁膜としては、ＣＶＤ法により形成された酸化シリコン膜や、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）法により塗布された酸化シリコン膜などを用いることができ、有機絶縁膜としてはポリイミド、ポリアミド、ＢＣＢ（ベンゾシクロブテン）、アクリルまたはポジ型感光性有機樹脂、ネガ型感光性有機樹脂等の膜を用いることができる。

また、第２の絶縁膜１００５として、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される材料を用いることもできる。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）を用いることができる。さらには、置換基としてフルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。

電極１００６としては、Ａｌ、Ｗ、Ｍｏ、Ｔｉ、Ｐｔ、Ｃｕ、Ｔａ、Ａｕから選ばれた一種の元素からなる膜や該元素を複数含む合金からなる膜からなる、単層または積層構造を用いることができる。更に、電極１００６としては、該元素を一種または複数と、Ｎｉ、Ｃ、Ｍｎから選ばれた一種の元素または該元素を複数とを含む合金からなる膜からなる、単層または積層構造を用いることができる。

第１の電極１００７及び第２の電極１０１０の一方もしくは両方を透明電極とすることができる。透明電極としては、酸化インジウムスズ（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）などその他の透光性酸化物導電材料を用いることができる。透光性酸化物導電材料としては、ＩＴＯ及び酸化珪素を含む酸化インジウムスズ（以下、ＩＴＳＯと記す）や、ＩＴＯ及び酸化チタン含む酸化インジウムスズ（以下、ＩＴＴＯと記す）や、ＩＴＯ及び酸化モリブデン含む酸化インジウムスズ（以下、ＩＴＭＯと記す）を用いることもできる。更に、透光性酸化物導電材料として、ＩＴＯにチタン、モリブデン又はガリウムを添加したものや、酸化珪素を含んだ酸化インジウムにさらに２〜２０ｗｔ％の酸化亜鉛（ＺｎＯ）を混合したターゲットを用いて形成されたものを用いても良い。

第１の電極１００７及び第２の電極１０１０の他方は、透光性を有さない材料で形成されていてもよい。例えば、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、これらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉ、Ｍｇ：Ｉｎなど）、およびこれらの化合物（ＣａＦ_２、窒化カルシウム）の他、ＹｂやＥｒ等の希土類金属を用いることができる。

第３の絶縁膜１００８としては、第２の絶縁膜１００５と同様の材料を用いて形成することができる。第３の絶縁膜１００８は、第１の電極１００７の端部を覆うように第１の電極１００７の周辺に形成され、隣り合う画素において発光層１００９を分離する機能を有する。

発光層１００９は、単数または複数の層で構成されている。複数の層で構成されている場合、これらの層は、キャリア輸送特性の観点から正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層などに分類することができる。なお各層の境目は必ずしも明確である必要はなく、互いの層を構成している材料が一部混合し、界面が不明瞭になっている場合もある。各層には、有機系の材料、無機系の材料を用いることが可能である。有機系の材料として、高分子系、中分子系、低分子系のいずれの材料も用いることが可能である。

発光素子１０１１は、発光層１００９と、発光層１００９を介して重なる第１の電極１００７及び第２の電極１０１０とによって構成される。第１の電極１００７及び第２の電極１０１０の一方が陽極に相当し、他方が陰極に相当する。発光素子１０１１は、陽極と陰極の間にしきい値電圧より大きい電圧が順バイアスで印加されると、陽極から陰極に電流が流れて発光する。

図８（Ｂ）の構成について説明する。なお、図８（Ａ）と同じ部分は同じ符号を用いて示し、説明は省略する。

図８（Ｂ）は、図８（Ａ）において、第２の絶縁膜１００５と第３の絶縁膜１００８の間に絶縁膜１１０８を有する構成である。電極１００６と第１の電極１００７とは、絶縁膜１１０８に設けられたコンタクトホールにおいて、電極１１０６によって接続されている。

絶縁膜１１０８は、第２の絶縁膜１００５と同様の構成とすることができる。電極１１０６は、電極１００６と同様の構成とすることができる。

本実施例は、発明を実施する最良の形態と自由に組み合わせて実施することができる。

本実施例では、画素の形成された基板の封止を行った構成について、図９を用いて説明する。図９（Ａ）は、画素の形成された基板を封止することによって形成されたパネルの上面図であり、図９（Ｂ）、図９（Ｃ）はそれぞれ図９（Ａ）のＡ−Ａ’における断面図である。図９（Ｂ）と図９（Ｃ）とは、異なる方法で封止を行った例である。

図９（Ａ）乃至図９（Ｃ）において、基板１３０１上には、複数の画素を有する画素部１３０２が配置され、画素部１３０２を囲むようにしてシール材１３０６が設けられシーリング材１３０７が貼り付けられている。画素の構造については、上述の発明を実施するための最良に形態や、実施例１で示した構成を用いることができる。

図９（Ｂ）の表示パネルでは、図９（Ａ）のシーリング材１３０７は、対向基板１３２１に相当する。シール材１３０６を接着層として用いて透明な対向基板１３２１が貼り付けられ、基板１３０１、対向基板１３２１及びシール材１３０６によって密閉空間１３２２が形成される。対向基板１３２１には、カラーフィルタ１３２０と該カラーフィルタを保護する保護膜１３２３が設けられる。画素部１３０２に配置された発光素子から発せられる光は、該カラーフィルタ１３２０を介して外部に放出される。密閉空間１３２２は、不活性な樹脂もしくは液体などで充填される。なお、密閉空間１３２２に充填する樹脂として、吸湿材を分散させた透光性を有する樹脂を用いても良い。また、シール材１３０６と密閉空間１３２２に充填される材料とを同一の材料として、対向基板１３２１の接着と画素部１３０２の封止とを同時に行っても良い。

図９（Ｃ）に示した表示パネルでは、図９（Ａ）のシーリング材１３０７は、シーリング材１３２４に相当する。シール材１３０６を接着層として用いてシーリング材１３２４が貼り付けられ、基板１３０１、シール材１３０６及びシーリング材１３２４によって密閉空間１３０８が形成される。シーリング材１３２４には予め凹部の中に吸湿剤１３０９が設けられ、上記密閉空間１３０８の内部において、水分や酸素等を吸着して清浄な雰囲気に保ち、発光素子の劣化を抑制する役割を果たす。この凹部は目の細かいメッシュ状のカバー材１３１０で覆われている。カバー材１３１０は空気や水分は通すが、吸湿剤１３０９は通さない。なお、密閉空間１３０８は、窒素もしくはアルゴン等の希ガスで充填しておけばよく、不活性であれば樹脂もしくは液体で充填することも可能である。

基板１３０１上には、画素部１３０２等に信号を伝達するための入力端子部１３１１が設けられ、該入力端子部１３１１へはＦＰＣ（フレキシブルプリントサーキット）１３１２を介して映像信号等の信号が伝達される。入力端子部１３１１では、基板１３０１上に形成された配線とＦＰＣ１３１２に設けられた配線とを、導電体を分散させた樹脂（異方性導電樹脂：ＡＣＦ）を用いて電気的に接続してある。

画素部１３０２が形成された基板１３０１上に、画素部１３０２に信号を入力する駆動回路が一体形成されていても良い。画素部１３０２に信号を入力する駆動回路をＩＣチップで形成し、基板１３０１上にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）で接続しても良いし、ＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏ Ｂｏｎｄｉｎｇ）やプリント基板を用いて基板１３０１上に配置しても良い。

本実施例は、発明を実施するための最良の形態、実施例１と自由に組み合わせて実施することができる。

本発明は、パネルに、パネルに信号を入力する回路を実装した表示モジュールに適用することができる。

図１０はパネル９００と回路基板９０４を組み合わせた表示モジュールを示している。図１０では、回路基板９０４上にコントローラ９０５や信号分割回路９０６などが形成されている例を示した。回路基板９０４上に形成される回路はこれに限定されない。パネルを制御する信号を生成する回路であればどのような回路が形成されていてもよい。

回路基板９０４上に形成されたこれらの回路から出力された信号は、接続配線９０７によってパネル９００に入力される。

パネル９００は、複数の画素を有する画素部９０１と、第１の駆動回路９０２と、第２の駆動回路９０３とを有する。パネル９００の構成は、実施例１や実施例２等で示した構成と同様とすることができる。図１０では、画素部９０１が形成された基板と同一基板上に、第１の駆動回路９０２及び第２の駆動回路９０３が形成されている例を示した。しかし、本発明の表示モジュールはこれに限定されない。画素部９０１が形成された基板と同一基板上に第２の駆動回路９０３のみが形成され、第１の駆動回路９０２は回路基板上に形成されていても良い。第１の駆動回路９０２及び第２の駆動回路９０３の両方が回路基板上に形成されていても良い。

このような表示モジュールを組み込んで、様々な電子機器の表示部を形成することができる。

本実施例は、発明を実施するための最良の形態、実施例１、及び実施例２と自由に組み合わせて実施することができる。

本発明は、様々な電子機器に適用することができる。電子機器としては、カメラ（ビデオカメラ、デジタルカメラ等）、プロジェクター、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、ナビゲーションシステム、カーステレオ、パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。電子機器の例を図１１に示す。

図１１（Ａ）は、ノート型パーソナルコンピュータであり、本体９１１、筐体９１２、表示部９１３、キーボード９１４、外部接続ポート９１５、ポインティングマウス９１６等を含む。本発明は、表示部９１３に適用される。本発明を用いることによって、表示部を小型化し且つ良好な画像表示ができる。

図１１（Ｂ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体９２１、筐体９２２、第１の表示部９２３、第２の表示部９２４、記録媒体（ＤＶＤ等）読み込み部９２５、操作キー９２６、スピーカー部９２７等を含む。第１の表示部９２３は主として画像情報を表示し、第２の表示部９２４は主として文字情報を表示する。本発明は、第１の表示部９２３、第２の表示部９２４に適用される。本発明を用いることによって、表示部を小型化し且つ良好な画像表示ができる。

図１０（Ｃ）は携帯電話機であり、本体９３１、音声出力部９３２、音声入力部９３３、表示部９３４、操作スイッチ９３５、アンテナ９３６等を含む。本発明は、表示部９３４に適用される。本発明を用いることによって、表示部を小型化し且つ良好な画像表示ができる。

図１０（Ｄ）はカメラであり、本体９４１、表示部９４２、筐体９４３、外部接続ポート９４４、リモコン受信部９４５、受像部９４６、バッテリー９４７、音声入力部９４８、操作キー９４９等を含む。本発明は、表示部９４２に適用される。本発明を用いることによって、表示部を小型化し且つ良好な画像表示ができる。

本実施は、発明を実施するための最良の形態、実施例１乃至実施例３と自由に組み合わせて実施することができる。

第１の実施の形態を示す図。 第１の実施の形態を示す図。 第２の実施の形態を示す図。 第２の実施の形態を示す図。 第３の実施の形態を示す図。 第４の実施の形態を示す図。 第５の実施の形態を示す図。 実施例１を示す図。 実施例２を示す図。 実施例３を示す図。 実施例４を示す図。

符号の説明

１００ 表示装置
１０１ パネル
１０２ 周辺回路
１０３ メモリ
１０４ コントローラ
１０５ 書き込み用メモリ
１０６ 読み出し用メモリ
１０７ セレクタ
３０１ 第１の記憶領域
３０２ 第２の記憶領域
５００ 画素
５０１ 画素部
５０３ 第１の駆動回路
５０４ 第２の駆動回路
６００ 画素
６０１ 第１のトランジスタ
６０２ 第２のトランジスタ
６０３ 容量素子
６０４ 発光素子
６０５ 端子
６０６ 端子
６０７ 端子
７００ 画素
７０１ 第３のトランジスタ
７０２ 端子
７７１ ダイオード
９００ パネル
９０１ 画素部
９０２ 第１の駆動回路
９０３ 第２の駆動回路
９０４ 回路基板
９０５ コントローラ
９０６ 信号分割回路
９０７ 接続配線
９１１ 本体
９１２ 筐体
９１３ 表示部
９１４ キーボード
９１５ 外部接続ポート
９１６ ポインティングマウス
９２１ 本体
９２２ 筐体
９２３ 第１の表示部
９２４ 第２の表示部
９２５ 記録媒体（ＤＶＤ等）読み込み部
９２６ 操作キー
９２７ スピーカー部
９３１ 本体
９３２ 音声出力部
９３３ 音声入力部
９３４ 表示部
９３５ 操作スイッチ
９３６ アンテナ
９４１ 本体
９４２ 表示部
９４３ 筐体
９４４ 外部接続ポート
９４５ モコン受信部
９４６ 受像部
９４７ バッテリー
９４８ 音声入力部
９４９ 操作キー
１０００ 基板
１００１ 下地膜
１００２ 半導体層
１００３ 第１の絶縁膜
１００４ ゲート電極
１００５ 第２の絶縁膜
１００６ 電極
１００７ 第１の電極
１００８ 第３の絶縁膜
１００９ 発光層
１０１０ 第２の電極
１０１１ 発光素子
１１００ ＴＦＴ
１１０１ 容量素子
１１０２ 半導体層
１１０４ 電極
１１０６ 電極
１１０８ 絶縁膜
１３０１ 基板
１３０２ 画素部
１３０６ シール材
１３０７ シーリング材
１３０８ 密閉空間
１３０９ 吸湿剤
１３１０ カバー材
１３１１ 入力端子部
１３１２ ＦＰＣ
１３２０ カラーフィルタ
１３２１ 対向基板
１３２２ 密閉空間
１３２３ 保護膜
１３２４ シーリング材

Claims (13)

1. １フレーム期間は、ｎ（ｎは２以上の自然数）個のサブフレーム期間を有し、
   前記ｎ個のサブフレーム期間のそれぞれにおいて、複数の画素それぞれの明暗が選択される表示装置であって、
   前記１フレーム期間は、ｍ（ｍはｎ以上の自然数）個の組を有し、
   前記ｍ個の組のそれぞれは、第１の期間と、第２の期間と、を有し、
   前記第１の期間の長さは、前記第２の期間の長さとほぼ同じであり、
   前記ｍ個の組の少なくとも一つの組の前記第１の期間において、メモリに画像信号が書き込まれ、
   前記ｍ個の組の少なくとも一つの組の前記第２の期間において、前記メモリに記憶された前記画像信号が読み出され、
   前記１フレーム期間において、前記メモリに記憶された前記画像信号の読み出しが行われる前記第２の期間の数は、前記メモリに前記画像信号の書き込みが行われる前記第１の期間の数より多いことを特徴とする表示装置。
2. １フレーム期間は、ｎ（ｎは２以上の自然数）個のサブフレーム期間を有し、
   前記ｎ個のサブフレーム期間のそれぞれにおいて、複数の画素それぞれの明暗が選択される表示装置であって、
   前記１フレーム期間は、ｍ（ｍはｎ以上の自然数）個の組を有し、
   前記ｍ個の組のそれぞれは、第１の期間と、第２の期間と、を有し、
   前記第１の期間の長さは、前記第２の期間の長さとほぼ同じであり、
   前記ｍ個の組の少なくとも一つの組の前記第１の期間において、メモリに画像信号が書き込まれ、
   前記ｍ個の組のうちの全ての組の前記第２の期間において、前記メモリに記憶された前記画像信号が読み出され、
   前記１フレーム期間において、前記メモリに記憶された前記画像信号の読み出しが行われる前記第２の期間の数は、前記メモリに前記画像信号の書き込みが行われる前記第１の期間の数より多いことを特徴とする表示装置。
3. １フレーム期間は、ｎ（ｎは２以上の自然数）個のサブフレーム期間を有し、
   前記ｎ個のサブフレーム期間のそれぞれにおいて、複数の画素それぞれの明暗が選択される表示装置であって、
   前記１フレーム期間は、ｍ（ｍはｎ以上の自然数）個の組を有し、
   前記ｍ個の組のそれぞれは、第１の期間と、第２の期間と、を有し、
   前記第１の期間の長さは、前記第２の期間の長さとほぼ同じであり、
   前記ｍ個の組のうちのｋ（ｋはｎ以下の自然数）個の組の前記第１の期間において、メモリに画像信号が書き込まれ、
   前記ｍ個の組のうちのｎ個の組の前記第２の期間において、前記メモリに記憶された前記画像信号が読み出され、
   前記１フレーム期間において、前記メモリに記憶された前記画像信号の読み出しが行われる前記第２の期間の数は、前記メモリに前記画像信号の書き込みが行われる前記第１の期間の数より多いことを特徴とする表示装置。
4. 請求項１乃至請求項３のいずれか一項において、
   第ｉ（ｉは自然数）のフレーム期間において、前記メモリに第（ｉ＋１）のフレーム期間に対応する前記画像信号が書き込まれ、前記メモリに記憶された前記第ｉのフレーム期間に対応する前記画像信号が読み出されることを特徴とする表示装置。
5. 請求項１乃至請求項４のいずれか一項において、
   前記メモリに記憶された前記画像信号が読み出されるタイミングは、前記ｎ個のサブフレーム期間のそれぞれを開始するタイミングと同期していることを特徴とする表示装置。
6. 請求項１乃至請求項５のいずれか一項において、
   コントローラを有し、
   前記コントローラは、前記メモリに前記画像信号を書き込むか、前記メモリに記憶された前記画像信号を読み出すかを選択する機能を有することを特徴とする表示装置。
7. 請求項１乃至請求項５のいずれか一項において、
   書き込み用メモリと、読み出し用メモリと、セレクタと、を有し、
   前記セレクタは、前記メモリへの信号の書き込み又は前記メモリからの信号の読み出しを選択する機能を有し、
   前記セレクタによって前記メモリへの信号の書き込みが選択された場合、前記書き込み用メモリに記憶された前記画像信号が前記メモリに書き込まれ、
   前記セレクタによって前記メモリからの信号の読み出しが選択された場合、前記メモリに記憶された前記画像信号が前記読み出し用メモリに記憶されることを特徴とする表示装置。
8. 請求項１乃至請求項７のいずれか一項において、
   前記メモリは、第１の記憶領域と第２の記憶領域とを有し、
   第ｉ（ｉは自然数）のフレーム期間において、前記第１の記憶領域に前記画像信号が書き込まれ、前記第２の記憶領域に記憶された前記画像信号が読み出され、
   前記第ｉのフレーム期間に連続する第（ｉ＋１）のフレーム期間において、前記第２の記憶領域に前記画像信号が書き込まれ、前記第１の記憶領域に記憶された前記画像信号が読み出され、
   前記第（ｉ＋１）のフレーム期間に連続する第（ｉ＋２）のフレーム期間において、前記第１の記憶領域に前記画像信号が書き込まれ、前記第２の記憶領域に記憶された前記画像信号が読み出されることを特徴とする表示装置。
9. 請求項８において、
   前記第１の記憶領域は、前記複数の画素に対応する第１の画像信号を記憶する記憶容量を有し、
   前記第２の記憶領域は、前記複数の画素に対応する第２の画像信号を記憶する記憶容量を有し、
   前記第１の画像信号と前記第２の画像信号とは、異なるフレーム期間に対応する前記画像信号であることを特徴とする表示装置。
10. 請求項１乃至請求項９のいずれか一項において、
    前記ｍ個の組のうち前記ｎ個のサブフレーム期間のいずれか一に対応する全ての組の前記第１の期間において、前記画像信号が前記メモリに書き込まれないことを特徴とする表示装置。
11. 請求項１乃至請求項１０のいずれか一項において、
    前記ｍ個の組のうち、前記ｎ個のサブフレーム期間のうち１個目のサブフレーム期間に対応する１以上の組の前記第１の期間において、前記メモリに前記画像信号が全て書き込まれることを特徴とする半導体装置。
12. 請求項１乃至請求項１１のいずれか一項において、
    前記メモリは、ＳＲＡＭであることを特徴とする表示装置。
13. 請求項１乃至請求項１２のいずれか一項において、
    前記複数の画素それぞれは、発光素子又は液晶素子を有することを特徴とする表示装置。

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