KR100701844B1 - Subfield coding circuit, image signal processing circuit, and plasma display - Google Patents

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Abstract

서브필드 (SF) 코딩 회로는 SF 코딩 캐시 메모리, 룩업 테이블 (LUT) 메모리 및 SF 코딩 제어유닛을 포함한다. Sub-field (SF) coding circuit includes an SF coding cache memory, look-up table (LUT) memory and SF coding control unit. SF 코딩 제어유닛은 SF마다 LUT 메모리에 기록하기 위하여 코딩 캐시 메모리로부터 SF 코딩 데이터 및 설정 계조값을 판독한다. SF coding control unit reads the SF coded data and set the gray level value from the coding cache memory to write the LUT memory, each SF. 제어유닛은 프레임 메모리 제어유닛으로부터 이미지 신호의 계조값을 어드레스로 이용하여 LUT 메모리를 액세스한 다음, LUT 메모리에 입력되는 이미지 신호의 계조값에 대응하는 SF 코딩 데이터를 직렬/병렬 변환유닛으로 출력한다. The control unit outputs an SF coded data corresponding to the gradation value of the image signal input to the next, the LUT memory access the LUT memory using a gray level of the image signal to an address from the frame memory control unit into a serial / parallel conversion unit .
서브필드 코딩회로, 이미지 신호 처리회로, 플라즈마 표시장치 Sub-field coding circuit, image signal processing circuit, a plasma display device

Description

서브필드 코딩회로, 이미지 신호 처리회로 및 플라즈마 표시장치{SUBFIELD CODING CIRCUIT, IMAGE SIGNAL PROCESSING CIRCUIT, AND PLASMA DISPLAY} Sub-field coding circuit, image signal processing circuit and a plasma display device {SUBFIELD CODING CIRCUIT, IMAGE SIGNAL PROCESSING CIRCUIT, AND PLASMA DISPLAY}

도 1 은 이미지신호처리회로의 구성 (제 1 종래예) 을 나타내는 블록도. Figure 1 is a block diagram showing the configuration of an image signal processing circuit (first conventional example).

도 2 는 이미지신호처리회로의 서브필드 (SF) 코딩 회로의 구성 (제 2 종래예) 을 나타내는 블록도. Figure 2 is a block diagram showing the configuration of sub-fields (SF) coding circuit of an image signal processing circuit (second conventional example).

도 3 은 서브필드 표시방법의 타이밍을 나타내는 다이어그램. 3 is a diagram showing a timing of the sub-field method shown.

도 4 는 이미지신호처리회로의 구성 (제 2 종래예) 을 나타내는 블록도. Figure 4 is a block diagram showing the structure of an image signal processing circuit (second conventional example).

도 5 는 플라즈마 표시장치의 구성 (본 발명) 을 나타내는 블록도. Figure 5 is a block diagram showing the configuration of a plasma display device (present invention).

도 6 은 본 발명에 따른 플라즈마 표시장치의 이미지 신호처리회로의 동작을 나타내는 플로우차트. 6 is a flowchart showing operation of the image signal processing circuit of a plasma display device according to the present invention.

도 7 은 본 발명에 따른 플라즈마 표시장치의 이미지 신호처리회로에서의 서브필드 (SF) 코딩 캐시 메모리에 기록된 서브필드 (SF) 코딩 데이터를 설정하는 에를 나타내는 다이어그램. 7 is a sub-field in the image signal processing circuit of a plasma display device according to the invention (SF) is written in the cache memory, the coding subfield (SF) diagram illustrating ereul to set the coded data.

도 8 은 본 발명에 따른 플라즈마 표시장치의 표시신호처리회로에서의 서브필드 (SF) 코딩회로의 동작을 나타내는 플로우차트. 8 is a flowchart showing a sub-field (SF) operation of the coding circuit in the display signal processing circuit of a plasma display device according to the present invention.

도 9 는 본 발명에 따른 플라즈마 표시장치의 표시신호 처리회로에서의 서브필드 (SF) 코딩회로의 구성을 나타내는 다이어그램. 9 is a diagram showing the configuration of sub-fields (SF) coding circuit in the display signal processing circuit of a plasma display device according to the present invention.

* 도면의 주요 부분에 대한 부호의 설명 * * Description of the Related Art *

20: 플라즈마 표시장치 20: plasma display device

21: 표시제어유닛 21: display control unit

22: 비휘발성 메모리 22: non-volatile memory

23: 신호처리 LSI (신호처리 LSI 칩) 23: signal processing LSI (signal processing LSI chip)

24: 표시유닛 24: display unit

25: 플라즈마 표시패널 25: Plasma Display Panel

26: 스캔 드라이버 26: Scan Driver

27: 데이터 드라이버 27: Data Driver

28, 29: 고전압 펄스부 28, 29: high voltage pulse unit

30: 이미지신호처리회로 30: image signal processing circuit

31: 비디오신호처리유닛 31: video signal processing unit

32: 서브필드 코딩회로 32: Sub-field coding circuit

33: 프레임메모리 제어유닛 33: frame memory control unit

34: 직렬/병렬 변환유닛 34: S / P conversion unit

35: 프레임 메모리 35: frame memory

본 발명은 입력 이미지 신호(RGB 이미지 신호) 를 서브필드 코딩데이터로 변 환하기 위한 서브필드 코딩회로, 이미지 신호처리회로, 및 플라즈마 표시장치에 관한 것이다. The present invention relates to a sub-field coding circuit, image signal processing circuit, and a plasma display device for converting the input image signal (RGB image signal) to the sub-field coding data.

플랫패널 표시장치를 가진 표시장치들의 예로는, 플라즈마 표시장치들 (PDP들), 유기/무기 전계발광 (EL) 패널들, 및 다이렉트 미러 장치들 (DMD들) 을 이용한 프로젝션 패널이 있다. Examples of the display device having a flat panel display device, there is a projection panel using the plasma display apparatus (PDP s), the organic / inorganic electroluminescent (EL) panel, and the direct-mirror device (DMD s).

이들 표시장치에서는, 각각의 개별적인 표시셀이 오직 2 개의 값, 즉, "발광" 및 "비발광"만을 가질 수 있다. In these display devices, each of the individual display cell can only have only two values, i.e., "light emission" and "non-emission". 따라서, 개별적인 표시셀로부터의 발광의 횟수를 제어하여 색 계조를 표현한다. Thus, representing the color gradation by controlling the number of emissions of the display cell from the individual. 예를들어, 컬러 표시에 이용하기 위하여 R (적색), G (녹색), B (청색) 표시셀들로 표현하는 8 bits 색조 (tone) 또는 8 bits 계조의 경우를 고려하기로 한다. For example, the R (red), G (green), B (blue) of 8 bits represented by a display cell hue (tone) or, in the case of 8 bits gray scale to consider to use a color display. 개개의 표시셀들로부터의 발광횟수는 0 내지 255 사이의 적절한 값 (또는 0 내지 255의 공배수 및 이들값에 가까운 정수들) 으로 제어되어 하프톤들을 표현한다. The number of emissions from the individual display cells are controlled to an appropriate value (integer or close to a common multiple of these values, and from 0 to 255) of from 0 to 255 to represent the halftone. 그 결과, 자연스런 이미지를 표시하는 것이 가능하게 된다. As a result, it is possible to display a natural image. 여기서, 개개의 R, G 및 B 표시셀들의 각각을 컬러 셀이라 한다. Here, as the color count of each of the individual R, G and B display cell. R, G 및 B 컬러 셀들로 이루어진 표시셀들의 그룹을 총괄적으로 픽셀이라 한다. R, it is referred to collectively as the pixel group of the display cells consisting of G and B color cells.

따라서, 통상적으로, 표시셀들로부터의 발광의 횟수를 제어하여 계조들을 표현하는 표시장치들은 서브프레임법 (서브필드법) 을 채용한다. Therefore, the display apparatus Typically, the expression of gradation by controlling the number of emissions of the display cell from employ a sub-frame method (sub-field method). 서브프레임법 (서브필드법) 은 단일 프레임 (또는 단일 필드) 을 복수의 서브프레임 (또는 서브필드) 로 분할하여 이미지의 단일 프레임 (또는 단일필드) 를 표시하는 처리라 하며, 개개의 서브프레임 (또는 서브필드) 에 발광횟수를 할당한다. Sub-frame method (sub-field method) is referred to processing for displaying a single frame (or one field) a plurality of sub-frames (or sub-field), a single frame of image is divided into (or one field), and each sub-frame ( or sub-field) and allocates the number of emissions for. 또한, 이러한 처 리를 서브프레임 코딩 처리 (서브필드 코딩처리) 라 한다. Further, this processing is referred to as a sub-frame coding process (the sub-field coding process). 이하, 간략한 설명을 위하여, 용어 "프레임" 은 "필드"를 의미한다. For the following, a brief description, the term "frame" refers to the "field." 서브프레임은 SF란 약어로 나타낸다. Sub-frame SF is represented by abbreviations.

예를 들어, 각각의 컬러 셀들을 표현하는 상술한 8 bits 계조는 다음 기술에 의해 달성되고 있다. For example, the above 8 bits gray scale representing each color cell can be achieved by the following techniques. 즉, 1, 2, 4, 8, 16, 32, 64 및 128의 발광횟수는 단일 프레임 내의 8개의 SF들에 할당되는데, 즉, 가장 먼저 표시될 SF1 으로부터 가장 나중에 (8번째로) 표시될 SF8 까지 각각 할당된다. That is, 1, 2, 4, 8, 16, 32, 64 and the number of emission of 128 for assignment to the eight SF in a single frame, i.e., SF8 is the later display (8th) from SF1 to appear first It is assigned to each. 이후, 각각의 컬러셀에 대하여 각각의 SF에서 발광/비발광 제어를 독립적으로 수행한다. Then, in each of the SF for each color cell, and it performs light emission / non-light emission control independently.

이후, SF 당 비교적 가장 긴 표시기간을 가지는 표시장치 (표시를 위하여 광을 방출하는데 최장시간의 단일 프레임 기간을 소모하는 표시장치), 특히, PDP 와 같은 표시장치의 경우를 고려하기로 한다. Since, there will be considered the case of a display device, such as (display devices that require a single frame period, the maximum time to emit light for display), in particular, the PDP display device having a relatively longest display period per SF. 상술한 바와 같이 입력 이미지 신호 (이미지 데이터) 의 비트수만큼 많이 분할된 SF들을 이용하여 계조표현을 이루는 경우, 동영상 의사 윤곽이라 하는 이미지 품질에서의 열화가 발생할 수 있는 것이 문제로 되고 있다. When forming the gray level represented using many SF divided by the number of bits of the input image signal (image data) as described above, to be able to cause a degradation in image quality, which is called a false contour video has been a problem.

이러한 상황에서는, 동영상 의사 윤곽이라 하는 이미지 품질에서의 열화를 방지하기 위하여, 통상적으로, "리던던시 코딩"이라 하는 기술이 채택되고 있다. In this situation, in order to prevent deterioration in the image quality of video as a false contour, usually, there is a technique which is called "redundancy coding" is employed.

리던던시 코딩은 n > log 2 N 의 관계를 만족하는데, 여기서, N 은 이미지 신호 (입력 이미지 신호) 의 색조 또는 계조의 수 (계조레벨) 이며, n 은 단일 프레임에 포함되어 있는 SF들의 수이다. Redundancy coding to satisfy the relationship of n> log 2 N, where, N is the color tone or the number of gray levels (gray scale levels) of an image signal (input image signal), n is the number of SF that is included in a single frame. 실제 PDP 에서는, 예를 들어, 8bits 이미 지 신호의 입력 (계조들의 수 (N) 는 256 개임) 에 대한 SF들의 수 (n) 로서 11 또는 12 의 값을 이용한다. In the actual PDP, for example, 8bits of input image signal uses a value of 11, or 12 as the number (n) of the SF to (the number of gray levels (N) is 256 Games). 10 bits 이미지 신호의 입력 (계조들의 수 (N) 는 1024 개임) 의 경우, SF들의 수 (n) 로는, 13 의 값을 이용한다. 10 bits of the input image signal In the case of (the number of gray levels (N) is 1024 Games), roneun number (n) of the SF, uses a value of 13.

일반적으로, 표시에 대한 입력 이미지 신호는, 종래에 가장 공통으로 되는 CRT (음극선관) 표시 시스템에 따르는 방식으로 입력된다. In general, the input image signal for display is input to follow the CRT (cathode ray tube) display system is the most common in the conventional manner. 즉, 입력이미지 신호 (이미지 데이터) 의 (스크린풀 (screenful)) 단일 프레임은, 상부 스캔 라인에 대응하는 이미지 데이터로부터 하부 스캔 라인에 대응하는 이미지 데이터로의 순서로 표시스크린 상에 연속적으로 입력한다. That is, the (screen pool (screenful)) of the input image signal (image data), a single frame is successively input to the display screen in the order of the image data corresponding to the lower scanning lines from the image data corresponding to the top scan line . 한편, 각각의 스캔 라인에 대응하는 이미지 데이터는 스캔 라인의 좌단부 상의 컬러셀에 대응하는 이미지 데이터로부터 우단부 상의 컬러셀에 대응하는 이미지 데이터로의 순서로 입력된다. On the other hand, the image data corresponding to each scanning line is input from the image data corresponding to the color cells on the left end of the scanning lines in the order of the image data corresponding to the color cells on the right end.

이와 반대로, SF표시법을 제공하는 표시들은 다음을 요구한다. On the contrary, it appears to provide the SF notation require the following: 즉, 단일 프레임내에 표시될 제 1 SF (즉, SF1) 이 표현되거나 표시되기 전에, SF들 (예를 들어, SF1 내지 SF11 또는 SF12) 의 단일 프레임 (스크린풀) 에 걸쳐 각각의 개별적인 픽셀에 대한 발광/비발광정보 (계조값에 대한 정보) 를 미리 표시장치에 입력한다. That is, prior to claim 1 SF (i.e., SF1) is or expression appears to be displayed in a single frame, SF s over a single frame (a screen full) for each individual pixel (for example, SF1 to SF11 or SF12) a light-emitting / non-light-emitting information (information on the tone value) is previously input to the display device. 따라서, SF법을 이용한 표시들에는, 프레임 메모리가 반드시 필요하다. Thus, the display using the SF method, the frame memory is necessary. 더욱 자세하게는, 상술한 바와 같은 CRT 의 스캔순서에 따라 입력되고 SF 코딩이 제공되는 단일 프레임의 입력신호들은 표시장치로 출력되기 전에 프레임 메모리에 일단 유지 (버퍼링) 된다 (예를 들어, 일본공개특허공보 2003-15594의 도 3 을 참조). More specifically, the input according to the scan order of the CRT input signal of a single frame in which the SF encoding provided as described above are once held (buffered) in a frame memory before being output to the display device (for example, Japanese Laid-Open Patent Publication No. 2003-15594 a reference to Fig. 3).

이하, 표시들의 예로서, 플라즈마 표시를 설명한다. As below, example of display will be described for a plasma display. 플라즈마 표시장치 는 표시장치를 포함한다. A plasma display apparatus includes a display device. 표시장치는 PDP, 스캔 드라이버, 데이터 드라이버 및 고전압 펄스 유닛을 가진다. The display device has a PDP, a scan driver, a data driver, and a high voltage pulse unit.

고전압 펄스유닛은 PDP 및 스캔 드라이버에 펄스 전압을 공급한다. A high voltage pulse unit and supplies the pulse voltage to the PDP, and a scan driver.

PDP는 매트릭스형태로 배열되어 있는 픽셀들을 가진다. PDP has pixels arranged in a matrix form. 스캔 전극들은 로우 상에 제공되며, 데이터 전극들은 컬럼 상에 제공된다. Scanning electrodes are provided on a row, and data electrodes are provided on the column.

스캔 드라이버는 스캔 드라이버를 제어하기 위한 스캔 드라이버 제어신호를 고전압 펄스 유닛을 통하여 수신한다. The scan driver receives the scan driver control signal for controlling the scan driver through the high voltage pulse unit. 이 스캔 드라이버는 스캔 드라이버 제어신호에 따라서 스캔 전극을 제어 및 구동시킨다. The scan driver thereby controlling and driving the scan electrodes according to a scan driver control signal.

데이터 드라이버는 데이터 드라이버를 제어하기 위한 데이터 드라이버 제어신호를 수신한다. The data driver receives data driver control signals for controlling the data driver. 이 데이터 드라이버 제어신호에 따라서, 데이터 드라이버는 데이터 전극들을 제어하고 구동시킨다. According to the data driver control signal, thereby controlling the data driver and the data electrode driving.

PDP 는 스캔 드라이버에 의한 스캔 전극들의 제어 및 데이터 드라이버에 의한 데이터 전극들의 제어에 기초하여 매트릭스로 배열되어 있는 픽셀들 중 소정의 픽셀들을 턴온시키거나 턴오프시킴으로써 원하는 이미지를 표시한다. PDP displays a desired image by increasing or turn-off of the predetermined pixels among the pixels arranged in a matrix on the basis of the control of the data electrode of the control and the data driver of the scan electrode by the scan driver.

플라즈마 표시장치는 제 1 종래예에 따라서 이미지신호처리회로를 더 포함한다. The plasma display apparatus further includes an image signal processing circuit according to the first conventional example. 도 1 은 제 1 종래예에 따른 이미지 신호처리회로의 구성을 나타내는 블록도이다. 1 is a block diagram showing the configuration of an image signal processing circuit according to the first conventional example.

도 1 에 도시된 바와 같이, 제 1 종래예에 따른 이미지 신호처리회로는 비디오 신호처리유닛 (131), SF 코딩회로 (132), 프레임 메모리 제어유닛 (133), 직렬/병렬 변환유닛 (134), 및 프레임 메모리 (135) 를 포함한다. 1, the first image signal processing circuit according to the prior art video signal processing unit (131), SF coding circuit 132, the frame memory control unit 133, a serial / parallel conversion unit 134 and a, and the frame memory 135.

제 1 종래예에 따른 이미지 신호처리회로의 개개의 구성요소들 중에서, 프레임 메모리 (135) 를 제외한 것들은 신호처리 LSI (대규모집적회로 (123)) 상에서 구현된다. First among the individual components of an image signal processing circuit according to the prior art, it is implemented on the frame memory signal processing LSI (large scale integrated circuit 123) other than the ones (135). 이 신호처리 LSI (123; 신호처리 LSI 칩 (123)) 는 프레임 메모리 (135) 와 함께 디지털 보드 (125) 상에 배치된다. The signal processing LSI (123; a signal processing LSI chip 123) is disposed on the digital board 125 with the frame memory 135.

이하, 제 1 종래예에 따른 이미지 신호처리회로의 동작을 설명한다. Hereinafter, first the operation of the image signal processing circuit according to the prior art.

R (적색), G (녹색), B (청색) 이미지 신호들 (각각 10 bits 에서의 R, G 및 B) 이 신호처리 LSI (123) 에 입력된다. R (red), is input to the G (green), B (blue) image signals (R, G, and B at each of 10 bits) and a signal processing LSI (123). 이들 이미지 신호는 그 이전에 감마 변환되어 있다. The image signal is converted in the gamma earlier. 비디오신호 처리유닛 (131) 은 입력 이미지 신호들에 비디오 신호처리를 행한다. Video signal processing unit 131 performs video signal processing on the input image signal. 비디오 신호처리에서는, 비디오 신호처리유닛 (131) 이 입력 이미지 신호들에 대한 역감마변환을 수행하고, 그 역감마변환이 된 이미지 신호들에 계조처리를 행한 다음, 계조처리된 신호를 SF 코딩회로 (132) 로 출력한다. In video signal processing, video signal processing unit 131 performs inverse gamma conversion on the input image signal, subjected to the gradation processing on the image signal that the inverse gamma conversion, and then, the gradation of the processed signal SF coding circuit and outputs (132). 계조처리는 알려진 디더법 또는 에러확산법을 이용한다. Gradation processing is used in the known dither method or error diffusion method.

SF 코딩회로 (132) 는 비디오 신호처리유닛 (131) 으로부터의 이미지 신호들에 SF 코딩 처리를 행한다. SF encoding circuit 132 performs the SF encoding processing on the image signal from the video signal processing unit 131. SF 코딩 처리에서는, SF 코딩회로 (132) 가 비디오신호처리유닛 (131) 으로부터의 이미지 신호들을 SF 코딩 데이터로 변환한 다음, 그 데이터를 프레임 메모리 제어유닛 (133) 으로 출력한다. The SF-coding processing, and outputs the SF coding circuit 132, the video signal processing unit 131 converts the image signal into the coded data SF, and then, the data for the frame memory control unit 133 from the.

프레임 메모리 제어유닛 (133) 은 SF 코딩회로 (132) 로부터의 SF 코딩 데이터를 프레임 메모리 (135) 에 기록하기에 적합한 신호들로 변환한 다음 그 변환 신호를 프레임 메모리 (135) 에 기록 (임시저장) 한다. A frame memory control unit 133 is converted into a signal suitable for recording the SF coding data from the SF coding circuit 132 to the frame memory 135 and then writes the converted signal to the frame memory 135 (the temporary storage ) do.

프레임 메모리 제어유닛 (133) 은 소정의 타이밍에서 스캔라인마다 프레임 메모리 (135) 에 임시저장된 SF 코딩 데이터를 판독한 다음, 그 판독한 데이터를 직렬/병렬 변환유닛 (134) 으로 출력한다. The frame memory control unit 133 at a predetermined timing for each scanning line read out the temporarily stored SF coded data in the frame memory 135 and then outputs the read-out data to the S / P conversion unit 134.

직렬/병렬 변환유닛 (134) 은 프레임 메모리 제어유닛 (133)으로부터의 SF 코딩 데이터에 직렬/병렬 변환처리를 행한다. S / P conversion unit 134 performs serial / parallel conversion processing on the coded data of the SF from the frame memory control unit 133. 직렬/병렬 변환처리에서는, 직렬/병렬 변환유닛 (134) 이 프레임 메모리 제어유닛 (133) 으로부터의 SF 코딩 데이터를 데이터 드라이버에 의한 요구에 따라 구성되는 데이터로 변환한 다음, 그 변환한 데이터를 상술한 데이터 드라이버 제어 신호로서 데이터 드라이버로 출력한다. Serial / Parallel conversion, S / P conversion unit 134 converts the SF encoded data from the frame memory control unit 133 to the data configured in accordance with the request by the data driver and above the converted data and outputs it as a data driver control signal to the data driver.

도 2 에 도시된 바와 같이, SF 코딩회로 (132) 가 스테틱 랜덤 액세스 메모리 (SRAM; 161) 를 가진다. As shown in Figure 2, SF coding circuit 132, a Static Random Access Memory; has the (SRAM 161). 일반적으로 알려진 방법으로는, SRAM (161) 이 룩업테이블 (LUT) 메모리들로서 이용된다. Method is generally known, SRAM (161) is used as a look-up table (LUT) memory. 초기에, 이미지 신호들의 가능한 계조값과 SF 코딩 데이터가 미리 SF마다 SRAM (161) 에 기록된다. Initially, the gray level value and SF coded data capable of image signal is recorded in advance for each SF in the SRAM (161). 이후, SF 코딩회로 (132) 가 어드레스로서 입력 이미지 신호들을 이용하여 SRAM (161; LUT 메모리들) 을 액세스한 다음, SRAM (161; LUT 메모리들) 로부터의 입력 이미지 신호들에 대응하는 SF 코딩 데이터를 출력을 위하여 판독한다. SF coded data corresponding to the input image signal from; (s LUT memory 161); after, SF coding circuit 132 by using the input image signal as an address SRAM access to (161 to LUT memory), and then, SRAM a read to the output.

예를 들어, 입력들이 10bits 이고 SF들의 분할 수가 13개인 경우를 고려하기로 한다. For example, the input to 10bits, and will be taken into account when the number of division of 13 SF individual. 어드레스 방향에서의 워드들의 수가 1024 (10 bits) 이고 데이터 비트 폭이 13 bits 이기 때문에, LUT 메모리 (161) 는 13Kbits 의 메모리 용량 (SRAM 용량) 을 가진다. Since the number of words is 1024 (10 bits) and the data bit width of 13 bits in the address direction, LUT memory 161 has a memory capacity of 13Kbits (SRAM capacity). 따라서, 입력 이미지 신호들 (R, G 및 B) 은 13Kbits의 SRAM 용량을 각각 가지는 3 개의 LUT 메모리 (161) 들을 요구한다. Thus, the input image signal (R, G and B) requires three LUT memory 161 has a capacity of SRAM 13Kbits respectively.

이와 반대로, 일본공개특허공보 2003-15594 에는, 시간공유 방식으로 SRAM 을 액세스하여, R, G 및 B 간에 단일 LUT 메모리 (161) 를 공유하는 방법이 개시되어 있다. On the other hand, Japanese Unexamined Patent Application Publication No. 2003-15594, by accessing the SRAM in a time sharing manner, R, is a way to share a single LUT memory 161 is initiated between the G and B. 따라서, LUT 메모리 (161) 의 수가 1/3 으로 감소된다. Therefore, the number of LUT memory 161 is reduced to 1/3.

여기서, 스캔라인 당 1365 픽셀들과 프레임 당 768 라인들을 가지는 W-XGA 표시의 예를 가정하면, 프레임 메모리 (135) 의 메모리 용량은 다음 식, Here, assuming the example of the W-XGA display having 768 lines per frame and 1365 pixels per scan line, the memory capacity of the frame memory 135 has the following formula,

메모리 용량 : 1365 × 768 ×3 ×n ×2 = 대략 6 ×n (Mb) ...(1) Memory capacity: 1365 × 768 × 3 × n × 2 = about 6 × n (Mb) ... (1)

으로 표현된다. It is represented by.

상술한 식 (1) 에서 곱해진 값들 중, "1365"는 스캔라인 당 픽셀들의 수이다. Values ​​of the product made in the above-described formula (1), "1365" is the number of pixels per scan line. 값 "768" 은 프레임 당 스캔 라인의 수이다. Value "768" is the number of scanning lines per frame. 값 "3" 은 단일 픽셀에 포함된 컬러셀들의 수 (3 개, 즉, R, G 및 B) 에 대응한다. The value "3" corresponding to the number of color cells included in a single pixel (three, i.e., R, G and B). 값 "n" 은 프레임 당 SF들의 수에 대응한다. Value "n" corresponds to the number of frames per SF. 값 "2" 은 데이터의 단일 프레임을 동시에 기록하고 판독하는데 요구되는 이중 버퍼링의 관점에서 결정된 값이다. The value "2" is a value determined in terms of double-buffering that is required to record a single frame of data at the same time is read.

상술한 바와 같이, PDP에서의 SF들의 분할 수 "n"는 예를 들어, 13 개이다. As described above, the number of divisions of the SF in the PDP "n" is, for example, 13 atoms. 상술한 식 (1) 으로부터, 여기서 78Mb 의 프레임 메모리 용량이 요구되어짐이 유도된다. From the above-described equation (1), wherein the frame memory of 78Mb is required doeeojim is induced.

평활 표시 동작에서는, 또한, 상술한 식 (1) 에 의해 결정되는 용량만큼 많은 이미지신호들이 단일 프레임 기간 내에 프레임 메모리로부터 입력 (기록) 및 출력 (판독) 될 수 있도록 트랜스퍼 레이트에서 데이터 트랜스퍼가 가능한 메모리 버스 대역폭을 제공하는 것이 요구된다. The smooth display operation, also, the above-described formula (1) number of image signals are input from the frame memory in a single frame period by a capacity determined by the (write) and output (read) to make at the transfer rate of data transfer memory is available to be it is required to provide bus bandwidth.

이러한 방법으로, 단일 프레임 기간은, 60-Hz 표시인 경우, 1/60 = 대략 16.67 ms (밀리초) 와 동일하다. If in this way, a single frame period, 60-Hz display, 1/60 = approximately the same as 16.67 ms (milliseconds). 도 3 에 도시된 바와 같이, PDP 와 같은 표시장치는 이미지 표시를 위하여 단일 프레임 기간 내에 프라이밍 기간, 스캔 기간 (표시 데이터 기록기간) 및 발광유지기간을 요구한다. 3, the display device such as a PDP requires a priming period, the scan period (the display data write period) and the sustain light-emission period within a single frame period for image display. 따라서, 프레임 메모리로 이미지 데이터를 기록하고 프레임 메모리로부터 이미지 데이터를 판독하는데 이용가능한 기간은 단일 프레임의 표시기간의 부분만이다. Thus, the recording image data to the frame memory and the period of time used to read the image data from the frame memory is the only part of the display period of a single frame. 또한, 프레임 메모리로 이미지 데이터를 기록하고 프레임 메모리로부터 이미지 데이터를 판독하는데 필요한 시간은 스캔 기간과 밀접하게 관련되어 있다. In addition, the time required to write the image data into the frame memory and reads the image data from the frame memory is closely related to the scan period. 실제로는, 최대 메모리 버스 대역폭은 스캔 사이클 (스캔 사이클; 표시장치에 픽셀 데이터의 단일 수평라인을 기록하는데 필요한 시간) 에 의해 결정된다. In practice, up to the memory bus bandwidth scan cycle; it is determined by the (Scan cycle time required to record a single horizontal line of pixel data to the display device). 즉, 스캔 사이클은 프레임 메모리로부터의 데이터 판독속도를 결정한다. That is, the scan cycle and determines the data read rate from the frame memory. 이후, 통상적으로, 이미지 신호가 프레임 메모리 제어 유닛 (133) 과 프레임 메모리 (135) 간에 송수신되는 동안, 최대 메모리 버스 대역폭이, 프레임 메모리 (135) 로부터 데이터를 판독하는데 요구된다. Since, typically, the image signal is, up to the memory bus bandwidth, while the transmitted and received between the frame memory control unit 133 and the frame memory 135, it is required to read data from the frame memory 135. 부가적으로, 현 PDP들은 컬러 셀들의 방출 및 전기 특성 때문에, 라인 당 1 ㎲ (마이크로초) 내지 2 ㎲ 의 정도의 스캔 사이클을 가진다. Additionally, because of the current PDP are emitted and the electrical characteristics of the color cell, and has a degree of scanning cycles of the 1 ㎲ (microseconds) to about 2 ㎲ per line. 그 결과, 예를들어, 1 ㎲의 스캔 사이클이 주어진 경우, W-XGA 표시를 위해 요구되는 최대 메모리 버스 대역폭은 다음 식, As a result, for example, if the scanning cycle of 1 ㎲ given, up to the memory bus bandwidth that is required for the W-XGA display has the following formula,

최대 메모리 버스 대역폭: 1365 ×3 ×2/1 ㎲ = 대략 8.2 (Gb/s) ...(2) Up memory bus bandwidth: 1365 × 3 × 2/1 ㎲ = approximately 8.2 (Gb / s) ... (2)

으로 정의된다. It is defined as.

상술한 식 (2) 에서 곱해진 값들 중, "1365" 는 스캔 라인 당 픽셀들의 수이다. Values ​​of the product made in the above-described formula (2), "1365" is the number of pixels per scan line. 값 "3" 은 단일 픽셀에 포함된 컬러 셀들의 수 (3 개, 즉, R, G 및 B) 이 다. A value "3" is the number of color cells included in a single pixel is the (three, i.e., R, G and B). 값 "2" 는 데이터의 단일 프레임을 동시에 기록하고 판독하는데 필요한 2 중 버퍼링의 관점에서 결정되는 것이다. The value "2" is to be written to a single frame of data at the same time and determined in terms of buffering of the two necessary for reading.

또한, 이 때 2 개의 데이터 라인이 표시장치에 기록되는 2 중 스캔 시스템의 경우에, 최대 메모리 버스 대역폭은 상술한 식 (2) 으로 정의되는 값의 2 배이어야 한다. Further, at this time, the second, up to the memory bus bandwidth when the number of data lines of the scanning system 2 is written in the display device is to be twice the value defined by the formula (2) above.

프레임 메모리 (135; 또한, 프레임 버퍼라고 함) 가 메모리 LSI 로 이루어진 경우, 통상적으로, 상술한 식 (1) 에 의해 정의되는 용량을 보장하기 위하여 다이내믹 랜덤 액세스 메모리 (DRAM) 를 이용한다. A frame memory; If (135 referred Also, the frame buffer) made of a memory LSI, typically, uses a dynamic random access memory (DRAM), to ensure the capacity, defined by the equation (1).

예를 들어, SF 들의 분할 수가 13 개이고, 스캔 사이클이 1 ㎲인 W-XGA 표시의 경우를 고려하기로 한다. For example, the division number of numbered 13 of the SF, will be considered in the case of W-XGA display the scan cycle is 1 ㎲. 현재의 주류로 128Mb 와 32 IOs (이는 ×32로 표시할 수도 있음) 를 가진 동기식 DRAM 은 256 MHz 에서 동작하여, 상술한 식 (1) 및 식 (2) 의 조건을 모두 만족하는 프레임 메모리를 구성할 수 있다. Configuring the frame memory to satisfy the condition of a current mainstream 128Mb and 32 IOs (which also may be represented by × 32), the equation synchronous DRAM has to operate at 256 MHz, (1) and (2) with a can do. 2중 데이터 레이트 동기 DRAM 에서는, 128Mb 와 32 IOs를 가진 것이 동작하여, 상술한 식 (1) 및 식 (2) 의 조건을 모두 만족하는 프레임 메모리를 구성할 수 있다. In two of the data rate synchronous DRAM, it operates with a 128Mb and the IOs 32, it is possible to configure the frame memory to satisfy the conditions of formulas (1) and (2) above.

상술한 바와 같이, 제 1 종래예에 따른 이미지 신호처리 회로는 신호처리 LSI 칩 (123) 과 전용 DRAM 칩 [외부 메모리 (프레임 메모리 (135))] 으로 구성된다. As it described above, the first image signal processing circuit according to the prior art is composed of a signal processing LSI chip 123 and the DRAM chip only External memory (frame memory 135). 최근의 반도체 처리의 진보에 의해, DRAM 구현 LSI (LSI 칩) 을 포함하는 이미지 신호 처리회로 (제 2 종래예에 따른 이미지 신호처리회로) 가 구현되어 있다. By recent advances in semiconductor processing, the processed image signal including a DRAM implementation LSI (LSI chip) circuit (the second processed image signal in accordance with the prior art circuit) is implemented.

DRAM 구현 LSI 칩 상의 DRAM 은, 고속의 동작 (특히, 고속으로의 병렬 액세 스) 이 가능하고 보다 많은 수의 포트들을 가지는 점에서 이점을 가진다. DRAM on the DRAM chip LSI implementation, high-speed operation (in particular, a high-speed parallel access to) has the advantage in that it is possible and having a greater number of ports. 그러나, DRAM 은 최대 가능 메모리 용량이 전용 DRAM 칩 (외부 메모리) 의 용량만큼 높지 않다는 단점을 가진다. However, DRAM has a disadvantage does the maximum possible memory capacity as high as the capacity of the dedicated DRAM chip (external memory). 반면, 최대 포트 수가 32 개라는 단점에도 불구하고 전용 DRAM 칩 (외부 메모리) 은 높은 용량 (최대 가능 메모리 용량이 높음) 의 이점을 가진다. On the other hand, the maximum number of ports 32 in spite of the disadvantage of only DRAM chip (external memory) has the advantage of high capacity (high the maximum amount of memory available).

이하, 제 2 종래예에 따른 이미지 신호처리회로를 설명한다. Hereinafter, the second describes the image signal processing circuit according to the prior art. 플라즈마 표시장치는 제 1 종래예에 따른 이미지 신호처리회로를 대신하여 제 2 종래예에 따른 이미지 신호처리회로를 더 포함한다. The plasma display apparatus further includes an image signal processing circuit according to a second conventional example in place of the image signal processing circuit according to the first conventional example. 도 4 는 제 2 종래예에 따른 이미지 신호처리회로의 구성을 나타내는 블록도이다. Figure 4 is a block diagram showing the configuration of an image signal processing circuit according to a second conventional example.

도 4 에 도시된 바와 같이, 제 2 종래예에 따른 이미지 신호처리회로는 비디오 신호처리유닛 (231), SF 코딩 회로 (232), 프레임 메모리제어유닛 (233), 직렬/병렬 변환유닛 (234) 및 프레임 메모리 (235) 를 포함한다. 4, the second image signal processing circuit according to the prior art video signal processing unit (231), SF coding circuit 232, the frame memory control unit 233, an S / P conversion unit 234 and a frame memory (235).

제 2 종래예에 따른 이미지 신호처리유닛의 모든 구성요소들은 신호처리 LSI (223; 신호처리 LSI 칩 (223)) 상에서 구현된다. 2 all of the components of the image signal processing unit according to the conventional example are the signal processing LSI; are implemented on a (223-chip signal processing LSI 223).

이하, 제 2 종래예에 따른 이미지 신호처리회로의 동작을 설명한다. Or less, and the second a description of the operation of the image signal processing circuit according to the prior art.

R (적색), G (녹색), B (청색) 이미지 신호들 (각각 10 bits 에서의 R, G 및 B) 이 신호처리 LSI (223) 에 입력된다. R (red), G (green), (R, G, and B at each of 10 bits) of B (blue) image signal is input to the signal processing LSI (223). 이들 이미지 신호는 이미 감마 변환이 되어 있다. The image signal may already have the gamma conversion. 비디오신호 처리유닛 (231) 은 입력 이미지 신호들에 비디오 신호처리를 행한다. Video signal processing unit 231 performs video signal processing on the input image signal. 비디오 신호처리에서는, 비디오 신호처리유닛 (231) 이 입력 이미지 신호들에 대한 역감마변환을 수행하고, 그 역감마변환이 된 이미지 신호들에 계조처리를 행한 다음, 계조처리된 신호를 프레임 메모리 제어유닛 (233) 으로 출력한다. In video signal processing, video signal processing unit 231 performs inverse gamma conversion on the input image signal, the station performing the gradation process on the image signal the gamma conversion, and then, the gradation of the processed signal frame memory control and outputs to the unit 233. 제 1 종래예에서와 같이, 계조처리는 알려진 디더법 또는 에러확산법을 이용한다. As in the first conventional example, the tone processing is used in the known dither method or error diffusion method.

프레임 메모리 제어유닛 (233) 은 비디오 신호처리유닛 (231) 으로부터의 이미지 신호들을 프레임 메모리 (235) 에 기록하기에 적합한 신호들로 변환한 다음 그 변환 신호를 프레임 메모리 (235) 에 기록 (임시저장) 한다. A frame memory control unit 233 is converted into a signal suitable for recording the image signal from the video signal processing unit 231, a frame memory 235 and then writes the converted signals in the frame memory 235 (the temporary storage ) do.

프레임 메모리 제어유닛 (233) 은 소정의 타이밍에서 스캔 라인마다 프레임 메모리 (235) 에 임시저장된 이미지 신호들을 판독한 다음 그 판독한 신호들을 SF 코딩 회로 (232) 로 출력한다. The frame memory control unit 233 reads out the image signal temporarily stored in the frame memory 235 for each scanning line at a predetermined timing and then outputs the read-out signal to the SF coding circuit 232.

SF 코딩 회로 (232) 는 프레임 메모리 제어유닛 (233) 으로부터의 이미지 신호들에 SF 코딩처리를 행한다. SF encoding circuit 232 performs the SF encoding processing on the image signal from the frame memory control unit 233. SF 코딩처리에서는, SF 코딩 회로 (232) 가 프레임 메모리 제어유닛 (233) 으로부터의 이미지 신호들을 SF 코딩데이터로 변환한 다음, 그 변환한 신호들을 직렬/병렬 변환유닛 (234) 으로 출력한다. The SF-coding processing, and outputs the SF coding circuit 232, the frame memory control unit 233 converts the image signal into the coded data SF, and then, the conversion S / P conversion unit 234, the signal from the.

직렬/병렬 변환유닛 (234) 은 SF 코딩 회로 (232) 으로부터의 SF 코딩 데이터에 직렬/병렬 변환처리를 행한다. S / P conversion unit 234 performs serial / parallel conversion processing on the coded data from the SF SF coding circuit 232. 이 직렬/병렬 변환처리에서는, 직렬/병렬 변환유닛 (234) 이 SF 코딩 회로 (232) 로부터의 SF 코딩 데이터를 데이터 드라이버의 요구에 따라서 구성되는 데이터로 변환한 다음, 그 변환한 데이터를 상술한 데이터 드라이버 제어신호로서 데이터 드라이버로 출력시킨다. The serial / Parallel conversion, S / P conversion unit 234 is the converted to data formed along the SF coding data from the SF coding circuit 232 to the data driver demand, and then, above the converted data a data driver control signal to output to the data driver.

여기서, 도 2 에 도시된 바와 같이, SF 코딩회로 (232) 가 제 1 종래예의 SF 코딩 회로 (132) 의 경우와 동일하게 SRAM (161) 를 가진다. Here, have a, SF coding circuit 232, the first equally SRAM (161) in the case of the conventional example SF encoding circuit 132 as shown in FIG. SRAM (161) 은 룩 업테이블 (LUT) 메모리들로서 이용된다. SRAM (161) are used as the look-up table (LUT) memory. 초기에, 이미지 신호들의 가능한 계조값과 SF 코딩 데이터가 미리 SRAM (161; LUT 메모리들) 에 기록된다. Initially, the gray level value and SF coding of image data as a signal is pre-SRAM (161; the LUT memory) is written in. 이후, SF 코딩회로 (232) 가 어드레스로서 입력 이미지 신호들을 이용하여 SRAM (161; LUT 메모리들) 을 액세스한 다음, SRAM (161; LUT 메모리들) 로부터의 입력 이미지 신호들에 대응하는 SF 코딩 데이터를 출력을 위하여 판독한다. SF coded data corresponding to the input image signal from; (s LUT memory 161); after, SF coding circuit 232 by using the input image signal as an address SRAM access to (161 to LUT memory), and then, SRAM a read to the output.

제 2 종래예에 따른 이미지 신호처리회로에서는, SF 코딩 회로 (SF 코딩 회로 (232)) 가 프레임 메모리 (프레임 메모리 (235)) 이후에 배열된다. The second is the image signal processing circuit according to the prior art, SF coding circuit (SF coding circuit 232) is arranged after the frame memory (frame memory 235). 따라서, 프레임 메모리에 저장될 데이터는, 제 1 종래예에 따른 리던던시 코딩을 받은 SF 코딩 데이터를 대신하여, 제 2 종래예에 따른 비디오 신호처리를 받은 이미지신호들이다. Accordingly, the data to be stored in the frame memory, on behalf of the first SF coding data subjected to redundancy coding in accordance with the prior embodiment, the second image signals are received to the video signal processing according to the prior art. 이는, 프레임 메모리의 요구되는 메모리 용량의 감소를 가능하게 한다. This enables a reduction in the memory capacity required in the frame memory.

여기서, 스캔라인 당 1365 픽셀들과 프레임 당 768 라인들을 가지는 W-XGA 표시의 예를 가정하면, 프레임 메모리 (235) 의 요구되는 메모리 용량은 다음 식, Here, assuming the example of the W-XGA display having 768 lines per frame and 1365 pixels per scan line, the memory capacity required in the frame memory 235 has the following formula,

메모리 용량 : 1365 × 768 ×3 ×m ×2 = 대략 6 ×m (Mb) ...(3) Memory capacity: 1365 × 768 × 3 × m × 2 = about 6 × m (Mb) ... (3)

으로 표현된다. It is represented by.

상술한 식 (3) 에서 곱해진 값들 중, "1365"는 스캔라인 당 픽셀들의 수이다. Values ​​of the product made in the above-described formula (3), "1365" is the number of pixels per scan line. 값 "768" 은 프레임 당 스캔 라인의 수이다. Value "768" is the number of scanning lines per frame. 값 "3" 은 단일 픽셀에 포함된 컬러셀들의 수 (3 개, 즉, R, G 및 B) 에 대응한다. The value "3" corresponding to the number of color cells included in a single pixel (three, i.e., R, G and B). 값 "m" 은 입력 이미지 신호들의 비트 수이다. Value "m" is the number of bits of the input image signal. 값 "2" 은 데이터의 단일 프레임을 동시에 기록하고 판독하는데 요구되는 이중 버퍼링의 관점에서 결정된 값이다. The value "2" is a value determined in terms of double-buffering that is required to record a single frame of data at the same time is read.

통상적으로, 상술한 식 (3) 에 의해 정의되는 용량을 보장하기 위하여, 프레임 메모리 (235; 또한, 프레임 버퍼라고 함) 는 DRAM으로 이루어진다. Formed of the DRAM; (also referred to as a frame buffer 235), typically, a frame memory in order to ensure the capacity, defined by the equation (3).

예를 들어, 입력 이미지 신호들이 10 bits 이고, SF 들의 분할 수가 13 개인 것으로 가정하기로 한다. For example, if the input image signal to 10 bits, it is assumed that the number of division of 13 SF individual. 상술한 식 (3) 으로부터, 제 2 종래예에 따른 프레임 메모리 (235) 의 요구되는 메모리 용량은 60Mb이다. From the equation (3), a second memory capacity required in the frame memory 235 according to the prior art is 60Mb. 이는, 제 1 종래예에 따른 프레임 메모리 (135) 의 요구되는 메모리 용량 78Mb 에 비하여, 18Mb 의 용량의 감소를 가능하게 한다. This first comparison with 78Mb of memory required in the frame memory 135 according to the prior art, enables a reduction in the capacity of 18Mb.

그럼에도 불구하고, 제 1 종래예에서는, 단일 SF 의 SF 코딩데이터가 SF마다 프레임 메모리 (135) 로부터 판독되는 반면, 제 2 종래예에서는, 입력이미지 신호 그대로 프레임 메모리 (235) 로부터 판독되어야 한다. Nevertheless, in the first conventional example, in the other hand, SF coding data for a single SF is read from the frame memory 135 for each SF, the second conventional example, to be read out from the input image signal as a frame memory 235. 이는 메모리 버스 대역폭의 증가를 의미한다. This means an increase of the memory bus bandwidth.

예를 들어, 1 ㎲의 스캔 사이클을 가진 2중 스캔 시스템의 W-XGA 표시를 가정하면, 최대 메모리 버스 대역폭은 다음 식, For example, assuming a W-XGA display of the scanning system of the second with the scan cycle of the ㎲ 1, up to the memory bus bandwidth of the following formula,

최대 메모리 버스 대역폭: 1365 ×3 ×2 ×m/1 ㎲ = 대략 8.2 ×m (Gb/s) ...(4) Up memory bus bandwidth: 1365 × 3 × 2 × m / 1 ㎲ = approximately 8.2 × m (Gb / s) ... (4)

으로 정의된다. It is defined as.

상술한 식 (4) 에서 곱해진 값들 중, "1365" 는 스캔 라인 당 픽셀들의 수이다. Values ​​of the product made in the above-described formula (4), "1365" is the number of pixels per scan line. 값 "3" 은 단일 픽셀에 포함된 컬러 셀들의 수 (3 개, 즉, R, G 및 B) 이다. A value "3" is the number of color cells included in a single pixel (three, i.e., R, G and B). 값 "2" 는 데이터의 단일 프레임을 동시에 기록하고 판독하는데 필요한 2 중 버퍼링의 관점에서 결정되는 것이다. The value "2" is to be written to a single frame of data at the same time and determined in terms of buffering of the two necessary for reading. 값 "m" 은 입력 이미지 신호들의 비트 수이다. Value "m" is the number of bits of the input image signal.

예를 들어, 8bits 의 입력 이미지 데이터와 1 ㎲의 스캔 사이클을 가진 이중 스캔 시스템의 W-XGA 표시를 가정하면, 식 (4) 는 대략 65.5 Gb/s의 버스 대역폭을 산출한다. For example, assuming a W-XGA display of the dual scanning system with input image data and a scanning cycle of 1 ㎲ of 8bits, formula (4) calculates the bus bandwidth of about 65.5 Gb / s.

60Mb 의 메모리 용량을 가진 DRAM (프레임 메모리 (235)) 이 100MHz 에서 동작하는 경우, 식 (4) 은 656 개의 데이터 입력 및 출력 포트가 있으면 만족될 수 있다. When operating in the DRAM (frame memory 235) with a memory capacity of 60Mb 100MHz, equation (4) is 656. If the number of data input and output ports can be met.

그러나, 제 2 종래예에 따른 이미지 신호처리회로는 SF 코딩 회로 (232) 의 LUT 메모리로서 이용되는 SRAM (161) 이 메모리 용량을 증가시킨다는 단점을 가진다. However, the second processed image signal in accordance with the prior art circuits have the disadvantage sikindaneun the SRAM (161) is used as the LUT memory of the SF encoding circuit 232 to increase the memory capacity.

예를들어, 입력 이미지 신호가 8bits 이고, SF 들의 분할 수가 13 개이고, 스캔 사이클이 1 ㎲이며 프레임 메모리 (235) 의 동작속도가 100 MHz 인 2중 스캔 시스템의 W-XGA의 경우를 고려하기로 한다. For example, if the input image signal is 8bits, to numbered dividing the number 13 of the SF, considering a scan cycle is 1 ㎲ a case of W-XGA of the frame memory 235, the operating speed is 100 MHz scans of two systems of do. 여기서, SF 코딩회로 (233) 의 입력신호들의 수는 656 bits들이다. Here, are the number of input signals SF coding circuit 233 is 656 bits. 이는 상술한 SRAM (161) 의 개수를 82개 정도로 많이 요구하기 때문에, SRAM (161) 의 총 메모리 용량은 1066 Kbits이다. This is because it requires so much 82 the number of the above-described SRAM (161), the total memory capacity of the SRAM (161) is 1066 Kbits.

이하, 일본공개특허공보 2003-15594에 개시된, SRAM (161) 이 시간공유방식으로 액세스되어 있는 SF 코딩 시스템을 이용한 경우를 고려하기로 한다. Or less, disclosed in Japanese Unexamined Patent Application Publication No. 2003-15594, SRAM (161) this will be considered a case where the SF coding system that is accessed in a time sharing manner. SRAM 이 프레임 메모리의 동작속도의 3 배, 즉, 300MHz 의 동작속도를 가지는 경우에도, 상술한 SRAM (161) (13 Kbits) 의 28 배만큼 많은 SRAM이 요구된다. SRAM 3 times the operation speed of the frame memory, that is, even when having the operating speed of 300MHz, the number of SRAM by 28 times that of the above-described SRAM (161) (13 Kbits) is required. SRAM (161) 의 총 메모리 용량은 364 Kbits로 감소될 수만 있다. The total memory capacity of the SRAM (161) can only be reduced to 364 Kbits.

본 발명의 목적은 메모리 용량에서의 감소를 가능하게 하는 서브필드 코딩 회로, 이미지 신호처리회로 및 플라즈마 표시장치를 제공하는 것이다. An object of the present invention is a sub-field coding circuit that enables a reduction in memory capacity, to provide an image signal processing circuit and a plasma display device.

본 발명의 또 다른 목적은 고속 동작이 가능한 서브필드 코딩회로, 이미지신호처리회로 및 플라즈마 표시장치를 제공하는 것이다. A further object of the present invention is to provide a sub-field coding circuit, image signal processing circuit and a plasma display device capable of high-speed operation.

본 발명의 또 다른 목적은 LSI 칩의 면적에서의 감소가 가능한 서브필드 코딩회로, 이미지신호처리회로 및 플라즈마 표시장치를 제공하는 것이다. A further object of the present invention is to provide a possible sub-field coding circuit, image signal processing circuit and a plasma display device decreases in the area of ​​the LSI chip.

이하, 문제를 해결하기 위한 수단을, "상세한 설명부" 에서 채택되는 도면부호와 기호들을 통하여 설명한다. Hereinafter, means for solving the problem, will be described through reference numerals and symbols are employed in the "detailed description". 이들 도면부호와 기호들은 "청구범위"의 설명과 "발명의 상세한 설명부" 간의 대응을 명확하게 하기 위하여 설명한 것일 뿐, "청구범위"에서 설정되는 본 발명의 기술범위를 해석하기 위한 것으로 채택해서는 안된다. These reference numerals and symbols will be employed as to interpret the technical scope of the present invention, which is set may make the "claims" described in order to clarify the correspondence between the description of "detailed description of the invention" in "claims" Can not be done.

본 발명의 서브필드 코딩회로 (32) 가 이미지 신호처리회로 (30) 에 적용된다. Sub-field coding circuit 32 of the present invention is applied to the image signal processing circuit 30. 본 발명의 이미지 신호처리회로 (30) 는 플라즈마 표시장치 (20) 에 적용된다. Image signal processing circuit 30 of the present invention is applied to a plasma display device 20.

본 발명의 프라즈마 표시장치 (20) 는 이미지 신호처리회로 (30), 및 이미지 신호처리회로 (30) 에 접속되는 표시유닛 (24) 을 포함한다. Plasma display device 20 of the present invention includes a display unit 24 connected to the image signal processing circuit 30, and image signal processing circuit 30.

이미지 신호처리회로 (30) 는 프레임 메모리 (35), 프레임 메모리 제어유닛 (33), 및 서브필드코딩회로 (32) 를 포함한다. Image signal processing circuit 30 including frame memory 35, the frame memory control unit 33, and a subfield coding circuit (32). 프레임 메모리 제어유닛 (33) 은 이미지 신호를 프레임 메모리 (35) 에 저장한 다음, 프레임 메모리 (35) 에 저장된 이미지 신호를 스캔 라인마다 판독한 다음 출력한다. The frame memory control unit 33 is read for each of the following, an image signal a scan line stored in the frame memory 35 stores the image signal in the frame memory 35 and then output. 서브필드 코딩회로 (32) 는 프레임 메모리 제어유닛 (33) 으로부터의 이미지 신호에 서브필드코딩처리를 행한 다음, 그 처리받은 신호를 표시유닛 (34) 으로 출력시킨다. Sub-field coding circuit 32 to output to the frame memory control unit in the image signal subjected to the sub-field coding process, and then, the process display unit 34 the signals received from 33.

서브필드 코딩회로 (32) 는 캐시 메모리 (41), 서브필드 코딩 메모리 (42), 및 서브필드 코딩 제어유닛 (43) 을 포함한다. The sub-field coding circuit 32 comprises a cache memory 41, a sub-field coding memory 42, and sub-field coding control unit 43. 캐시 메모리 (41) 는 이미지 신호의 설정 계조값 (70) 또는 소정의 계조값, 및 서로 관련되어 있는 서브필드 코딩 데이터 (71-j; j = 1,2,..., 13) 를 서브필드 (SFj) 마다 포함한다. Cache memory 41 includes a set of the image signal gradation value 70 or the predetermined gray level value, and another that is associated sub-field coded data; a (71-j j = 1,2, ..., 13) sub-fields It includes every (SFj). 서브필드 코딩 메모리 (42) 는 프레임 메모리 제어유닛 (33) 으로부터의 이미지 신호를 입력한다. Sub-field coding memory 42 and inputs the image signal from the frame memory control unit (33). 서브필드 코딩 제어유닛 (43) 은 캐시 메모리 (41) 로부터의 서브필드 코딩 데이터 (71-j) 와 설정 계조값 (70) 을 판독한 다음, 이들을 각각의 서브필드 (SFj) 에 대하여 서브필드 코딩 메모리 (42) 에 기록한다. Sub-field coding control unit 43 is read out to the sub-field coding data (71-j) and setting the gray level value 70 from the cache memory 41. Next, the sub-field coding for them in each sub-field (SFj) It is recorded in the memory 42. 서브필드 코딩 제어유닛 (43) 은 입력이미지 신호의 계조값을 어드레스로 이용하여 서브필드 코딩 메모리 (42) 에 액세스한 다음, 각각의 서브필드 (SFj) 에 대하여 입력 이미지 신호의 계조값에 대응하는 설정 계조값들 (70) 중에서 서브필드 코딩 데이터 (71-j) 를 출력한다. Sub-field coding control unit 43 by using the gray level values ​​of the input image signal as an address to access the sub-field coding memory 42, and then, each corresponding to the gradation value of the input image signal to the sub-field (SFj) the following settings of the tone value (70) and outputs a sub-field coding data (71-j).

본 발명의 플라즈마 표시장치 (20) 에 따르면, 서브필드 코딩 메모리 (42) 에는 상술한 구성을 가진 단일 서브필드 만한 크기의 메모리 용량이 주어진다. According to the plasma display device 20 of the present invention, in sub-field coding memory 42 given by the memory capacity of the manhan single sub-field having the above structure size. 이는 서브필드 코딩회로 (32) 내부의 메모리 용량 [서브필드 코딩회로 (32) 의 총 메모리 용량] 을 감소시킬 수 있다. This can reduce the memory capacity of the internal sub-field coding circuit 32. [total memory capacity of the sub-field coding circuit 32.

본 발명의 플라즈마 표시장치 (20) 는 표시제어유닛 (21) 을 더 포함한다. The plasma display device 20 of the present invention further includes a display control unit 21. 표시제어유닛 (21) 은 각각의 서브필드 (SFj) 마다 캐시 데이터 재기록 신호 (65) 를 서브필드 코딩제어유닛 (43) 으로 출력한다. The display control unit 21 outputs the cache data rewrite signal 65 for each sub-field (SFj) a sub-field coding control unit 43.

서브필드 코딩제어유닛 (43) 은 캐시 메모리 (41) 로부터의 설정 계조값 (70) 및 서브필드 코딩데이터 (71-j) 를 판독한 다음, 그 판독한 데이터를 캐시 데이터 재기록 신호 (65) 에 따라서 서브필드 코딩 메모리 (42) 에 기록한다. The sub-field coding control unit 43 is a cache memory 41, setting the gray level value 70 and a sub-field read out the coded data (71-j), then, that the read data cache data rewrite signal 65 from the Therefore, recording the sub-field coding memory 42.

표시제어유닛 (21) 은 각각의 서브필드 (SFj) 마다 서브필드 번호신호 (67) 와 캐시 데이터 재기록신호 (65) 를 서브필드 코딩제어유닛 (43) 으로 출력한다. The display control unit 21 and outputs the subfield code signal 67 and the cache data rewrite signal 65 is a sub-field coding control unit 43 for each sub-field (SFj).

서브필드 번호 (67) 가 서브필드 (SF1 내지 SF13) 중에서 제 1 서브필드 (SF1) 를 표시하는 경우, 서브필드 코딩제어유닛 (43) 은 캐시 메모리 (41) 로부터, 서브필드 번호 신호 (67) 에 의해 표시되는 제 1 서브필드 (SF1) 에 대응하는 서브필드 코딩데이터 (71-1) 및 설정계조값 (70) 을 판독한 다음, 그 판독한 것을 서브필드 번호 신호 (67) 및 캐시 데이터 재기록 신호 (65) 에 따라서 서브필드 코딩 메모리 (42) 에 기록한다. The sub-field number 67 is a sub-field a first case of displaying a sub-field (SF1), the sub-field coding control unit 43 a signal 67 from the cache memory 41, the sub-field number from (SF1 to SF13) the first sub-field (SF1), the sub-field coding data 71-1 and reads the set gray scale value 70, and then, the reading by the sub-field number signal 67 and the cache data rewrite corresponding to the displayed by Therefore, the signal 65 is recorded in the sub-field coding memory 42.

표시제어유닛 (21) 은 각각의 서브필드 (SFj) 마다 서브필드 코딩시작 신호 (66) 를 서브필드 코딩 제어유닛 (43) 으로 출력시킨다. The display control unit 21 outputs the sub-field coding start signal 66 for each sub-field (SFj) a sub-field coding control unit 43.

서브필드 코딩제어유닛 (43) 은 서브필드코딩 시작신호 (66) 에 따라서 입력 이미지 신호의 계조값을 어드레스로 이용하여 서브필드 코딩 메모리 (42) 를 액세스한 다음, 대응 서브필드 코딩 데이터 (71-j) 를 출력한다. Sub-field coding control unit 43 is a sub-field coding by using the gray level values ​​of the input image signal according to the start signal 66 to the address to access the sub-field coding memory 42, then the corresponding sub-field coding data (71- It outputs a j).

표시제어유닛 (21) 은 제 1 서브필드 (SF1) 의 스캔기간 이전에, 서브필드 번호신호 (67) 및 캐시 데이터 재기록 신호 (65) 를 서브필드 코딩제어유닛 (43) 으로 출력한다. The display control unit 21 outputs the first sub-field (SF1) to scan in the period before, a sub-field number signal 67 and the cache data rewrite signal 65 is a sub-field coding control unit 43 of the. 표시제어유닛 (21) 은 제 1 서브필드 (SF1) 의 스캔기간 동안에, 서브필드 코딩 제어유닛 (41) 으로 서브필드 코딩시작신호 (66) 를 출력시킨다. The display control unit 21 outputs the first sub-period during a scan of the field (SF1), the sub-field coding control unit 41 sub-field coding start signal (66).

이미지 신호처리회로 (30) 는 LSI 칩 (23) 상에서 구현된다. Image signal processing circuit 30 is implemented on a LSI chip 23. 프레임 메모리 (35) 는 다이내믹 랜덤 액세스 메모리 (DRAM) 이다. Frame memory 35 is a dynamic random access memory (DRAM). 서브필드 코딩 메모리 (42) 는 스테틱 랜덤 액세스 메모리 (SRAM) 이다. Sub-field coding memory 42 is a Static Random Access Memory (SRAM).

통상적으로, LSI 칩상의 프레임 메모리 (DRAM) 는 고속동작이 가능하며 (특히, 고속으로 병렬 액세스하며), 더 많은 수의 포트들을 가진다. Typically, a frame memory (DRAM) on the LSI chip is capable of high-speed operation is possible (in particular, the parallel access at a high speed), has a larger number of ports. 그러나, 그 최대 가능한 메모리 용량은 전용 DRAM 칩 [외부 메모리; However, the maximum possible memory capacity of only DRAM chip [external memory; 제 1 종래예에 따른 프레임 메모리 (135) (DRAM)] 의 용량만큼 높지 않다. First not as high as the capacity of the frame memory (135) (DRAM)] according to the conventional example. 본 발명의 플라즈마 표시장치 (20) 에 따르면, 서브필드 코딩회로 (32) 는 프레임 메모리 (35) 뒤에 배치되어 있다. According to the plasma display device 20 of the present invention, the sub-field coding circuit 32 is placed after the frame memory 35. 이는 상술한 제 1 종래예의 프레임 메모리 (135; DRAM) 의 용량에 비하여 프레임 메모리 (35; DRAM) 의 요구되는 메모리 용량을 감소시킬 수 있다. This above-described first conventional example the frame memory it is possible to reduce the memory capacity required of;; a frame memory (DRAM 35) as compared to the capacity of (135 DRAM). 그러나, 서브필드 코딩회로 (32) 가 프레임 메모리 (35) 뒤에 배치되기 때문에, 서브필드 코딩 회로 (32) 의 SRAM은 메모리 용량을 증가시킬 수 있다. However, since the sub-field coding circuit 32 is disposed after the frame memory (35), SRAM of the sub-field coding circuit 32 can increase the memory capacity. 본 발명의 플라즈마 표시장치 (20) 에 따르면, 서브필드 코딩회로 (32) 에서의 서브필드 코딩 메모리 (42; SRAM) 의 메모리 용량이 추가로 감소되어, LSI 칩 (23) 상에 구현되어 있는 이미지 신호처리회로 (30) 가 고속으로 동작할 수 있다. According to the plasma display device 20 of the present invention, the sub-fields the sub-field coding memory (42; SRAM) in the coding circuit 32 is a further reduction in the memory capacity of the image that is implemented on a LSI chip 23 signal processing circuit 30 is capable of operating at a high speed.

본 발명의 플라즈마 표시장치 (20) 에 따르면, 프레임 메모리 (35; DRAM) 의 요구되는 메모리 용량과 서브필드 코딩 회로 (32) 내부의 메모리 용량을 모두 감소시킬 수 있다. According to the plasma display device 20 of the present invention, a frame memory (35; DRAM), it is possible to reduce both the amount of memory and memory capacity of the internal sub-field coding circuit 32 is required for. 따라서, 메모리 용량에서의 감소에 대응하는 양만큼 LSI 칩 (23) 상의 면적을 감소시킬 수 있다. Therefore, it is possible by an amount corresponding to the reduction in the memory capacity, reduce the area on the LSI chip 23. 본 발명의 플라즈마 표시장치 (20) 에 따르면, LSI 칩 (23) 상의 감소된 면적은, LSI 칩 (23) 의 비용 (예를 들어, 제조비용) 을 감소하게 한다. According to the plasma display device 20 of the present invention, the reduced area on the LSI chip 23, thereby reducing costs (e.g., manufacturing cost) of the LSI chip 23.

본 발명의 상술한 서브필드 코딩회로, 이미지신호처리회로 및 플라즈마표시장치의 결과로, 본 발명은 메모리 용량에서의 감소를 가능하게 한다. The above-mentioned sub-field coding circuit of the present invention, as a result of the image signal processing circuit and a plasma display device, the present invention enables a reduction in memory capacity.

본 발명의 서브필드 코딩회로, 이미지신호처리회로 및 플라즈마 표시장치는 고속으로 동작할 수 있다. Sub-field coding circuit of the present invention, the image signal processing circuit and a plasma display device can operate at a high speed.

본 발명의 서브필드 코딩회로, 이미지신호처리회로 및 플라즈마 표시장치는 LSI 칩 면적의 감소를 가능하게 한다. Sub-field coding circuit of the present invention, the image signal processing circuit and a plasma display device enables a reduction in the LSI chip area.

[상세한 설명부] [Detailed description]

이하, 본 발명에 따른 플라즈마 표시장치를 구현하기 위한 최상의 모드를, 첨부된 도면을 통하여 설명한다. Hereinafter, the best mode for implementing a plasma display according to the present invention will be described below through the accompanying drawings.

도 5 는 본 발명에 따른 플라즈마 표시장치 (20) 의 구성을 나타내는 블록도이다. Figure 5 is a block diagram showing the configuration of a plasma display apparatus 20 according to the present invention. 본 발명의 플라즈마 표시장치 (20) 는 표시 제어유닛 (21), 이미지신호처리회로 (30), 및 표시장치 (표시유닛; 24) 를 포함한다. The plasma display device 20 of the present invention, the display control unit 21, image signal processing circuit 30, and a display device (display unit) 24 and a. 이미지 신호처리회로 (30) 는 신호처리 LSI (23; 신호처리 LSI 칩 (23)) 상에서 구현된다. Image signal processing circuit 30 signal processing LSI; are implemented on a (23, signal processing LSI chip 23).

데이터 클록 신호 (50) 는 표시제어유닛 (21) 과 이미지 신호처리회로 (30) 에 입력된다. The data clock signal 50 is input to the display control unit 21 and the image signal processing circuit 30.

동기신호 (51) 는 표시제어유닛 (21) 에 입력된다. Sync signal 51 is input to the display control unit 21. 표시제어유닛 (21) 은 데이터 클록신호 (50) 와 동기신호 (51) 에 따라서 표시장치 (24) 로 스캔 드라이버 제어신호 (52) 를 출력한다. The display control unit 21 outputs a data clock signal 50 and the sync signal 51, thus the display device 24, a scan driver control signal 52 to the.

입력 이미지 신호 (53) 는 이미지 신호처리 회로 (30) 에 입력된다. The input image signal 53 is input to the image signal processing circuit 30. 이미지 신호처리회로 (30) 는 입력 이미지 신호들 (53) 을 데이터 드라이버 제어신호들 (54) 로 변환한 다음, 그 변환신호를 표시장치 (24) 로 출력한다. Image signal processing circuit 30 converts the input image signal 53 to the data driver control signal 54, and then outputs the converted signal to the display device 24.

표시장치 (24) 는 플라즈마 표시패널 (PDP; 25), 스캔 드라이버 (26), 데이터 드라이버 (27), 고전압 펄스 유닛 (28), 및 전력회수유닛 (29) 을 포함한다. It includes a scan driver 26, data driver 27, a high voltage pulse unit 28, and the power recovery unit 29; a display device 24 includes a plasma display panel (PDP 25).

고전압 펄스유닛 (28) 은 펄스 전압을 PDP (25) 와 스캔 드라이버 (26) 에 공급한다. A high voltage pulse unit 28 supplies a pulse voltage to the PDP (25) and the scan driver 26.

PDP (25) 는 매트릭스로 정렬되어 있는 픽셀들을 갖는다. PDP (25) has pixels that are arranged in a matrix. 스캔 전극들은 로우 상에 제공되며, 데이터 전극들은 컬럼 상에 제공된다. Scanning electrodes are provided on a row, and data electrodes are provided on the column.

표시제어유닛 (21) 으로부터의 스캔 드라이버 제어신호 (52) 는 고전압 펄스 유닛 (28) 을 통하여 스캔 드라이버 (26) 로 입력된다. The display control unit scan driver control signal 52 from 21 is input to the scan driver 26 through a high voltage pulse unit 28. 스캔 드라이버 (26) 는 스캔 드라이버 제어신호 (52) 에 따라서 스캔 전극들을 제어하고 구동시킨다. The scan driver 26 is then controlled to drive the scan electrode according to a scan driver control signal (52).

이미지 신호처리회로 (30) 로부터의 데이터 드라이버 제어신호들 (54) 은 데이터 드라이버 (27) 에 입력된다. The data driver control signal from the image signal processing circuit 30, 54 is input to the data driver 27. 데이터 드라이버 (27) 는 데이터 드라이버 제어신호 (54) 에 따라서 데이터 전극들을 제어하고 구동시킨다. The data driver 27 is then controlled to drive the data electrodes according to data driver control signal (54).

PDP (25) 는 스캔 드라이버 (26) 에 의한 스캔전극들의 제어 및 데이터 드라이버 (27) 에 의한 데이터 전극들의 제어에 기초하여 매트릭스로 배열되어 있는 픽 셀들 중에서 소정의 픽셀들을 턴온시키거나 턴오프시킴으로써 원하는 이미지를 표시한다. PDP (25) is desired, by turning off, or to turn on a predetermined pixel from the pick-cells which are arranged in a matrix on the basis of the control of the data electrode of the control and the data driver 27 of the scan electrode by the scan driver 26 and displays the image.

이미지신호처리회로 (30) 는 비디오 신호처리유닛 (31), 서브필드 (SF) 코딩회로 (32), 프레임 메모리 제어유닛 (33), 직렬/병렬 변환유닛 (34) 및 프레임 메모리 (35) 를 포함한다. Image signal processing circuit 30 includes a video signal processing unit 31, a subfield (SF) coding circuit 32, a frame memory control unit 33, a serial / parallel conversion unit 34 and frame memory 35 It includes. 프레임 메모리 (35; 또한, 프레임 버퍼라고도 함) 는 상술한 식 (3) 에 의해 정의되는 메모리 용량을 보장하기 위하여 다이내믹 랜덤 액세스 메모리 (DRAM) 로 이루어진다. A frame memory (35; also, sometimes referred to as a frame buffer) is comprised of a dynamic random access memory (DRAM), to ensure a memory capacity defined by the equation (3).

본 발명의 플라즈마 표시장치 (20) 는 예를들어, 10 bits 계조표현을 위하여, 리던던시 코딩을 적용한다. The plasma display device 20 of the present invention include, for example, 10 bits for gray scale expression, and applying the redundancy coding. 리던던시 코딩을 적용하여, n > log 2 N 을 유지시키는데, 여기서, N 은 이미지 신호 (입력 이미지 신호들) 의 계조들의 수 (계조레벨) 이며, n 은 단일 프레임에 포함된 서브필드 (SF) 의 수이다. Sikineunde by applying the redundancy coding, maintaining the n> log 2 N, where, N is the number (gray scale levels) of the gradation of the (input image signal) image signal, n is a sub-field (SF) included in a single frame the number. 여기서, SF들의 수는 13 으로 설정한다. Here, the number of the SF is set to 13.

이하, 도 5 와 도 6 을 참조하여, 이미지 신호처리회로 (30) 의 동작을 설명한다. With reference to Figure 6 and Figure 5, the operation of the image signal processing circuit 30. 도 6 은 본 발명에 따른 플라즈마 표시장치 (20) 의 이미지 신호처리회로 (30) 의 동작을 나타내는 플로우차트이다. 6 is a flow chart showing the operation of the image signal processing circuit 30 of plasma display device 20 according to the present invention.

R (적색), G (녹색), B (청색) 을 표현하기 위한 입력 이미지 신호들의 단일 프레임 (스크린풀) 을 신호처리 LSI (23) 에 입력한다. The input to the R (red), G (green), a single-frame (full-screen), a signal processing LSI (23) of the input image signal to represent the B (blue). 이들 입력 이미지 신호들 (이미지 신호들) 은 이미 감마 변환이 되어 있다. These input image signal (image signal) has already been gamma conversion. 비디오 신호처리유닛 (31) 은 입력 이미지 신호들에 비디오 신호 처리를 행한다 (단계 S1). Video signal processing unit 31 performs video signal processing on the input image signal (step S1). 이 비디 오 신호 처리 (단계 S1) 에서, 비디오 신호처리 유닛 (31) 은 입력 이미지 신호들에 대한 역 감마 변환을 수행하고, 이 역감마 변환이 된 이미지 신호들에 계조 처리를 행한 다음, 그 계조처리된 신호들을 메모리 제어유닛 (33) 으로 출력한다. The video signal processing (step S1), the video signal processing unit 31 performs inverse gamma conversion on the input image signal, subjected to the gradation processing on the image signal is the inverse gamma conversion, and then, the gradation and outputs the processed signal to the memory control unit (33). 계조처리는 알려진 디더 또는 에러 확산법을 이용한다. Gradation processing is used in the known dither or error diffusion method.

프레임 메모리 제어유닛 (33) 은 프레임 메모리 기록 처리 (단계 S2) 및 프레임 메모리 판독 처리 (단계 S3) 를 수행한다. The frame memory control unit 33 performs a frame memory write process (step S2) and a frame memory read process (step S3).

프레임 메모리 기록 처리 (단계 S2) 에서, 프레임 메모리 제어유닛 (33) 은 비디오신호처리유닛 (31) 으로부터의 이미지 신호들을 프레임 메모리 (35) 에 기록하기에 적합한 신호들로 변환한 다음 그 변환신호들을 프레임 메모리 (35) 에 기록 (임시저장) 한다. In the frame memory write process (step S2), the frame memory control unit 33 is converted into a signal suitable for recording the image signal from the video signal processing unit 31 to the frame memory 35, the following that conversion the signal record (temporarily stored) in the frame memory 35.

프레임 메모리 판독처리 (단계 S3) 에서, 프레임 메모리 제어유닛 (33) 은 스캔 라인마다 소정의 시간에서 프레임 메모리 (33) 에 임시저장된 이미지 신호들을 판독한 다음, 그 판독신호들을 SF 코딩회로 (32) 로 출력한다. The frame memory read process (step S3), the frame memory control unit 33 read out the temporarily stored image signal in the frame memory 33 at a given time for each scan line, then that the read signal SF coding circuit 32 and outputs it to.

SF 코딩회로 (32) 는 프레임 메모리 제어유닛 (33) 으로부터의 이미지 신호들에 SF 코딩처리를 행한다 (단계 S4). SF coding circuit 32 carries out the SF encoding processing on the image signal from the frame memory control unit 33 (step S4). SF 코딩 처리 (단계 S4) 에서, SF 코딩회로 (32) 는 프레임 메모리 제어유닛 (33) 으로부터의 이미지 신호들을 SF 코딩데이터로 변환한 다음, 그 변환 데이터를 직렬/병렬 변환유닛 (34) 으로 출력한다. In SF coding process (step S4), one of the image signals from the SF coding circuit 32, the frame memory control unit 33 is converted into SF coded data, and then outputs the converted data to the S / P conversion unit 34 do. 이하, SF 코딩 처리 (단계 S4) 를 자세히 설명한다. Will be described below, SF coding process (step S4) in detail.

직렬/병렬 변환유닛 (34) 은 SF 코딩회로 (32) 로부터의 SF 코딩데이터에 직렬/병렬 변환처리를 행한다 (단계 S5). S / P conversion unit 34 carries out serial / parallel conversion processing on the coded data from the SF SF coding circuit 32 (step S5). 직렬/병렬 변환처리 (단계 S5) 에서, 직렬/병렬 변환유닛 (34) 은 SF 코딩회로 (32) 로부터의 SF 코딩데이터를 데이터 드라이버 (27) 에 의한 요구에 따라 구성되는 데이터로 변환한 다음, 그 변환 데이터를 상술한 데이터 드라이버 제어신호들 (54) 로 하여 데이터 드라이버 (27) 로 출력한다. A serial / parallel conversion processing (step S5), serial / parallel conversion unit 34 is converted into data configured in accordance with the request by the SF coding data from the SF coding circuit 32 to the data driver 27, and then, in that the converted data by the data driver control signal mentioned above (54), and outputs to the data driver 27.

DRAM 구현 LSI 칩 (신호처리 LSI칩 (23)) 상의 프레임 메모리 (35) 는 고속으로 동작할 수 있고 (특히, 고속으로 병렬 액세스할 수 있고), 더 많은 수의 포트들을 가진다. Has the DRAM LSI chip implements (signal processing LSI chip 23), the frame memory 35 is operable at a high speed and (in particular, can have parallel access to a high speed), a greater number of ports on. 그러나, 이들의 최대 가능한 메모리 용량은 전용 DRAM 칩 [외부 메모리; However, these up to the available memory capacity is only DRAM chip [external memory; 제 1 종래예에 따른 프레임 메모리 (135) (DRAM)] 의 용량만큼 높지 않다. First not as high as the capacity of the frame memory (135) (DRAM)] according to the conventional example. 본 발명의 플라즈마 표시장치 (20) 에 따르면, SF 코딩 회로 (32) 가 프레임 메모리 (35) 뒤에 배치된다. According to the plasma display device 20 of the present invention, SF coding circuit 32 is placed after the frame memory 35. 이는 상술한 제 1 종래예의 프레임 메모리 (135) (DRAM) 의 메모리 용량에 비하여 프레임 메모리 (35) (DRAM) 의 요구되는 메모리 용량을 감소시킬 수 있다. This can reduce the memory capacity required in the frame memory (35) (DRAM) compared to the memory capacity of the above-mentioned first conventional example the frame memory (135) (DRAM). 예를 들어, 스캔라인 당 1365 픽셀들과 프레임 당 768 라인들을 가지는 W-XGA 표시의 예를 고려하기로 한다. For example, there will be considered an example of a W-XGA display having 768 lines per frame and 1365 pixels per scan line. 입력 이미지 신호가 10 bits로 주어지고 SF들의 분할 수가 13 인 경우, 상술한 식 (3) 으로부터, 본 발명의 프레임 메모리 (35; DRAM) 의 요구되는 메모리 용량이 60Mb 인 것이 유도된다. If the input image signal is given by 10 bits of the number of division of 13 SF, from the equation (3), a frame memory (35; DRAM) of the present invention is derived is that the memory capacity required of 60Mb. 그 결과, 본 발명의 플라즈마 표시장치 (20) 에 따르면, 프레임 메모리 (35; DRAM) 의 요구되는 메모리 용량은 제 1 종래예에 따른 프레임 메모리 (135; DRAM) 의 요구되는 메모리 용량 78Mb 에 비하여, 18Mb 의 용량만큼 감소된다. As a result, according to the plasma display device 20 of the present invention, a frame memory (35; DRAM), the memory capacity required in the first frame memory according to the prior art; as compared to the memory capacity of 78Mb required of (135 DRAM), It is reduced by a capacity of 18Mb.

본 발명의 플라즈마 표시장치 (20) 에서는, SF 코딩회로 (32) 가 스테틱 랜덤 액세스 메모리 (SRAM) 를 가진다. In the plasma display device 20 of the present invention, SF coding circuit 32 has a Static Random Access Memory (SRAM). SRAM (161) 이 SF 코딩처리를 수행하기 위하여 룩업테이블 (LUT) 메모리들로서 이용된다. SRAM (161) is used as a look-up table (LUT) memory in order to perform the coding process SF. SF 코딩 회로 (32) 가 프레임 메모리 (35) 뒤에 배치되기 때문에, LUT 메모리로서 이용될 SF 코딩 회로 (32) 의 SRAM 이 메모리 용량에서 증가할 수 있다. Since the SF encoding circuit 32 is disposed after the frame memory 35, the SRAM of the SF coding circuit 32 to be used as a LUT memory can increase the memory capacity. 이는 SF 코딩 회로 (32) 내부에서의 메모리 용량의 감소를 요구한다. This requires the SF coding circuit 32 reduces the amount of memory inside.

본 발명의 플라즈마 표시장치 (20) 는 비휘발성 메모리 (22) 를 더 포함한다. The plasma display device 20 of the present invention further includes a non-volatile memory 22. 비휘발성 메모리 (22) 는 여러 모드에 대한 설정 SF 코딩 데이터를 포함한다. Non-volatile memory 22 includes a set SF coded data for different modes. 여러 모드들은 파워온 시간 및 리세트 시간을 포함한다. Several modes include a power-on time and the reset time. 설정 SF 코딩 데이터는 SF 마다 이미지 신호들의 설정 계조값 또는 소정의 계조값과 SF 코딩 데이터 사이의 관계를 설정한다. SF set coded data and sets the relationship between the setting of the image signal per gray level SF value or a predetermined gray level value and SF coded data.

이미지신호처리유닛 (30) 은 SF 코딩 캐시 메모리 (41), SF 코딩 메모리 (42) 및 SF 코딩 제어유닛 (43) 을 포함한다. Image signal processing unit 30 comprises an SF coding cache memory (41), SF coding memory 42 and SF coding control unit 43. SF 코딩 메모리 (42) 의 예는 스테틱 랜덤 액세스 메모리 (SRAM) 이다. Examples of SF coding memory 42 is a Static Random Access Memory (SRAM). SF 코딩 메모리 (42; SRAM) 는 룩업 테이블 (LUT) 메모리로 이용한다. SF encoding memory (42; SRAM) is used as a look-up table (LUT) memory. 이하, SF 코딩 메모리 (42) 를 LUT 메모리 (42) 라 한다. Hereinafter, SF coding memory 42 is referred to LUT memory 42.

표시제어유닛 (21) 은 여러 모드 중에서 하나의 모드 (표시 모드) 를 나타내는 여러 제어신호 (61) 를 수신한다. The display control unit 21 receives various control signals (61) representing a mode (display mode) from a number of modes. 표시제어유닛 (21) 은 여러 제어신호 (61) 에 따라서 명령신호 (61) 를 SF 코딩 제어유닛 (43) 에 출력한다. The display control unit 21 outputs a command signal according 61 to the number of control signal 61 to the SF coding control unit 43. 명령신호 (62) 는 비휘발성 메모리 (22) 로부터 표시모드에 대응하는 설정 SF 코딩 데이터 (68) 를 판독한 다음, 그 판독한 데이터를 SF 코딩 캐시 메모리 (41) 에 기록하도록 의도된다. Command signal 62 is intended to record in non-volatile memory and reading the coding data setting SF 68 corresponding to the display mode, from 22 and then, that the read data SF coding cache memory 41. 이때, 표시제어유닛 (21) 은 여러 제어신호 (61) 에 따라서 명 령신호 (63) 를 비휘발성 메모리 (22) 로 출력한다. At this time, the display control unit 21 outputs a command signal 63 in accordance with the number of control signals (61) to the non-volatile memory 22. 명령신호 (63) 는 표시모드에 대응하는 비휘발성 메모리 (22) 의 상위 어드레스를 지정하도록 의도된다. Command signal 63 is intended to specify the upper address of the nonvolatile memory 22 corresponding to the display mode. SF 코딩 제어유닛 (43) 은 명령신호 (62) 에 따라서 비휘발성 메모리 (22) 에 명령신호 (64) 를 출력한다. SF coding control unit 43 outputs a command signal 64 to the nonvolatile memory 22 according to the command signal (62). 명령신호 (64) 는 표시모드에 대응하는 비휘발성 메모리 (22) 의 하위 어드레스를 지정하도록 의도된다. Command signal 64 is intended to specify the lower addresses in the non-volatile memory 22 corresponding to the display mode. 이 때, 표시제어유닛 (43) 은 여러 제어신호 (62) 에 따라서 SF 코딩 캐시 메모리 (41) 를 제어하여, 표시모드에 대응하는 설정 SF 코딩 데이터 (68) 가 비휘발성 메모리 (22) 로부터 판독된 다음, SF 코딩 캐시 메모리 (41) 에 기록된다. At this time, the display control unit 43 is read out of the various control signals set SF coded data 68 is non-volatile memory 22 corresponding to the 62 thus displayed and controls the SF coding cache memory 41, the mode a is recorded next, SF coding cache memory 41.

도 7 은 SF 코딩 캐시 메모리 (41) 상에 기록된 설정 SF 코딩 데이터 (68) 의 예를 나타낸다. 7 shows an example of the setting SF coding data (68) recorded on the SF coding cache memory 41. 설정 SF 코딩 데이터 (68) 는 상술한 설정 계조값 (70) 과, SF1 내지 SF13 에 대응하는 SF 코딩 데이터 (71-1 내지 71-13) 의 피스 사이의 관계를 설정한다. SF coding data set (68) sets the relationship between the pieces of the coded data SF (71-1 to 71-13) corresponding to the above-described setting gradation value 70 and, SF1 to SF13.

설정 SF 코딩 데이터 (68) 는 가중치들을 가진 SF들 (SF1 내지 SF13) 의 단일세트와 관련되어 있으며, 가중처리된 SF들의 표시순서를 나타낸다. SF set coded data 68 are associated with a single set of weights with SF (SF1 to SF13), it shows a display order of the weighted SF. 예를 들어, SF 코딩 데이터 (71-1) 는 가중치 "1" 을 가진 SF1과 관련한다. For example, SF-coded data 71-1 is related to the SF1 having the weight "1". SF 코딩 데이터 (71-2) 는 가중치 "2" 을 가진 SF2과 관련한다. SF coded data (71-2) is associated with SF2 having the weight "2". SF 코딩 데이터 (71-3) 는 가중치 "4" 을 가진 SF3과 관련한다. SF coded data (71-3) is associated with SF3 with the weight "4". SF 코딩 데이터 (71-4) 는 가중치 "7" 을 가진 SF4과 관련한다. SF coded data (71-4) is associated with SF4 having a weight "7". SF 코딩 데이터 (71-5) 는 가중치 "10" 을 가진 SF5과 관련한다. SF coding data (71-5) is related to SF5 with a weight "10". SF 코딩 데이터 (71-6) 는 가중치 "15" 을 가진 SF6과 관련한다. SF coding data (71-6) is related to SF6 with a weight "15". SF 코딩 데이터 (71-7) 는 가중치 "18" 을 가진 SF7과 관련한다. SF coded data (71-7) is associated with SF7 having a weight "18". SF 코딩 데이 터 (71-8) 는 가중치 "22" 을 가진 SF8과 관련한다. SF coding data (71-8) is related to SF8 having the weight "22". SF 코딩 데이터 (71-9) 는 가중치 "26" 을 가진 SF9과 관련한다. SF coding data (71-9) is associated with SF9 with a weight "26". SF 코딩 데이터 (71-10) 는 가중치 "30" 을 가진 SF10과 관련한다. SF coding data (71-10) is associated with the SF10 with a weight "30". SF 코딩 데이터 (71-11) 는 가중치 "35" 을 가진 SF11과 관련한다. SF coded data (71-11) is related to the SF11 having a weight "35". SF 코딩 데이터 (71-12) 는 가중치 "40" 을 가진 SF12과 관련한다. SF coded data (71-12) is related to the SF12 having a weight "40". SF 코딩 데이터 (71-13) 는 가중치 "45" 을 가진 SF13과 관련한다. SF coded data (71-13) is related to the SF13 having a weight "45".

설정 SF 코딩 데이터 (68) 는 SF들의 세트 중에서 선택되는 SF들의 조합과 계조 (설정 계조값 (70)) 를 추가로 관련시킨다. Setting SF coding data 68 relates to adding in combination with the gradation (gradation value set 70) of the SF is selected from the set of SF. 예를 들어, 설정계조값 (70) 이 "1" 을 나타내는 경우, 그 조합은 SF 코딩 데이터 (71-1) 로 구성된다. For example, if the set gray scale values ​​(70) representing "1", the combination is composed of SF-coded data 71-1. 설정계조값 (70) 이 "2" 을 나타내는 경우, 그 조합은 SF 코딩 데이터 (71-2) 로 구성된다. When setting the gray level value (70) representing "2", a combination thereof is composed of SF-coded data (71-2). 설정계조값 (70) 이 "3" 을 나타내는 경우, 그 조합은 SF 코딩 데이터 (71-1) 및 SF 코딩 데이터 (71-2) 로 구성된다. When setting the gray level value (70) representing "3", the combination is composed of SF-coded data 71-1 and SF coded data (71-2). 설정계조값 (70) 이 "4" 을 나타내는 경우, 그 조합은 SF 코딩 데이터 (71-3) 로 구성된다. When setting the gray level value (70) representing "4", and the combination is composed of SF-coded data (71-3). 설정계조값 (70) 이 "5" 을 나타내는 경우, 그 조합은 SF 코딩 데이터 (71-1) 및 SF 코딩 데이터 (71-3) 로 구성된다. When setting the gray level value 70 is indicating "5", the combination is composed of SF-coded data 71-1 and SF coded data (71-3). 설정계조값 (70) 이 "6" 을 나타내는 경우, 그 조합은 SF 코딩 데이터 (71-2) 및 SF 코딩 데이터 (71-3) 로 구성된다. When setting the gray level value (70) representing "6", the combination is composed of SF-coded data (71-2), and SF-coded data (71-3). 설정계조값 (70) 이 "7" 을 나타내는 경우, 그 조합은 SF 코딩 데이터 (71-1), SF 코딩 데이터 (71-2) 및 SF 코딩 데이터 (71-3) 로 구성된다. When setting the gray level value (70) indicating the "7", a combination thereof is composed of SF-coded data (71-1), SF coding data (71-2), and SF-coded data (71-3). 설정계조값 (70) 이 "8" 을 나타내는 경우, 그 조합은 SF 코딩 데이터 (71-1) 및 SF 코딩 데이터 (71-4) 로 구성된다. When setting the gray level value (70) representing "8", the combination is composed of SF-coded data 71-1 and SF coded data (71-4). 설정계조값 (70) 이 "9" 을 나타내는 경우, 그 조합은 SF 코딩 데이터 (71-2) 및 SF 코딩 데이터 (71-4) 로 구성된다. When setting the gray level value (70) representing "9", the combination is composed of SF-coded data (71-2), and SF-coded data (71-4). 설정계조값 (70) 이 "10" 을 나타내는 경우, 그 조합은 SF 코딩 데이터 (71-1), SF 코딩 데이터 (71-2) 및 SF 코딩 데이터 (71-4) 로 구성된다. When setting the gray level value (70) representing "10", the combination is composed of SF-coded data (71-1), SF coding data (71-2), and SF-coded data (71-4). 설정계조값 (70) 이 "11" 을 나타내는 경우, 그 조합은 SF 코딩 데이터 (71-3) 및 SF 코딩 데이터 (71-4) 로 구성된다. When setting the gray level value (70) representing "11", the combination is composed of SF-coded data (71-3), and SF-coded data (71-4). 설정계조값 (70) 이 "12" 을 나타내는 경우, 그 조합은 SF 코딩 데이터 (71-1), SF 코딩 데이터 (71-3) 및 SF 코딩 데이터 (71-4) 로 구성된다. When setting the gray level value (70) representing "12", the combination is composed of SF-coded data (71-1), SF coding data (71-3), and SF-coded data (71-4). 설정계조값 (70) 이 "254" 을 나타내는 경우, 그 조합은 SF 코딩 데이터 (71-2) 및 SF 코딩 데이터 (71-13) 로 구성된다. When setting the gray level value (70) representing "254", the combination is composed of SF-coded data (71-2), and SF-coded data (71-13). 설정계조값 (70) 이 "255" 을 나타내는 경우, 그 조합은 SF 코딩 데이터 (71-1) 및 SF 코딩 데이터 (71-13) 로 구성된다. When setting the gray level value (70) representing "255", the combination is composed of SF-coded data 71-1 and SF coded data (71-13).

이하, 상술한 SF 코딩 처리 (단계 S4) 를 도 5 내지 도 8 을 참조하여 설명한다. Hereinafter, the process described above SF coding (step S4) will be described with reference to FIG. 5 to FIG.

표시제어유닛 (21) 은 SF 마다 소정의 타이밍에서 캐시 데이터 재기록 신호 (65), SF 코딩 시작신호 (66), 및 SF 번호 신호 (67) 를 SF 코딩 제어유닛 (43) 으로 출력한다. The display control unit 21 outputs the cache data rewrite signal (65), SF coding start signal 66, and the SF number signal 67, the SF coding control unit 43 at a predetermined timing for each SF. SF 번호 신호 (67) 는 SF들의 순서 (번호) 를 표현한다. SF code signal (67) represents the order (number) of the SF.

도 8 은 SF 코딩 회로 (32) 의 동작을 나타내는 타이밍차트이다. 8 is a timing chart showing the operation of the SF encoding circuit 32. SF1 내지 SF13 각각은 프라이밍 기간, 스캔 기간 (표시데이터 기록기간), 및 발광유지기간을 포함한다. The SF1 to SF13 each include a priming period, the scan period (the display data write period), and a sustain emission period. 표시제어유닛 (21) 은 SF1 내지 SF13 을 프라이밍 기간, 스캔기간 (표시데이터 기록기간) 및 발광유지기간으로 인식한다. The display control unit 21 recognizes the period of SF1 to SF13 priming, scan period (the display data write period) and the sustain light-emission period. 표시제어유닛 (21) 은 프레임 메모리 제어유닛 (33) 이 프레임 메모리 (35) 에 임시저장된 이미지 신호들을 출력하는 (각각의 단일 스캔 라인의 유닛에서의) 소정의 타이밍을 인식한다. Display control unit 21 (in each single scan line unit), the frame memory control unit 33, a frame memory for outputting the temporarily stored image signal to the unit 35 recognizes the predetermined timing.

표시제어유닛 (21) 은 "1"인 SF 번호 신호 (67) 를 출력하는데, 이 신호는 SF13 의 스캔 기간의 시작으로부터 그 발광유지기간의 종료까지 SF 코딩 제어유닛 (43) 에 "1"인 SF 번호를 표시한다. The display control unit 21 to output the SF number signal 67 is "1", the signal "1" to SF coding control unit 43 to the end of the light emission sustain period from the start of the scanning period of SF13 SF indicates the number.

이후, 표시제어유닛 (21) 은 SF13의 발광유지기간의 시작과 동시에, 1-숏 펄스의 형태로 캐시 데이터 재기록 신호 (65) 를 SF 코딩 제어유닛 (43) 에 출력한다. Then, the display control unit 21 of the light emission sustain period in SF13 beginning and at the same time, and outputs the cache data rewrite signal 65 in the form of a one-shot pulse in SF coding control unit 43. 캐시 데이터 재기록 신호 (65) 와 "1" 인 SF 번호신호 (67) 에 따라서, SF 코딩 제어유닛 (43) 은 SF 코딩 캐시 메모리 (41) 로부터 설정 계조값 (70) 과 SF코딩 데이터 (71-1) 를 판독한 다음, 이들을 LUT 메모리 (42) 에 기록한다. Cache data rewrite signal 65 and "1" according to the SF number signal (67), SF coding control unit 43 sets the gradation value 70 and the coded data from the SF SF coding cache memory 41 (71- reading the first), and then records them in the LUT memory 42.

이후, 표시제어유닛 (21) 은 다음 필드, 즉 SF1 의 스캔 기간 동안 SF 코딩 시작신호 (66) 를 SF 코딩 제어유닛 (43) 으로 출력한다. Then, the display control unit 21 outputs to the next field, that is, starting SF coding for a scan period of the SF1 signal 66 the SF coding control unit 43. SF 코딩 시작신호 (66) 에 따라서, SF 코딩 제어유닛 (43) 이 프레임 메모리 제어 유닛 (33) 으로부터의 이미지 신호들의 계조값을 어드레스로 이용하여 LUT 메모리 (42) 에 액세스한다. SF according to the coding start signal (66), SF coding control unit 43 is using a tone value of the image signal from the frame memory control unit 33 as an address to access the LUT memory 42. 그 결과, 프레임 메모리 제어유닛 (33) 으로부터의 이미지 신호의 계조값에 대응하는 설정계조값 (70) 중에서 SF 코딩데이터 (71-1) 가 출력된다. As a result, a set gray scale value (70) from the SF encoded data 71-1 corresponding to the gradation value of the image signal from the frame memory control unit 33 is output. 예를들어, 프레임 메모리 제어유닛 (33) 으로부터의 이미지 신호는 "3" 인 계조값을 가지는 경우, SF 코딩 제어유닛 (43) 은 이미지 신호의 계조값 "3" 에 대응하는 "1"인 SF 코딩 데이터 (71-1) 를 출력한다. For example, the image signal from the frame memory control unit 33 is "3" in the case having a gray level value, the SF coding control unit 43 is "1" corresponding to the gray level of the image signal "3", SF and it outputs the coded data 71-1.

표시제어유닛 (21) 은 "2"인 SF 번호 신호 (67) 를 출력하는데, 이 신호는 다음 필드, 즉 SF1 의 스캔 기간의 시작으로부터 그 발광유지기간의 종료까지 SF 코딩 제어유닛 (43) 에 "2"인 SF 번호를 표시한다. A display control unit 21 is "2", SF number signal, to output 67. This signal is the next field, that is, until the end of the light emission sustain period from the start of the scanning period of the SF1 SF coding control unit 43 "2" indicates the number of SF.

이후, 표시제어유닛 (21) 은 SF1의 발광유지기간의 시작과 동시에, 1-숏 펄스의 형태로 캐시 데이터 재기록 신호 (65) 를 SF 코딩 제어유닛 (43) 에 출력한다. Then, the display control unit 21 of the light emission sustain periods of SF1 beginning and at the same time, and outputs the cache data rewrite signal 65 in the form of a one-shot pulse in SF coding control unit 43. 캐시 데이터 재기록 신호 (65) 와 "2" 인 SF 번호신호 (67) 에 따라서, SF 코딩 제어유닛 (43) 은 SF 코딩 캐시 메모리 (41) 로부터 설정 계조값 (70) 과 SF코딩 데이터 (71-2) 를 판독한 다음, 이들을 LUT 메모리 (42) 에 기록한다. Cache data rewrite signal 65 and "2", SF number according to the signal (67), SF coding control unit 43 sets the gradation value 70 and the coded data from the SF SF coding cache memory 41 (71- reading the two), and then records them in the LUT memory 42.

이후, 표시제어유닛 (21) 은 SF2 의 스캔 기간 동안 SF 코딩 시작신호 (66) 를 SF 코딩 제어유닛 (43) 으로 출력한다. Then, the display control unit 21 outputs the SF coding start signal 66 to the SF coding control unit 43 during the scan period of SF2. SF 코딩 시작신호 (66) 에 따라서, SF 코딩 제어유닛 (43) 이 프레임 메모리 제어 유닛 (33) 으로부터의 이미지 신호들의 계조값을 어드레스로 이용하여 LUT 메모리 (42) 에 액세스한다. SF according to the coding start signal (66), SF coding control unit 43 is using a tone value of the image signal from the frame memory control unit 33 as an address to access the LUT memory 42. 그 결과, 프레임 메모리 제어유닛 (33) 으로부터의 이미지 신호의 계조값에 대응하는 설정계조값 (70) 중에서 SF 코딩데이터 (71-2) 가 출력된다. As a result, a set gray scale value (70) from SF coded data (71-2) corresponding to the gradation value of the image signal from the frame memory control unit 33 is output. 예를들어, 프레임 메모리 제어유닛 (33) 으로부터의 이미지 신호는 "3" 인 계조값을 가지는 경우, SF 코딩 제어유닛 (43) 은 이미지 신호의 계조값 "3" 에 대응하는 "2"인 SF 코딩 데이터 (71-2) 를 출력한다. For example, the image signal from the frame memory control unit 33 is "3" in the case having a gray level value, the SF coding control unit 43 is "2" corresponding to the gray level of the image signal "3", SF and it outputs the coded data (71-2).

SFi (i = 1, 2, ..., 13) 의 스캔 기간의 시작으로부터 그 발광유지기간의 종료까지, 표시제어유닛 (21) 은 "j"인 SF 번호 신호 (67) 를 출력하는데, 이 신호는 "j" (j=i+1, j=14인 경우 j=1이다) 인 SF 번호를 SF 코딩 제어유닛 (43) 에 표시한다. To output SFi (i = 1, 2, ..., 13) the light emission sustain periods, display control unit 21 a signal SF number (67) "j" to the end from the start of the scanning period, the signal will appear in the "j" (j = i + 1, j = 1 is the case j = 14) of the SF number SF coding control unit 43.

이후, 표시제어유닛 (21) 은 SFi의 발광유지기간의 시작과 동시에, 1-숏 펄스의 형태로 캐시 데이터 재기록 신호 (65) 를 SF 코딩 제어유닛 (43) 에 출력한 다. Then, the display control unit 21 is one of a light emission sustain periods SFi the beginning and at the same time, outputs the cache data rewrite signal 65 in the form of a one-shot pulse in SF coding control unit 43. 캐시 데이터 재기록 신호 (65) 와 "j" 인 SF 번호신호 (67) 에 따라서, SF 코딩 제어유닛 (43) 은 SF 코딩 캐시 메모리 (41) 로부터 설정 계조값 (70) 과 SF코딩 데이터 (71-j) 를 판독한 다음, 이들을 LUT 메모리 (42) 에 기록한다. Thus, the cache data rewrite signal 65 and the "j" of SF code signal (67), SF coding control unit 43 is set from the SF coding cache memory 41, a gradation value 70 and the coded data SF (71- reading the j) and then records them in the LUT memory 42.

이후, 표시제어유닛 (21) 은 SFj 의 스캔 기간 동안 SF 코딩 시작신호 (66) 를 SF 코딩 제어유닛 (43) 으로 출력한다. Then, the display control unit 21 outputs the SF coding start signal 66 to the SF coding control unit 43 during the scan period SFj. SF 코딩 시작신호 (66) 에 따라서, SF 코딩 제어유닛 (43) 이 프레임 메모리 제어 유닛 (33) 으로부터의 이미지 신호들의 계조값을 어드레스로 이용하여 LUT 메모리 (42) 에 액세스한다. SF according to the coding start signal (66), SF coding control unit 43 is using a tone value of the image signal from the frame memory control unit 33 as an address to access the LUT memory 42. 그 결과, 프레임 메모리 제어유닛 (33) 으로부터의 이미지 신호의 계조값에 대응하는 SF 코딩데이터 (71-j) 가 출력된다. As a result, the SF encoding data (71-j) corresponding to the gradation value of the image signal from the frame memory control unit 33 is output.

본 발명의 플라즈마 표시장치 (20) 에 따르면, SF 코딩 회로 (32; SF 코딩 제어유닛 (43)) 가 SF 코딩 캐시 메모리 (41) 로부터 설정 계조값 (70) 과 SF 코딩 데이터를 판독한 다음, 이들을 LUT 메모리 (42) 에 SF 마다 기록한다. According to the plasma display device 20 of the present invention, SF coding circuit (32; SF coding control unit 43) which reads the set gray scale values ​​70 and SF-coded data from the SF coding cache memory 41, and then, them in the LUT memory 42 is recorded for each SF. 또한, 프레임 메모리 제어 유닛 (33) 으로부터의 이미지 신호들의 계조값을 어드레스로 이용하여 LUT 메모리 (42) 에 액세스하여, LUT 메모리 (42) 에 입력된 이미지 신호의 계조값에 대응하는 설정 계조값 (70) 중에서 SF 코딩 데이터를 직렬/병렬 변환유닛 (34) 에 출력한다. Further, the frame memory by accessing the LUT memory 42 by using the gray level values ​​of the image signal to an address from the control unit 33, a set gray scale value corresponding to the gray level of the image signal input to the LUT memory 42 ( 70) and outputs the coded data from the SF to the S / P conversion unit 34. 그 결과, 본 발명의 플라즈마 표시장치 (20) 에 따르면, LUT 메모리 (42) 가 단일 SF 만큼의 메모리 용량을 제공받는다. As a result, according to the plasma display device 20 of the present invention, a LUT memory 42 is provided with a memory capacity as a single SF. 이는 SF 코딩 회로 (32) 내부의 메모리 용량 (SF 코딩 회로 (32) 의 총메모리 용량) 을 감소시킬 수 있다. This can reduce the memory capacity of the SF the inner coding circuit 32 (SF total memory capacity of the coding circuit 32). 그 결과, 이미지 신호처리회로 (30) 내부의 메모리 용량을 감소시킬 수 있다. As a result, it is possible to reduce the memory capacity of the internal image signal processing circuit 30. 즉, 본 발명의 플라즈마 표시장치 (20) 내부의 메모리용량을 감소시키는 것이 가능하다. That is, it is possible to reduce the memory capacity of the plasma display device 20 of the present invention.

이하, 도 5 내지 도 9 를 참조하여, SF 코딩 회로 (32) 에서의 메모리 용량의 감소를 수치로 설명한다. Referring now to Figures 5-9, description will now be a reduction in the memory capacity of the SF from the coding circuit 32 is a numerical value.

각각의 단일 픽셀의 계조를 10 bits ×3 (RGB) 로 표현하는 10 bits 계조표현에서는, 입력 이미지 신호 (이미지 신호) 의 단일 프레임 (스크린풀) 이 비디오 신호처리 유닛 (31) 에 입력된다. In the 10 bits gradation representing the gray level of each single pixel in 10 bits × 3 (RGB), a single-frame (full-screen) of the input image signal (image signal) is input to the video signal processing unit 31. 비디오 신호처리유닛 (31) 은 입력 이미지 신호 (10 bits ×3) 에 대한 역 감마 변환을 수행하고, 이 신호에 계조처리를 행한 다음 그 계조처리한 신호를 프레임 메모리 제어유닛 (33) 으로 출력시킨다 (단계 S1: 비디오 신호처리). Video signal processing unit 31 then performs inverse gamma conversion on the input image signal (10 bits × 3), and subjected to gray-scale processing on the signal, and then outputs the gray-scale processing a signal in a frame memory control unit 33 (step S1: the video signal processing).

프레임 메모리 제어유닛 (33) 은 비디오 신호 처리유닛 (31) 으로부터 프레임 메모리 (35) 로 이미지 신호 (10 bits ×3) 를 기록한다 (단계 S2; 프레임 메모리 기록 처리). The frame memory control unit 33 records the image signal (10 bits × 3) to the frame memory 35 from the video-signal processing unit 31 (step S2; frame memory writing process).

프레임 메모리 제어유닛 (33) 은 소정의 타이밍에서 프레임 메모리 (35) 에 기억된 이미지 신호 (10 bits ×3) 들 중에서 단일 스캔 라인 (10 bits ×28) 에 대응하는 이미지 신호들을 판독한다. The frame memory control unit 33 reads the image signal corresponding to the image signal (10 bits × 3) of a single scan line (10 bits × 28) from the stored in the frame memory 35 at a predetermined timing. 이미지 신호들의 단일 프레임 (스크린풀) 이 프레임 메모리 (35) 에 1 회 기록되고 SF들의 수만큼 많은 횟수로 (본 발명에서는 13회) 프레임 메모리 (35) 로부터 판독되기 때문에, 판독동작이 고속으로 수행되어야 한다. Since the write-once in a single frame (a screen full) frame memory 35 of the image signal becomes a large number of times as the number of SF (in the present invention, 13) read from the frame memory 35, a read operation is performed at a high speed It should be. 프레임 메모리 제어유닛 (33) 은 그 판독 이미지 신호 (10 bits ×28) 를 SF 코딩회로 (32) 의 LUT 메모리 (42) 로 출력한다 (단계 S3; 프레임 메모리 판독 처리). The frame memory control unit 33 and outputs the read image signal (10 bits × 28) to LUT memory 42 of the SF encoding circuit 32 (step S3; frame memory reading process).

도 9 에 도시된 바와 같이, SF 코딩회로 (32) 의 LUT 메모리 (42) 는 28개의 메모리 블록, 즉, 메모리 유닛 (42-1 내지 42-28) 을 가진다. As shown in Figure 9, LUT memory 42 of SF coding circuit 32 has 28 memory blocks, that is, has a memory unit (42-1 to 42-28). 메모리 유닛 (42-1 내지 42-28) 각각은 1 Kbits 의 메모리 용량을 가지며, 10 bits 입력 1 bits 출력을 만든다. Each memory unit (42-1 to 42-28) has a memory capacity of 1 Kbits, makes the 10 bits input 1 output bits. 고속 동작에서는, SF 코딩회로 (32) (LUT 메모리 (42)) 가 상술한 SF 코딩 처리를 28 개의 병렬 블록들에서 수행한다. In the high-speed operation, and performs SF coding circuit (32) (LUT memory 42), the coding process described above SF from the block 28 parallel. SF 코딩 캐시 메모리 (41) 는 28 개의 메모리 블록들이 제공되는 경우, 메모리 용량에서의 증가를 발생시킬 수 있다. SF coding cache memory 41 is, may cause an increase in the memory capacity when the memory block 28 are provided. 이후, SF 코딩 캐시 메모리 (41) 는 단일 시스템을 위하여 단독으로 형성되고 LUT 메모리 (42) 에, 메모리 용량이 감소한 28 개의 메모리 블록들이 제공된다. Since, SF coding cache memory 41 is formed of a single for a single system to LUT memory 42, the memory block 28 are the memory capacity is reduced, it is provided. 따라서, 상술한 이미지 신호 (10 bits ×28), 또는 이미지 신호 (53-1 내지 53-28) (10 bits ×28) 가 각각 LUT 메모리 (42) 의 메모리 유닛 (42-1 내지 42-28) 으로 출력된다. Therefore, the above-described image signal (10 bits × 28), or the image signal (53-1 to 53-28) (10 bits × 28), a memory unit (42-1 through 42-28) of each LUT memory 42 is output.

표시제어유닛 (21) 으로부터 캐시 데이터 재기록 신호 (65) 및 "j"인 SF 번호 신호 (67) 에 따라서, SF 코딩 회로 (32) 의 SF 코딩제어유닛 (43) 은 SF 코딩 캐시 메모리 (41) 로부터 설정계조값 (70) 과 SF 코딩 데이터 (71-j) 를 판독한 다음, 판독한 데이터를 LUT 메모리 (42) 의 메모리 유닛 (42-1 내지 42-28) 에 기록한다. The display control unit caches data rewrite signal 65 and the "j" of SF number according to the signal (67), SF SF coding control unit 43 of the coding circuit 32, from 21 SF coding cache memory 41 reading the set gray scale values ​​70 and SF-coded data (71-j) from the following, and records the read data in a memory unit (42-1 to 42-28) of the LUT memory 42. 따라서, 메모리 유닛 (42-1 내지 42-28) 은 동일한 콘텐츠 (설정 계조값 및 SF 코딩 데이터 (71-j)) 로 기록된다. Accordingly, it is written to the memory unit (42-1 to 42-28) have the same content (on a gray level value, and SF-coded data (71-j)). 표시제어유닛 (21) 으로부터의 SF 코딩 시작신호 (66) 에 따라서, SF 코딩 제어유닛 (43) 은 프레임 메모리 제어유닛 (33) 으로부터의 이미지 신호들의 계조값을 어드레스로 이용하여 LUT 메모리 (42) 의 메모리 유닛 (42-Y; Y=1, 2, ..., 28) 을 액세스한다. Therefore, the display control unit SF coding start signal (66) from (21), SF coding control unit 43 is used to address the LUT memory 42, the tone value of the image signal from the frame memory control unit 33 a memory unit (42-Y; Y = 1, 2, ..., 28) to access the. 따라서, 프레임 메모 리 제어 유닛 (33) 으로부터의 이미지 신호 (53-Y; 10 bits ×1) 의 설정계조값 (70) 중에서 SF 코딩 데이터 (71-j) 는 SF 코딩 데이터 (60-Y) 로서 직렬/병렬 변환유닛 (34) 으로 출력된다 (단계 S4; SF 코딩처리). Thus, the frame memory the image signal from the control unit (33); a set gray scale value (70) from the SF encoding data (71-j) is SF-coded data (60-Y) of (53-Y 10 bits × 1) is output to the S / P conversion unit 34 (step S4; SF-coding processing).

W-XGA 표시를 가지는 PDP (25) 는 스캔 라인 당 1365 픽셀들, 즉, 1365 ×3 개의 표시 엘리먼트들을 가진다. PDP has a W-XGA display 25 is 1365 pixels, that is, has the 1365 × 3 of display elements per scan line. 이는 1365 ×3 데이터 드라이버를 요구한다. This requires the 1365 × 3 data driver. 통상적으로, 96개의 데이터 드라이버가 하나의 LSI로 패킹 (pack) 되기 때문에, 43개의 데이터 드라이버 LSI들이 데이터 드라이버 (27) 로서 배열된다. Typically, since the data driver 96 to the packing (pack) in a single LSI, 43 pieces of data drivers LSI are arranged as a data driver 27. 통상적인 데이터 드라이버 LSI 들은 4-bits 입력으로 이루어지며, 직렬/병렬 변환을 내부에서 수행한다. Conventional data driver LSI are made of a 4-bits input, it performs serial / parallel conversion on the inside. 따라서, 직렬/병렬 변환 유닛 (34) 은 병렬 방식으로, SF 코딩 제어유닛 (43) 의 제어 하에서 LUT 메모리 (42) 로부터 출력되는 SF 코딩 데이터 [SF 코딩 60-1 내지 60-28 (1 bits ×1)]의 28 bits를 입력한다. Accordingly, the S / P conversion unit 34 in parallel, SF coding data [SF coding 60-1 to 60-28 (1 bits output from LUT memory 42 under the control of the SF coding control unit (43) × inputs of 28 bits: 1)]. 이후, 직렬/병렬 변환유닛 (34) 은 상술한 데이터 드라이버 제어신호 (54) 로서 SF 코딩 데이터의 43 ×3 bits 를 데이터 드라이버 (27) 로 병렬로 출력한다 (단계 S5; 직렬/병렬 변환 처리). Then, the S / P conversion unit 34 outputs in parallel by 43 × 3 bits to the data driver 27 of the SF-coded data as the above-mentioned data driver control signal 54 (step S5; S / P conversion) .

데이터 드라이버 (27) 는 스캔마다 대응 표시엘리먼트들로 SF 코딩 데이터의 1365 ×3 bits 를 기록한다. Data driver 27 records the 1365 × 3 bits of the SF encoding data into a corresponding display elements for each scan. 통상, 데이터 드라이버 (27) 는 플라즈마 표시장치 (20) 가 발광유지기간에 진입하기 전에, 표시 스크린 상의 상부 (1 번째) 스캔 라인으로부터 하부 (768 번째) 스캔 라인까지 SF 코딩데이터의 단일 프레임 (스크린풀) 을 연속하여 기록한다. Typically, the data driver 27 includes a plasma display device 20, the top on the display screen before entering the light emission sustain periods (1st) lower from the scan line (768th), a single frame of the SF encoded data to the scan lines (screen record successively the pool).

예를 들어, 스캔 라인 당 1365 픽셀들 및 프레임 당 768 라인들을 가지며, 입력 이미지 신호가 10 bits 이고, SF들의 분할수가 13개이며, 스캔 사이클이 1 ㎲이고 프레임 메모리 (35) 의 동작속도가 300MHz 인 W-XGA 표시의 경우를 고려하기로 한다. For example, having a 1365 pixels and 768 lines per frame per scan line, and the input image signal is 10 bits, and dividing the number 13 of the SF, a 1 ㎲ scanning cycle, and the operation speed of the frame memory (35) 300MHz which will be considered in the case of W-XGA display. 그러면, SF 코딩캐시 메모리 (41) 에는 13 Kbits 의 메모리용량이 주어지고 LUT 메모리 (42) (SRAM) 에는 28 Kbits (1 Kbits ×28) 의 메모리 용량이 주어지며, SF 코딩회로 (32) 에는 41 Kbits 의 내부 메모리 용량 (SF 코딩 회로 (32) 의 총 메모리 용량) 이 주어진다. Then, SF coding cache memory 41 is given a memory capacity of 13 Kbits, the LUT memory (42) (SRAM) 28 Kbits (1 Kbits × 28) is given a memory capacity of, SF coding circuit 32, 41 given the internal memory capacity of the Kbits (total memory capacity of the SF encoding circuit 32). 그 결과, 본 발명의 플라즈마 표시장치 (20) 에 따르면, SF 코딩회로 (32) 내부의 메모리 용량이 제 2 종래예에 따른 이미지 신호처리회로의 SF 코딩회로 (232) 내부의 메모리 용량 364 Kbits에 비하여 1/9로 감소된다. As a result, according to the plasma display device 20 of the present invention, SF coding circuit (32) SF coding circuit 232 inside the memory 364 Kbits of the image signal processing circuit according to the second conventional example, the memory capacity of the internal It is reduced to 1/9 in comparison.

상술한 설명으로부터, 본 발명의 플라즈마 표시장치 (20) 에 따르면, LUT 메모리 (42) 가 단일 SF 만큼 많은 메모리 용량을 제공받는다. From the above description, according to the plasma display device 20 of the present invention, a LUT memory 42 is provided with a large memory capacity as a single SF. 이는 SF 코딩 회로 (32) 내부의 메모리 용량 (SF 코딩회로 (32) 의 총메모리 용량) 의 감소를 가능하게 한다. This enables a reduction in the memory capacity of the SF the inner coding circuit 32 (the total memory capacity of the SF encoding circuit 32).

상술한 바와 같이, DRAM 구현 LSI 칩 (단일 처리 LSI 칩 (23)) 상의 프레임 메모리 (35) (DRAM) 은 고속의 동작이 가능하며 (특히 고속으로 병렬 접속하며), 따라서, 더 많은 수의 포트들을 가진다. As described above, DRAM implementation LSI chip frame memory (35) (DRAM) are capable of high-speed operation is possible (in particular, and connected in parallel at a high speed), and therefore, a greater number of ports on the (single-processing LSI chip 23) has the. 그러나, 최대 가능한 메모리 용량은 전용 DRAM 칩의 용량 [외부메모리; However, the maximum possible memory capacity is the capacity of the dedicated DRAM chip [external memory; 제 1 종래예에 따른 프레임 메모리 (135)(DRAM)] 만큼 높지 않다. A first frame memory (135) (DRAM)] not as high as according to the prior art. 본 발명의 플라즈마 표시장치 (20) 에 따르면, SF 코딩회로 (32) 가 프레임 메모리 (35) 이후에 배열되어 있다. According to the plasma display device 20 of the present invention, the SF encoding circuit 32 is arranged after the frame memory 35. 이는 상술한 제 1 종래예의 프레임 메모리 (135)(DRAM) 의 메모리 용량에 비하여 프레임 메모리 (35) (DRAM) 의 요구되는 메모리 용량을 감소시킬 수 있다. This can reduce the memory capacity required in the frame memory (35) (DRAM) compared to the memory capacity of the above-mentioned first conventional example the frame memory (135) (DRAM). 그러나, SF 코딩 회로 (32) 가 프레임 메모리 (35) 이후에 배열되어 있기 때문에, SF 코딩 회로 (32) 의 LUT 메모리 (SRAM) 가 메모리 용량을 증가시킬 수 있다. However, since the SF encoding circuit 32 is arranged after the frame memory (35), SF LUT memory (SRAM) of the coding circuit 32 can increase the memory capacity. 본 발명의 플라즈마 표시장치 (20) 에 따르면, SF 코딩 회로 (32) 의 LUT 메모리 (42) (SRAM) 의 메모리용량이 추가로 감소되어, 신호처리 LSI 칩 (23) 상에 구현된 이미지신호처리회로 (30) 가 고속으로 동작할 수 있다. According to the plasma display device 20 of the present invention, the image signal processing implemented in the LUT memory (42) (SRAM) memory capacity is more reduced in the signal processing LSI chip 23 of the SF coding circuit 32 the circuit 30 may operate at a high speed.

본 발명의 플라즈마 표시장치 (20) 에 따르면, 프레임 메모리 (35) (DRAM) 의 요구되는 메모리 용량과 SF 코딩 회로 (32) 내부의 메모리 용량 모두를 감소시킬 수 있다. According to the plasma display device 20 of the present invention, the frame memory 35 can be reduced both in the internal memory requires a memory capacity and SF coding circuit 32 which is the (DRAM). 따라서, 메모리 용량에서의 감소에 대응한 양만큼 신호처리 LSI 칩 (23) 의 면적을 감소시키는 것이 가능하다. Accordingly, it is possible to as much as an amount corresponding to the reduction in the memory capacity, reduce the area of ​​the signal processing LSI chip 23.

본 발명의 플라즈마 표시장치 (20) 에 따르면, 신호처리 LSI 칩 (23) 의 감소된 면적은 신호처리 LSI 칩 (23) 의 비용 (예를들어, 제조비용) 에서의 감소를 가능하게 한다. According to the plasma display device 20 of the present invention, the reduced area of ​​the signal processing LSI chip 23 enables a reduction in the costs (e.g., manufacturing cost) of the signal processing LSI chip 23.

본 발명은 바람직한 실시형태를 통하여 설명하였다. The invention has been described through a preferred embodiment. 상술한 실시형태들로부터 여러 변형 및 변경이 이루어질 수 있다. It can be made a number of modifications and changes from the aforementioned embodiment. 따라서, 첨부한 청구범위는 이러한 모든 변형 및 변경을 포함한다. Accordingly, the appended claims cover all such modifications and changes.

Claims (21)

  1. 이미지 신호의 소정의 계조값인 설정 계조값과 서브필드 코딩 데이터가 서브필드마다 서로 관련되어 저장되는 캐시메모리; It is set in a predetermined gray-scale value of the image signal gradation value and the sub-field encoding the data is correlated for each sub-field storage cache memory;
    이미지 신호가 입력되는 서브필드 코딩 메모리; Sub-field coding the image signal memory is input; And
    상기 캐시메모리로부터 상기 설정 계조값과 상기 서브필드 코딩 데이터를 판독하여 상기 서브필드마다 상기 서브필드 코딩 메모리에 기록하는 서브필드 코딩 제어유닛을 포함하며, And from the cache memory, reading the set gray scale values ​​and the sub-field coding data for each of the subfields comprising a subfield coding control unit that records the sub-field coding memory,
    상기 서브필드 코딩 제어유닛은 상기 입력이미지 신호의 계조값을 어드레스로 이용하여 상기 서브필드 코딩 메모리를 액세스하고 상기 서브필드마다 상기 설정계조값들 중에서 상기 입력 이미지 신호의 계조값에 대응하는 서브필드 코딩 데이터를 출력하는, 서브필드 코딩회로. The sub-field coding control unit sub-field coding for accessing the sub-field coding the memory using a gray level of the input image signal as an address corresponds to a gray level of the input image signal from among the set gray scale values ​​for each of the subfields and outputting the data, the sub-field coding circuit.
  2. 제 1 항에 있어서, According to claim 1,
    상기 서브필드 코딩 제어유닛에는, 상기 서브필드마다 캐시 데이터 재기록 신호가 입력되고, In the sub-field coding control unit, and each of the subfields, the cache data rewrite signal,
    상기 서브필드 코딩 제어유닛은 상기 캐시 데이터 재기록 신호에 따라서, 상기 캐시 메모리로부터의 상기 설정 계조값과 상기 서브필드 코딩 데이터를 판독하여 상기 서브필드 코딩 메모리에 기록하는, 서브필드 코딩회로. The sub-field coding control unit includes a sub-field coding circuit which reads out the set gray scale values ​​and the sub-field coding data from the cache memory, writing to the memory sub-field coding according to said cache data rewrite signal.
  3. 제 2 항에 있어서, 3. The method of claim 2,
    상기 서브필드 코딩 제어유닛에는, 상기 서브필드 마다 서브필드 번호 신호 및 상기 캐시 데이터 재기록 신호가 입력되며, The sub-field coding, the control unit, and the sub-field number signal and said cache data rewrite signal is input for each of the sub-fields,
    상기 서브필드 번호 신호가 상기 서브필드들 중에서 제 1 서브필드를 표시하는 경우, 상기 서브필드 코딩 제어유닛은 상기 서브필드 번호 신호 및 상기 캐시 데이터 재기록 신호에 따라서, 상기 캐시 메모리로부터의 상기 서브필드 번호신호에 의해 표시되는 상기 제 1 서브필드에 대응하는 상기 설정 계조값 및 상기 서브필드 코딩 데이터를 판독하여 상기 서브필드 코딩 메모리에 기록하는, 서브필드 코딩회로. The sub-field number signal when displaying the first subfield from among the subfields, and the subfield coding control unit, the sub-field number signal and said cache data according to the rewrite signal, the sub-field from the cache memory, number by reading the first set the tone value and the sub-field coding data corresponding to the sub-fields indicated by the signal to be recorded in the sub-field coding memory, a sub-field coding circuit.
  4. 제 3 항에 있어서, 4. The method of claim 3,
    상기 서브필드 코딩 제어유닛에는, 상기 서브필드마다 서브필드 코딩 시작신호가 입력되고, In the sub-field coding control unit, and the sub-field coding start signal is input for each of the sub-fields,
    상기 서브필드 코딩 제어유닛은 상기 서브필드 코딩 시작신호에 따라서, 상기 입력 이미지 신호의 계조값을 어드레스로 이용하여 상기 서브필드 코딩 메모리를 액세스하고 대응 서브필드 코딩 데이터를 출력하는, 서브필드 코딩회로. The sub-field coding control unit, the sub-field coding according to the start signal, the gray level of the input image signal by using the address to access the sub-field coding memory, and for outputting a corresponding sub-field coding data, the sub-field coding circuit.
  5. 제 4 항에 있어서, 5. The method of claim 4,
    상기 서브필드 번호 신호 및 상기 캐시 데이터 재기록 신호는 상기 제 1 서브필드의 스캔 기간 이전에 상기 서브필드 코딩 제어유닛에 입력되며, The sub-field number signal and said cache data rewrite signal is input before the scan period of the first subfield to the subfield coding control unit;
    상기 서브필드 코딩 시작신호는 상기 제 1 서브필드의 스캔 기간 동안에 상기 서브필드 코딩 제어유닛에 입력되는, 서브필드 코딩회로. The sub-field coding start signal is the first sub-field is input to the sub-field coding control unit during a scan period of a sub-field coding circuit.
  6. 프레임 메모리; A frame memory;
    상기 프레임 메모리에 이미지 신호를 저장하고 스캔 라인 마다 상기 프레임 메모리에 저장된 상기 이미지 신호를 판독하고 출력하는 프레임 메모리 제어유닛; The frame memory control unit that stores the image signal in the frame memory and reads and outputs the image signal stored in the frame memory for each scan line; And
    상기 프레임 메모리 제어유닛으로부터의 상기 이미지 신호에 서브프레임 코딩 처리를 가하고, 그 코딩처리된 신호를 표시유닛으로 출력하는 서브필드 코딩회로를 포함하며, The frame added to the sub-frame coding process to the image signal from the memory control unit, including a sub-field coding circuit for outputting the coding processing the signal to a display unit,
    상기 서브필드 코딩회로는, The sub-field coding circuit comprises:
    이미지 신호의 소정의 계조값인 설정 계조값과 서브필드 코딩 데이터가 서브필드마다 서로 관련되어 저장되는 캐시메모리; It is set in a predetermined gray-scale value of the image signal gradation value and the sub-field encoding the data is correlated for each sub-field storage cache memory;
    상기 프레임 메모리 제어유닛으로부터의 이미지 신호를 입력하는 서브필드 코딩 메모리; Sub-field coding the memory for inputting the image signal from the frame memory control unit; And
    상기 캐시메모리로부터 상기 설정 계조값과 상기 서브필드 코딩 데이터를 판독하여 상기 서브필드마다 상기 서브필드 코딩 메모리에 기록하는 서브필드 코딩 제어유닛을 포함하며, And from the cache memory, reading the set gray scale values ​​and the sub-field coding data for each of the subfields comprising a subfield coding control unit that records the sub-field coding memory,
    상기 서브필드 코딩 제어유닛은 상기 입력이미지 신호의 계조값을 어드레스로 이용하여 상기 서브필드 코딩 메모리를 액세스하고 상기 서브필드마다 상기 설 정계조값들 중에서 상기 입력 이미지 신호의 계조값에 대응하는 서브필드 코딩 데이터를 출력하는, 이미지 신호처리회로. The sub-field coding control unit sub-field coding for accessing the sub-field coding the memory using a gray level of the input image signal as an address corresponds to a gray level of the input image signal from among the sulfonic jeonggyejo value for each of the subfields and outputting the data, the image signal processing circuit.
  7. 제 6 항에 있어서, 7. The method of claim 6,
    상기 서브필드 코딩 제어유닛에는, 상기 서브필드마다 캐시 데이터 재기록 신호가 입력되고, In the sub-field coding control unit, and each of the subfields, the cache data rewrite signal,
    상기 서브필드 코딩 제어유닛은 상기 캐시 데이터 재기록 신호에 따라서, 상기 캐시 메모리로부터의 상기 설정 계조값과 상기 서브필드 코딩 데이터를 판독하여 상기 서브필드 코딩 메모리에 기록하는, 이미지 신호처리회로. The sub-field coding control unit, the image signal processing circuit which, by reading out the set gray scale values ​​and the sub-field coding data from the cache memory, writing to the memory sub-field coding according to said cache data rewrite signal.
  8. 제 7 항에 있어서, The method of claim 7,
    상기 서브필드 코딩 제어유닛에는, 상기 서브필드마다 서브필드 번호 신호 및 상기 캐시 데이터 재기록 신호가 입력되며, The sub-field coding, the control unit, and the sub-field number signal and said cache data rewrite signal is input for each of the sub-fields,
    상기 서브필드 번호 신호가 상기 서브필드들 중에서 제 1 서브필드를 표시하는 경우, 상기 서브필드 코딩 제어유닛은 상기 서브필드 번호 신호 및 상기 캐시 데이터 재기록 신호에 따라서, 상기 캐시 메모리로부터의 상기 서브필드 번호신호에 의해 표시되는 상기 제 1 서브필드에 대응하는 상기 설정 계조값 및 상기 서브필드 코딩 데이터를 판독하여 그 판독한 데이터를 상기 서브필드 코딩 메모리에 기록하는, 이미지 신호처리회로. The sub-field number signal when displaying the first subfield from among the subfields, and the subfield coding control unit, the sub-field number signal and said cache data according to the rewrite signal, the sub-field from the cache memory, number the set gray scale values ​​corresponding to the first sub-field indicated by the signal and the sub-fields by reading the coded data that the read-out data, the sub-field coding memory, image signal processing circuit for recording on.
  9. 제 8 항에 있어서, The method of claim 8,
    상기 서브필드 코딩 제어유닛에는, 상기 서브필드마다 서브필드 코딩 시작신호가 입력되고, In the sub-field coding control unit, and the sub-field coding start signal is input for each of the sub-fields,
    상기 서브필드 코딩 제어유닛은 상기 서브필드 코딩 시작신호에 따라서, 상기 입력 이미지 신호의 계조값을 어드레스로 이용하여 상기 서브필드 코딩 메모리를 액세스하고 대응 서브필드 코딩 데이터를 출력하는, 이미지 신호처리회로. The sub-field coding control unit, the image signal processing circuit according to the sub-field coding start signal, by using the gray level of the input image signal as an address to access the sub-field coding the memory and outputting the corresponding sub-field coding data.
  10. 제 9 항에 있어서, 10. The method of claim 9,
    상기 서브필드 번호 신호 및 상기 캐시 데이터 재기록 신호는 상기 제 1 서브필드의 스캔 기간 이전에 상기 서브필드 코딩 제어유닛에 입력되며, The sub-field number signal and said cache data rewrite signal is input before the scan period of the first subfield to the subfield coding control unit;
    상기 서브필드 코딩 시작신호는 상기 제 1 서브필드의 스캔 기간 동안에 상기 서브필드 코딩 제어유닛에 입력되는, 이미지 신호처리회로. The sub-field coding start signal processing circuit, an image signal during the scan period of the first subfield to be input to the sub-field coding control unit.
  11. 제 6 항에 있어서, 7. The method of claim 6,
    LSI 칩 상에 구현되어 있는, 이미지 신호처리회로. That is implemented on a LSI chip, image signal processing circuit.
  12. 제 11 항에 있어서, 12. The method of claim 11,
    상기 프레임 메모리는 다이내믹 랜덤 액세스 메모리 (DRAM) 인, 이미지 신호처리회로. The frame memory is a dynamic random access memory (DRAM) of, the image signal processing circuit.
  13. 제 12 항에 있어서, 13. The method of claim 12,
    상기 서브필드 코딩 메모리는 스테틱 랜덤 액세스 메모리 (SRAM) 인, 이미지 신호처리회로. The sub-field coding memory is Static Random Access Memory (SRAM) the image signal processing circuit.
  14. 이미지 신호처리회로; Image signal processing circuit; And
    상기 이미지 신호처리회로에 접속되어 있는 표시유닛을 포함하며, And a display unit connected to the image signal processing circuit,
    상기 이미지 신호 처리회로는, The image signal processing circuit,
    프레임 메모리; A frame memory;
    상기 프레임 메모리에 이미지 신호를 저장하고 스캔 라인 마다 상기 프레임 메모리에 저장된 상기 이미지 신호를 판독하고 출력하는 프레임 메모리 제어유닛; The frame memory control unit that stores the image signal in the frame memory and reads and outputs the image signal stored in the frame memory for each scan line; And
    상기 프레임 메모리 제어유닛으로부터의 상기 이미지 신호에 서브프레임 코딩 처리를 가하고, 그 코딩처리된 신호를 표시유닛으로 출력하는 서브필드 코딩회로를 포함하며, The frame added to the sub-frame coding process to the image signal from the memory control unit, including a sub-field coding circuit for outputting the coding processing the signal to a display unit,
    상기 서브필드 코딩회로는, The sub-field coding circuit comprises:
    이미지 신호의 소정의 계조값인 설정 계조값과 서브필드 코딩 데이터가 서브필드마다 서로 관련되어 저장되는 캐시메모리; It is set in a predetermined gray-scale value of the image signal gradation value and the sub-field encoding the data is correlated for each sub-field storage cache memory;
    상기 프레임 메모리 제어유닛으로부터의 이미지 신호를 입력하는 서브필드 코딩 메모리; Sub-field coding the memory for inputting the image signal from the frame memory control unit; And
    상기 캐시메모리로부터 상기 설정 계조값과 상기 서브필드 코딩 데이터를 판 독하여 상기 서브필드마다 상기 서브필드 코딩 메모리에 기록하는 서브필드 코딩 제어유닛을 포함하며, And from the cache memory board dock the set gray scale values ​​and the sub-field coding data for each of the subfields comprising a subfield coding control unit that records the sub-field coding memory,
    상기 서브필드 코딩 제어유닛은 상기 입력이미지 신호의 계조값을 어드레스로 이용하여 상기 서브필드 코딩 메모리를 액세스하고 상기 서브필드마다 상기 설정계조값들 중에서 상기 입력 이미지 신호의 계조값에 대응하는 서브필드 코딩 데이터를 출력하는, 플라즈마 표시장치. The sub-field coding control unit sub-field coding for accessing the sub-field coding the memory using a gray level of the input image signal as an address corresponds to a gray level of the input image signal from among the set gray scale values ​​for each of the subfields the plasma display device for outputting data.
  15. 제 14 항에 있어서, 15. The method of claim 14,
    표시제어유닛을 더 포함하며, Further comprising: a display control unit,
    상기 표시제어유닛은 상기 서브필드마다 상기 서브필드 코딩 제어유닛으로 캐시 데이터 재기록신호를 출력하고, It said display control unit is adapted to output the cache data rewrite signal to the sub-field coding control unit for each of the sub-fields,
    상기 서브필드 코딩 제어유닛은 상기 캐시데이터 재기록 신호에 따라서, 상기 캐시 메모리로부터의 상기 설정 계조값 및 상기 서브필드 코딩 데이터를 판독하여 상기 서브필드 코딩 메모리에 기록하는, 플라즈마 표시장치. The sub-field coding control unit, a plasma display apparatus, by reading out the set gray scale values ​​and the sub-field coding data from the cache memory, writing to the memory sub-field coding according to said cache data rewrite signal.
  16. 제 15 항에 있어서, 16. The method of claim 15,
    상기 표시제어유닛은 상기 서브필드마다 상기 서브필드 코딩 제어유닛으로 상기 캐시 데이터 재기록신호 및 서브필드 번호 신호를 출력하고, Said display control unit, and outputs the cache data rewrite signal and a sub-field code signal for each of the sub-fields in the sub-field coding control unit;
    상기 서브필드 번호신호는 상기 서브필드들 중에서 제 1 서브필드를 표시하는 경우, 상기 서브필드 코딩 제어유닛은 상기 서브필드 번호 신호 및 상기 캐시 데이터 재기록 신호에 따라서, 상기 캐시 메모리로부터의 상기 서브필드 번호신호에 의해 표시되는 상기 제 1 서브필드에 대응하는 상기 설정 계조값 및 상기 서브필드 코딩 데이터를 판독하여 상기 서브필드 코딩 메모리에 기록하는, 플라즈마 표시장치. The sub-field number signal when displaying the first subfield from among the subfields, and the subfield coding control unit, the sub-field number signal and said cache data according to the rewrite signal, the sub-field from the cache memory, number the signal represented by first setting the tone value and the plasma display apparatus for reading and writing to the memory sub-field coding the sub-field coding data corresponding to the subfield.
  17. 제 16 항에 있어서, 17. The method of claim 16,
    상기 표시제어유닛은 상기 서브필드마다 상기 서브필드 코딩 제어유닛으로 서브필드 코딩 시작신호를 출력하고, Said display control unit is adapted to output the sub-field coding start signal to the sub-field coding control unit for each of the sub-fields,
    상기 서브필드 코딩 제어유닛은 상기 서브필드 코딩 시작신호에 따라서, 상기 입력 이미지 신호의 계조값을 어드레스로 이용하여 상기 서브필드 코딩 메모리를 액세스하고 상기 대응 서브필드 코딩 데이터를 출력하는, 플라즈마 표시장치. The sub-field coding control unit, a plasma display apparatus according to the sub-field coding start signal, by using the gray level of the input image signal as an address, and accessing the sub-field coding the memory and outputting the corresponding sub-field coding data.
  18. 제 17 항에 있어서, 18. The method of claim 17,
    상기 표시제어유닛은 상기 제 1 서브필드의 스캔 기간 이전에 상기 서브필드 번호 신호 및 상기 캐시 데이터 재기록 신호를 상기 서브필드 코딩 제어유닛으로 출력하고 상기 제 1 서브필드의 상기 스캔 기간 동안에 상기 서브필드 코딩 시작신호를 상기 서브필드 코딩 제어유닛으로 출력하는, 플라즈마 표시장치. Said display control unit, the sub-field coding for the previous scan period of the first subfield, and outputs to the sub-field number signal and said cache data rewrite signal to the sub-field coding control unit during the scanning period of the first subfield, the start signal is a plasma display device, to output to the sub-field coding control unit.
  19. 제 14 항에 있어서, 15. The method of claim 14,
    상기 이미지 신호처리회로는 LSI 칩 상에 구현되어 있는, 플라즈마 표시장 치. The image signal processing circuit value, Chapter plasma display, which is implemented on a LSI chip.
  20. 제 19 항에 있어서, 20. The method of claim 19,
    상기 프레임 메모리는 다이내믹 랜덤 액세스 메모리 (DRAM) 인, 플라즈마 표시장치. The frame memory is a plasma display device, a dynamic random access memory (DRAM).
  21. 제 20 항에 있어서, 21. The method of claim 20,
    상기 서브필드 코딩 메모리는 스테틱 랜덤 액세스 메모리 (SRAM) 인, 플라즈마 표시장치. The sub-field coding memory is Static the plasma display random access memory (SRAM).
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