JP2006189807A5 - - Google Patents

Claims (6)

1. それぞれが複数の画素を備えた第１の表示行及び第２の表示行を有する画素部を有し、
   前記第１の表示行には、第１のビデオ信号が入力され、
   前記第２の表示行には、第２のビデオ信号が入力され、
   前記第１の表示行と前記第２の表示行において互いに異なる数のサブフレームを用いて表示が行なわれることを特徴とする表示装置。
2. それぞれ複数の画素を備えた第１の表示行及び第２の表示行を有する画素部と、
   第１の記憶回路と、第２の記憶回路と、ビデオ信号を前記第１の記憶回路と前記第２の記憶回路とのいずれかに入力する制御を行なう回路とを有し、
   前記第１の表示行に第１のビデオ信号が入力され、
   前記第２の表示行に第２のビデオ信号が入力され、
   前記第１の表示行と前記第２の表示行において互いに異なる数のサブフレームを用いて表示が行なわれることを特徴とする表示装置。
3. 請求項１または請求項２において、第１の記憶回路と、第２の記憶回路とを有し、前記ビデオ信号を前記第１の記憶回路と前記第２の記憶回路のいずれかに入力する制御を行なう回路を有することを特徴とする表示装置。
4. 請求項１乃至請求項３のいずれか一において、前記複数のビデオ信号の同一ビットのデータを前記第１の記憶回路又は前記第２の記憶回路の中の１つのアドレスに入力する回路を有することを特徴とする表示装置。
5. 請求項１乃至請求項４のいずれか一において、前記複数のビデオ信号の同一書き込み発生期間のデータを前記第１の記憶回路又は前記第２の記憶回路の中の１つのアドレスに入力する回路を有することを特徴とする表示装置。
6. それぞれが複数の画素を備えた第１の表示行第２の表示行を有する画素部と、ゲート信号線駆動回路と、を有し、
   前記第１の表示行は、第１のゲート信号線を有し、前記第２の表示行は、第２のゲート信号線を有し、
   前記ゲート信号線駆動回路は、
   複数のパルス信号を出力するシフトレジスタと、
   前記シフトレジスタと前記第１のゲート信号線との間、及び前記シフトレジスタと前記第２のゲート信号線との間に電気的に接続し、前記複数のパルス信号の一を前記第１のゲート信号線に入力するか否かの制御を行い、前記複数のパルス信号の他の一を前記第２のゲート信号線に入力するか否かの制御を行う書き込み許可回路と、を有し、
   前記第１の表示行が備えた前記複数の画素と、前記第２の表示行が備えた前記複数の画素は、それぞれ異なる数のサブフレームを用いて表示が行われることを特徴とする表示装置。