JP2008170749A5 - - Google Patents

Claims (9)

1. 複数の画素を有する画素部と、
   前記複数の画素へのビデオ信号の入力を制御する信号線駆動回路と、を有し、
   前記信号線駆動回路は、非連続に出現する２つ以上のライン期間に対応する前記ビデオ信号のデータを並行して保持することができる複数の記憶回路を有することを特徴とする表示装置。
2. 複数の画素を有する画素部と、
   前記複数の画素をラインごとに選択する走査線駆動回路と、
   前記選択された画素へのビデオ信号の入力を制御する信号線駆動回路と、を有し、
   前記信号線駆動回路は、非連続に出現する２つ以上のライン期間に対応する前記ビデオ信号のデータを並行して保持することができる複数の記憶回路を有することを特徴とする表示装置。
3. 複数の画素を有する画素部と、
   信号線駆動回路と、を有し、
   前記信号線駆動回路は、ビデオ信号をサンプリングするサンプリング回路と、前記サンプリングされたビデオ信号を記憶し、前記複数の画素に入力する複数の記憶回路と、を有することを特徴とする表示装置。
4. 複数の画素を有する画素部と、
   前記複数の画素をラインごとに選択する走査線駆動回路と、
   信号線駆動回路と、を有し、
   前記信号線駆動回路は、ビデオ信号をサンプリングするサンプリング回路と、前記サンプリングされたビデオ信号を記憶し、前記選択された画素に入力する複数の記憶回路と、を有することを特徴とする表示装置。
5. 複数のライン期間に対応するビデオ信号のデータを記憶するメモリと、
   前記ビデオ信号のデータを前記メモリから読み出して比較し、前記ビデオ信号のデータが一致する複数のライン期間を抽出するデータ比較部と、
   複数の画素を有する画素部と、
   前記複数の画素への前記ビデオ信号の入力を制御する信号線駆動回路と、を有し、
   前記信号線駆動回路は、前記複数のライン期間を通して、前記ビデオ信号の書き込みが一度だけ行われるように前記データ比較部によって制御される複数の記憶回路を有することを特徴とする表示装置。
6. 複数のライン期間に対応するビデオ信号のデータを記憶するメモリと、
   前記ビデオ信号のデータを前記メモリから読み出して比較し、前記ビデオ信号のデータが一致する複数のライン期間を抽出するデータ比較部と、
   複数の画素を有する画素部と、
   前記複数の画素への前記ビデオ信号の入力を制御する信号線駆動回路と、を有し、
   前記信号線駆動回路は、前記ビデオ信号をサンプリングするサンプリング回路と、前記複数のライン期間を通して、前記サンプリングされたビデオ信号の書き込みが一度だけ行われるように前記データ比較部によって制御される複数の記憶回路と、を有することを特徴とする表示装置。
7. 複数のライン期間に対応するビデオ信号のデータを記憶するメモリと、
   前記ビデオ信号のデータを前記メモリから読み出して比較し、前記ビデオ信号のデータが一致する複数のライン期間を有する複数のグループを抽出するデータ比較部と、
   複数の画素を有する画素部と、
   前記複数の画素への前記ビデオ信号の入力を制御する信号線駆動回路と、を有し、
   前記データ比較部は、前記複数の各グループが有する前記複数のライン期間の数を数えるカウンタと、前記複数のライン期間の数に従って前記複数のグループの選択を行う演算回路とを有し、
   前記信号線駆動回路は、前記複数のグループのうち選択されたグループが有する前記複数のライン期間を通して、前記ビデオ信号の書き込みが一度だけ行われるように前記データ比較部によって制御される、複数の記憶回路を有することを特徴とする表示装置。
8. 請求項１乃至請求項７のいずれか一において、
   前記信号線駆動回路は、前記複数の記憶回路から出力された前記ビデオ信号をアナログのビデオ信号に変換するデジタルアナログ変換回路をさらに有することを特徴とする表示装置。
9. 請求項１乃至請求項８のいずれか一において、
   前記メモリを複数有することを特徴とする表示装置。