JP2013050680A5

JP2013050680A5 -

Info

Publication number: JP2013050680A5
Application number: JP2011189927A
Authority: JP
Filing date: 2011-08-31
Publication date: 2014-09-25

Description

しかし、上記の階調表示法では、最小ビット（１ｂｉｔ）の転送速度で、信号データの転送速度が律束されるので、階調数を容易に増やすことができない。そこで、例えば、特許文献１では、複数のサブフィールドが１つのサブブロックにまとめられ、複数のサブブロックで１フレーム期間が分割され、サブブロック単位で走査線が間引き走査されることが提案されている。

図９は、上記の間引き走査の一例を模式的に表したものである。図９（Ａ）に示したように、１フレーム期間が７つのサブブロックＳＢ１〜ＳＢ７で分割され、各サブブロックＳＢ１〜ＳＢ７が図１０に示した３つのサブフィールドで構成されている。図９（Ｂ）〜（Ｈ）に示したように、各走査線１〜７はサブブロック単位で間引き走査されている。さらに、全てのサブブロックＳＢ１〜ＳＢ７で各走査線１〜７が間引き走査されることにより、各サブフィールドに対応するビットに従って、各走査線１〜７に接続された画素がオンまたはオフされる。

図９に記載の階調表示法では、転送速度がサブブロックごとに均一となっており、しかも、従来の階調表示法よりも、転送速度を大幅に低減することができる。そのため、階調数が、最小ビットの転送速度に律束されることがないので、階調数を容易に増やすことができる。しかし、図９に記載の階調表示法では、階調数が走査線の数によって制限を受ける。そのため、階調数を増やすために、走査線の数を増やさなければならなくなる事態が起こり得る。

走査線の再選択のタイミングは、いずれのサブブロックＳＢ１〜ＳＢ７においても、３番目のサブフィールドの開始のタイミングに一致（または同期）している。また、再選択される走査線は、いずれのサブブロックＳＢ１〜ＳＢ７においても、１番目に選択され、その後、３番目に再選択されている。ここで、走査線が再度、同一サブブロック期間中に選択されたときに、当初のビットとは異なるビットが画素に書き込まれる。つまり、再選択によってオンオフ駆動の切り換えがなされる区間の最短期間は、図２（Ｂ）〜（Ｈ）に示したように、期初のサブフィールドおよび２番目のサブフィールドのそれぞれの期間の合計に相当する。なお、図２（Ｂ）〜（Ｈ）では、再選択によってオンオフ駆動の切り換えがなされる区間のビットが、常に１（白）となっているが、図示しないが、０（黒）となっていてもよい。

変換回路３０は、例えば、図４に示したように、フレームメモリ３１、書込回路３２、読出回路３３およびデコーダ３４を含んでいる。フレームメモリ３１は、少なくとも表示領域１０Ａの解像度よりも多い記憶容量を有する映像表示用メモリであり、例えば、行アドレスと、列アドレスと、行アドレスおよび列アドレスと関連付けられた各画素１１の階調データとを記憶することができるようになっている。書込回路３２は、同期信号２０Ｂ利用して、映像信号２０Ａの書込アドレスＷａｄを生成するとともに、同期信号２０Ｂに同期してフレームメモリ３１に出力するようになっている。書込みアドレスＷａｄは、例えば、行アドレスおよび列アドレスを含んでいる。読出回路３３は、制御信号４０Ａに基づいて、読出アドレスＲａｄを生成し、フレームメモリ３１に出力するようになっている。デコーダ３４は、フレームメモリ３１から出力された階調データを信号データ３０Ａとして出力するようになっている。

水平駆動回路６０は、制御信号４０Ｂと、信号データ３０Ａとに基づいて、各サブフィールドに対応するビットに従って画素１１の電気光学素子をオンまたはオフすることで、１Ｆ中のオン期間またはオフ期間の割合を段階的に制御するようになっている。水平駆動回路６０は、例えば、図２（Ａ）に示したように、各サブブロックＳＢ１〜ＳＢ７のサブフィールドに対応する階調データを各データ線ＤＴＬに出力するようになっている。水平駆動回路６０は、垂直駆動回路５０が走査線を再度、同一サブブロック期間中に選択したときに、当初のビットとは異なるビットを、データ線ＤＴＬを介して画素に書き込むようになっている。

例えば、上記実施の形態では、走査線の再選択は、１サブブロック期間中に１回だけとなっていたが、例えば、図７、図８に示したように、１サブブロック期間中に２回となっていてもよい。走査線の再選択を１サブブロック期間中に２回行った場合には、走査線の再選択を行わなかった場合と比べてビット数を２つ増やすことができる。