JP4635071B2 - 表示信号変換装置 - Google Patents
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Description
変換装置に関する。
数のコントローラがコンピュータによって集中管理されるような複雑なシステムが多く使
用されるようになってきている。制御対象の機器は、製造に直接関連する機械装置に限ら
ず、製造現場を撮影するカメラ、照明装置、空調装置、あるいは製造工程を管理するため
のデータを収集する装置など多岐にわたる。また、自動車に代表される複雑で高機能な製
品の製造ラインでは、非常に多くの種類の部品を取り付ける作業や調整作業が行われてお
り、機種によっても部品や調整内容が異なることから、作業の効率化やミスを防止するた
めに、作業場所毎に表示装置を配置し、作業者が表示装置から作業に必要な情報を得るこ
とができるようになっている。従って、収集した情報、緊急情報、作業に必要な情報など
を、誤認されることなく分かりやすく提示するために、表示装置もカラー表示、多階調表
示などの高機能化が要求されている。例えば、緊急時や、重要な情報を提示するときに、
提示情報を強調するために、画面の輝度を2段階に周期的に変化させる(以下、ブリンク
と記す)表示が行われている(下記の特許文献1参照)。
使用される表示パネルの種類、解像度、表示階調数に応じた映像信号及び表示制御信号を
生成して、表示パネルに入力する。通常、カラー表示パネルが使用される場合には、映像
信号は、表示階調数に応じたビット数のRGB信号として出力される。階調数が多くなれ
ば、処理対象の画像データ量が増大するので、安価ではあるが性能の低いCPUや表示コ
ントローラを使用した制御回路では、高機能な表示を実現することが困難である。従って
、比較的高価である高性能なCPUや表示コントローラを使用することが多い。
作業工数が多い製造ラインの場合には、1つの製造ラインに数十の表示装置を配置するこ
とが必要であり、複数の製造ラインに配置する全ての表示装置を多階調カラー表示装置に
することは非常に高額の費用がかかることとなる。
可能とする手段が知られており(下記の特許文献2参照)、1つの製造ラインの主たる表
示装置のみを多階調カラー表示装置とし、その他の大部分の表示装置に、ディザリング処
理に対応したモノクロ表示装置を使用することができれば、比較的低額の費用ですむ。
Uや表示コントローラが必要であり、低価格を要求される工業生産用の表示装置では、あ
まり実施されていない。
また、ブリンク処理は下記の特許文献1などで公知ではあるが、工業生産用の表示パネ
ルでは、表示色と黒色のブリンク表示のみしかできないものが多い。さらに、ブリンク表
示がソフトウェアによって制御されている場合、即ち、CPUがブリンク表示を直接制御
している場合、CPUへの負荷が大きいという問題がある。
おり、例えば、16ビットの画像データを扱うように設計された制御回路では、8ビット
でしか画像データを出力できないCPUには、1画素のビット数が少ないにも拘わらず、
対応できないという問題がある。また、両者に対応する設計も困難である。
また、工業生産用の表示制御回路では、高機能なデュアルスキャンディスプレイへの映
像信号を出力することが困難である。
数の機能を備えた、工業生産用の表示装置の設計は困難である。
アによるブリンク処理、低階調数の表示装置での多階調表示、CPUによる画像データ伝
送時の負荷の軽減、デュアルスキャンディスプレイへの対応が可能な表示信号変換装置を
提供することを目的としている。
本発明の目的は、以下の手段によって達成される。
上記表示信号変換装置(1)によれば、多階調の元画像から、モノクロ2階調、又はRGB各1ビットの合計8階調の画像を生成することができ、さらに、元画像と同等の多階調画像として視認され得る画像を、表示階調数が少ない表示装置に表示させることができる。
上記表示信号変換装置(2)によれば、入力される元画像のRGBデータの各ビット数に応じて、元画像と同等の多階調画像として視認され得る、RGB各1ビットの合計8階調の画像を生成することができる。
上記表示信号変換装置(3)によれば、同時に2つの画素データが伝送されても処理できるので、CPUの画像データ伝送の負荷を軽減できる。
上記表示信号変換装置(4)によれば、デュアルスキャンディスプレイへの対応が可能となる。
上記表示信号変換装置(5)によれば、ブリンク機能をハードウェアで実現することができ、CPUの負荷を軽くすることができ、比較的低性能の安価なCPUを使用することが可能になる。また、FRC機能、画素変換機能、スキャンコンバート機能、ブリンク機能を任意に組み合わせて実現することができる。
図1は、本発明の実施の形態に係る表示信号変換装置を備えた画像表示装置の概略構成
を示すブロック図である。本画像表示装置は、画像表示装置全体を制御するCPU1、C
PU1が行う処理プログラムの一時記憶やワークエリアとして使用されるメモリ部2、処
理プログラムや画像データを記録する記録部3、表示モードの変更などの画像表示装置に
対する指示が行われる操作部4、画像を表示する表示部5、フレームバッファとして使用
されるスタティックラム(SRAM)6、本実施の形態に係る表示信号変換装置7、及び
各部間でデータ(画像データ及び制御データ)を交換するための内部バス8を備えている
。本実施の形態に係る表示信号変換装置7は、CPU−IF部9、ブリンク処理部10、
FRC処理部11、SRAM−IF部12、及びディスプレイIF部13を備えている。
データを、表示信号変換装置7内部で使用されるデータ形式に変換する。本明細書におい
ては、特に断らない限り、画像データ及び制御データは、所定のクロック信号に基づいて
変化するディジタル信号を表すこととする。制御データは、具体的には後述するように、
操作部4によって設定された表示信号変換装置7の動作モードを指定又は制御するデータ
である。また、CPU−IF部9は、CPU1からの制御データに応じて、表示信号変換
装置7の各部に必要な画像データ及び制御データを伝送する。例えば、制御データがブリ
ンク機能を指定するデータであれば、CPU1から受信した画像データをブリンク処理部
10に出力し、制御データがフレームレート制御機能(以下、FRC機能と記す)を指定
するデータであれば、画像データをFRC処理部11に出力する。
タの各画素データを、所定の周期で変化させて、ディスプレイIF部13に出力する。デ
ィスプレイIF部13は、入力される画像データを、表示部5に応じた映像信号に変換し
て表示部5に出力する。これによって、所定の周期でブリンクする画像が表示される。
の画像データの各画素データに対応して、所定の規則に従って新たなRGB各1ビット、
合計3ビットの画像データを決定して、SRAM−IF部12を介してSRAM6に出力
する。SRAM6からSRAM−IF部12を介して画像データを受信したディスプレイ
IF部13は、入力された画像データを、表示部5に応じた映像信号に変換して、表示部
5に出力する。ここで、所定の規則は、後述するように、多階調の画像データを、元の画
素のビット数よりも少ないビット数にしても、多階調画像として視認され得る規則である
。従って、表示部5の表示可能な階調数が、元の画像データの階調数よりも少なくても、
元の画像データの階調数として視認され得る画像が表示される。
る1つのバスで2つの画素データを同時に伝送する。これによって、表示に関わるバス占
有率を軽減することができる。
また、スキャンコンバート機能が指定されている場合、SRAM6に書き込まれた画像
データを、上画面領域表示データと下画面領域表示データとして、同時に読出し、ディス
プレイIF部13に出力する。これによって、デュアルスキャン対応の映像信号を生成す
ることができる。
能の各々に関して具体的に説明する。
図2はブリンク処理部10の内部構成を示すブロック図である。ブリンク処理部10は
、減光ブリンク信号生成部21、白黒ブリンク信号生成部22、マルチプレクサ23、及
びブリンククロック生成部24を備えている。
信号VSYNCEN、CPU1からの基準クロックPWM0、及び2ビットのブリンク周
期設定情報bs[1:0]から、ブリンククロックbs_clkを生成して、減光ブリン
ク信号生成部21及び白黒ブリンク信号生成部22に供給する。
レベルになる信号であり、CPU−IF部9によって、例えば図3に示したように生成さ
れる。CPU1からCPU−IF部9に入力される水平同期信号HSYNC、垂直同期信
号VSYNC、画素クロックINDCLKから、垂直同期信号VSYNCがローレベルの
期間(垂直ブランキング期間に対応)における最初の画素クロックINDCLKの1周期
幅だけ、ハイレベルとなるようにVイネーブル信号VSYNCENが生成される。同様に
、水平同期信号HSYNCがローレベルの期間(水平ブランキング期間に対応)における
最初の画素クロックINDCLKの1周期幅だけ、ハイレベルとなるようにHイネーブル
信号HSYNCENが生成される。これによって、Hイネーブル信号HSYNCEN、V
イネーブル信号VSYNCENは、それぞれ水平、垂直ブランキング期間毎に、画素クロ
ックINDCLKの1周期の間だけハイレベルとなる。
情報bs[1:0]に応じて2、4、又は8分周された分周クロックPWM1を生成し、
次に、VSYNCENがアクティブ時(例えば、ハイレベル時)に、INDCLKの立ち
上がりで、分周クロックPWM1がサンプリングされて生成される。例えば、ブリンク周
期設定情報(bs1,bs0)の組み合わせが、(0,0)の場合には分周せずに基準ク
ロックPWM0をそのまま使用し、(1,1)、(1,0)、(0,1)の場合にそれぞ
れ2、4、8分周される。これによって、表示部5の画面走査が行われていない垂直ブラ
ンキング期間中に、ブリンククロックbs_clkのハイ/ローレベルの切り換え、即ち
クロックエッジの生成が行われ、画面表示のフレーム周期と同期したブリンククロックb
s_clkが生成される。例えば、PWM0=4Hzとすれば、分周なし、2分周、4分
周、8分周の場合には、それぞれ、4Hz、2Hz、1Hz、0.5Hzの周波数のフレ
ーム周期と同期したブリンククロックbs_clkが生成される。
リンククロックbs_clkに応じて信号出力する。例えば、ブリンククロックbs_c
lkがハイレベルの間は、入力される画像データdata_inをそのまま出力し、ブリ
ンククロックbs_clkがローレベルの間は信号を出力しない。すなわち、元画像と黒
画像(画像表示なし)とが、ブリンククロックbs_clkに従って、交互に表示部5に
表示されることによって、白黒ブリンクが実現される。
を行った後、上記したブリンククロックbs_clkに応じて信号出力する。例えば、画
像データdata_inが所定のビット数のRGB信号として入力され、R、G、B各色
のデータビットの下位方向に輝度が低くなるとすると、下位ビット側に1ビットシフトす
る。例えば、1画素のRデータを5ビットとし、各ビット値をRi(i=4〜0)で表す
場合、入力されたR画像データRin=(R4,R3,R2,R1、R0)を右側に1ビッ
トシフト(最上位ビットには“0”をセットする)して、データRout=(“0”,R4
,R3,R2,R1)を生成する。その後、データRoutは、例えば、ブリンククロック
bs_clkがハイレベルの間は、減光ブリンク信号生成部21から出力され、ブリンク
クロックbs_clkがローレベルの間は出力されない。G、Bのデータに関しても同様
に処理される。これによって、表示部5に表示された場合に、元画像の約1/2の輝度(
下位ビット側に1ビットシフトした画像)となる画像データが生成される。すなわち、元
画像とその約1/2の輝度の画像とが、ブリンククロックbs_clkに従って、交互に
表示部5に表示されることによって、減光ブリンクが実現される。
の出力信号、及び減光ブリンク信号生成部21の出力信号を受信すると、CPU1から入
力される2ビットの選択信号(B_EN,BSET)に応じて、入力される3種類の信号
の中の何れか1つの信号を選択して出力する。例えば、(B_EN,BSET)が、(0
,0)又は(0,1)の場合には入力画像データが選択され、(1,0)、(1,1)の
場合には、それぞれ減光ブリンク信号生成部21、白黒ブリンク信号生成部22の出力信
号が選択される。マルチプレクサ23の出力信号は、ディスプレイIF部13に入力され
、表示部5の種類に応じた形式の映像信号に変換された後、表示部5に対して出力される
。
クの種類を決定することができ、画素クロックINDCLK、垂直同期信号VSYNC、
基準クロックPWM0、及びブリンク周期設定情報bs1[1:0]によって決定される
ブリンククロックbs_clkの周期で、フレームに同期したブリンク表示が可能となる
。例えば、減光ブリンクが指定された場合には、元画像と、その約1/2の輝度の画像と
が、ブリンククロックbs_clkに従って、交互に表示部5に表示される。また、白黒
ブリンクが指定された場合には、元画像と、黒画像(画像表示なし)とが、ブリンククロ
ックbs_clkに従って、交互に表示部5に表示される。
ック図である。FRC処理部11は、重みビット値デコード部31、カウンタ部32、F
RC変換部33とを備えている。また、重みビット値デコード部31及びFRC変換部3
3は、RGB形式の画像データのR、G、Bの各々のデータに対する処理部を備えている
。
R_DT、G_DT、B_DTに対して、所定の規則に従って各々の重みビット値wi(
i=R,G,B)を決定する。変換規則の一例を、図5に示す。例えば、入力される各R
、G、Bの画像データが4ビットである場合(4096色に対応)、図5の第1行に示し
たように、入力値と同じ値を重みビット値wi(i=R,G,B)とする。R及びGの画
像データが共に3ビット、Bの画像データが2ビット(256色に対応)の場合には、R
及びGの画像データに関しては、入力値0〜7に応じて、第2行又は第3行に示した値を
重みビット値wi(i=R,G)とし、Bの画像データに関しては、入力値0〜3に応じ
て、第4行に示した値を重みビット値wBとする。ここで、第2行又は第3行の何れが使
用されるかは、外部から入力される重み制御データFRCTESTに依存し、FRCTE
ST=0であれば第2行が使用され、FRCTEST=1であれば第3行が使用される。
例えば、FRCTEST=0、Rの画像データ=7、Gの画像データ=4、Bの画像デー
タ=2の場合、重みビット値は16進表記で、wR=F、wG=9、wB=Aとなる。ま
た、R、G、Bの画像データの各々が2ビット(64色に対応)である場合には、第4行
の値が使用される。
Hカウンタと記す)、及び4ビットの垂直カウンタ(以下、Vカウンタと記す)(何れも
図示せず)を備えている。カウンタ部32は、CPU−IF部9によって生成されるHイ
ネーブル信号及びVイネーブル信号を使用する。Hイネーブル信号HSYNCEN、Vイ
ネーブル信号VSYNCENは、各々Hカウンタ、Vカウンタに入力され、例えば、各イ
ネーブル信号の立ち上がり毎に、各カウンタの値が1だけ増加する。また、走査ビットカ
ウンタは、水平同期信号HSYNCの立ち上がり(画像表示開始)で0にリセットされた
後、画素クロックINDCLKの立ち上がり毎に1だけ増加する。カウンタ部32は、こ
れらのカウンタ値を、FRC変換部33に対して出力する。
なる画像パターン(以下、FRCパターンと記す)を備えている。FRCパターンの一例
を図6に示す。FRCパターンは、各々が4×4個の画素からなるマトリックスが、縦、
横に各々16個配置されて構成されている。図6では、3行目〜15行目のマトリックス
は省略している。図6において、白、黒の画素は各々データが1、0であることを表す。
各マトリックスは、横方向に、マトリックス中の白色の画素の個数(以下、マトリックス
の輝度と記す)が、単調に変化するように配置されている。また、同じ縦列のマトリック
スの輝度は同じであるが、上下に隣接する2つのマトリックス内部の白画素の配置が異な
るように配列されている。FRC変換部33は、入力される走査ビットカウンタ値、Hカ
ウンタ値、Vカウンタ値、及び重みビット値wi(i=R,G,B)に応じて、FRCパ
ターン中の1画素の値(1ビット)を出力する。
いま、画像の左上を原点、右方向をX軸、下方向をY軸にとり、画像上の画素の座標を原
点からの画素数(nx,ny)で表し、画素のRGB値を(dR,dG,dB)とする。
この場合、座標(nx,ny)に対応する画像データがFRC変換部33に入力されたと
き、上記した説明から分かるように、Hカウンタ値はnyを4で除算した残りの値(0〜
3)であり、走査ビットカウンタ値はnxを4で除算した残りの値(0〜3)である。ま
た、Vカウンタ値は、1フレームの画像が表示される毎に、4ビット幅のカウンタが周期
的にカウントアップされて決定される。また、重みビット値wi(i=R,G,B)は、
画素のデータ形式及びRGB値(dR,dG,dB)に応じて、上記したように図5に従
って決定される。
重みビット値wi(i=R,G,B)に応じて、図7に示すように、座標(nx,ny)
の画素に対応するFRCパターン中の1画素の値(1ビット)が決定される。即ち、Vカ
ウンタ値によって、FRCパターンの行番号(上から0〜F)が決定され、重みビット値
wi(i=R,G,B)によって、FRCパターンの列番号(左から0〜F)が決定され
る。更に、Hカウンタ値によって、各マトリックスの行番号(上から0〜3)が決定され
、走査ビットカウンタ値によって、各マトリックスの列番号(左から0〜3)が決定され
る。このように、各々のR、G、Bデータに関して、FRCパターン中の1画素の位置が
決定され、その画素値(各1ビット)が、合計3ビットのデータRGB_DT[2:0]
として出力される。
F部12を介してSRAM6に一旦記録され、ディスプレイIF部13が、SRAM−I
F部12を介してSRAM6から読み出して、表示部5に応じた映像信号として表示部5
に出力する。このSRAM6への書込み、読出しの詳細は後述する。
ータであったとしても、FRC変換によって、RGB各1ビット、合計3ビットのデータ
(8色表示)にすることができ、表示階調数が低い表示装置に表示することができる。こ
のとき、FRCパターンによって、同じ画素値であっても、画像上の画素の位置及びフレ
ームによって、出力値は異なることとなり、16フレームを1周期として周期的に繰り返
えされるので、見かけ上元画像に近い階調数で表示することができる。
表示する画像は静止画像に限定されず、16フレームの周期よりも長い周期で変化する
動画像であれば、上記した多階調表示の効果を奏する。
してCPU−IF部9に入力される画素データFPDは、1画素クロックのタイミングで
、バス幅(例えば16ビット幅)全体で1画素のデータが伝送される。これに対して、1
画素クロックのタイミングで、バス幅(例えば16ビット幅)全体で2画素データを伝送
するようになっている。即ち、画素変換機能は、バスによって伝送されるデータ、例えば
16ビットのデータFPD[15:0]を、1画素データとして処理する場合と、FPD
[15:8]及びFPD[7:0]の2画素データとして処理する場合とを、ハードウェ
ア的に変更する機能である。これを実現するために、FRC処理部11は入力されたバス
幅のデータを、上位ビット部分と下位ビット部分の2つに分けて、各々を処理して2つの
データバスRGB_DT_ODD、RGB_DT_EVENから出力する。FRC処理部
11から出力される2つのデータは、以下に説明するようにSRAM6に書き込まれる。
12は、読出バッファ部41、書込バッファ部42、アドレス生成部43、及びイネーブ
ル信号生成部44を備えている。書込バッファ部42は、FRC処理部11から画素クロ
ックINDCLKに応じて入力される画像データをバッファし、所定のタイミングで、所
定のビット幅のデータとしてSRAM6に出力する。また、読出バッファ部41は、SR
AM6から所定のビット幅のデータを読出してバッファし、所定のタイミングでディスプ
レイIF部13に出力する。ここで、書込バッファ部42への画像データは、2つのデー
タバスRGB_DT_ODD、RGB_DT_EVEN(例えば、各3ビット幅のデータ
バス、合計6ビット幅)を介して入力される。尚、上記のFRC機能の説明では、FRC
処理部11が、1つのRGB入力データバスと1つの出力データバスとを備えている場合
を説明した(図4参照)が、ここでは、FRC処理部11が、2つのRGB入力データバ
ス(各8ビット)と2つの出力データバス(RGB_DT_ODD、RGB_DT_EV
EN、各3ビット)とを備えていることとする。また、SRAM−IF部12とSRAM
6とを接続する書込データバスDO、読出データバスDIは、例えば、共に16ビットで
あり、バッファサイズは、例えば、共に96ビットである。
するアドレスデータAを、入力される画素クロックINDCLKに応じて、SRAM6に
対して出力する。例えば、アドレスAは18ビットで指定される。イネーブル信号生成部
44は、書込/読出に使用される制御信号を、入力される画素クロックINDCLK及び
Hイネーブル信号HSYNCENから生成する。SRAM6への書込みは、書込イネーブ
ル信号WE_Lがローレベルの状態で、アドレスデータAが確定される毎に、所定のデー
タ単位(例えば、1画素単位)毎にSRAM6のアドレスAに書き込まれる。また、SR
AM6からの読出しは、読出イネーブル信号OE_Lがローレベルの状態で、アドレスデ
ータAが確定される毎に、所定のデータ単位(例えば、1画素単位)毎にSRAM6のア
ドレスAから読み出される。ここで、SRAM6は、各々が画像の1フレーム分に相当す
る2つの領域(以下、第1領域、第2領域と記す)に区分されている。
RGB_DT_EVENのうち、一方のバスのみが使用される。例えば、データバスRG
B_DT_EVENが使用されるとすると、データバスRGB_DT_EVENには、F
RC処理部11によって、画素クロックINDCLKに応じて、1画素のデータが順に、
例えば、表示される画像の走査順に設定される。従って、書込バッファ部42は、画像の
走査順に画素データをSRAM6に書き込む。
込バッファ部42が第1領域に1フレーム分の画像データを書き込む。次に、アドレス生
成部43が第1領域のアドレスデータAを順に出力し、読出バッファ部41が第1領域か
ら1フレーム分の画像データを読み出す間に、アドレス生成部43が第2領域のアドレス
データAを順に出力し、書込バッファ部42が第2領域に1フレーム分の画像データを書
き込む。続いて、アドレス生成部43が第2領域のアドレスデータAを出力し、読出バッ
ファ部41が第2領域から画像データを読み出す間に、再びアドレス生成部43が第1領
域のアドレスデータAを出力し、書込バッファ部42が第1領域に画像データを書き込む
。これを繰り返し、SRAM6から読み出されたデータが、96ビットバスFRC_DT
[95:0]を介して、ディスプレイIF部13に入力されることによって、フレーム単
位で順に画像が表示される。
データバスRGB_DT_ODD、RGB_DT_EVENの両方を使用する。この場合
、FRC処理部11によって、画素クロックINDCLKに応じて、1画素のデータが交
互に2つのバスに設定される。例えば、図9に示すように、表示される画像の走査順に、
奇数番目の画素データ(1dot、3dot、・・・、31dot)がバスRGB_DT
_EVENに設定され、偶数番目の画素データ(2dot、4dot、・・・、32do
t)がバスRGB_DT_ODDに設定される。書込バッファ部42は、2つのバスから
入力されたデータを、順にバッファして、1番目の画素から順に走査順に並んだ一まとめ
のデータ(96ビット)とし、この一まとめのデータを、上記したように、SRAM6の
第1及び第2領域の何れか一方の領域に書込み、一方の領域への1フレーム分のデータの
書込みが完了した後、他方の領域に書込み、これを繰り返す。
_ODD、RGB_DT_EVENを備えることによって、CPU1から1画素のビット
数がバス幅(16ビット)に等しい画像データを伝送する場合、及び、CPU1から1画
素のビット数がバス幅(16ビット)の1/2に等しい画像データを同時に2つ伝送する
場合の両方に対応することができる。
同様に、FRC処理部11は2つのデータバスRGB_DT_ODD、RGB_DT_E
VENを備えており、SRAM−IF部12は図8に示した構成である。
、第1又は第2領域の何れかの先頭アドレスと、同じ領域の中間アドレスとの2つの領域
から、所定量のデータを交互に読み出す。図10は、1フレームに対応するSRAM6の
領域と、その読出し方法を示す図である。図10に示すように、上記した通常のモード(
シングルスキャンモード)では、画素データが書き込まれた順に読み出されるのに対して
、デュアルスキャンモードの場合には、先頭アドレスと中間アドレスとの2つのアドレス
から順に画素データが読み出される。即ち、デュアルスキャンモードで画像データを読み
出す場合、アドレスデータAは、先ず領域の先頭アドレスから、バッファの1/2のデー
タ量(96ビット/2=48ビット)だけのアドレスが順に設定され、続いて、同じ領域
の中間アドレスから、バッファの1/2のデータ量(48ビット)だけのアドレスが順に
設定される。これによって、読出バッファ部41は、96ビットのバッファの前半に画像
の先頭からの画素データを保存し、後半に画像の中間からの画素データを保存し、これら
をディスプレイIF部13に出力する。ディスプレイIF部13では、これをデュアルス
キャンデータに変換して出力する。これによって、デュアルスキャン対応の表示部5への
画像表示が可能となる。
を個々に説明したが、これらの機能を任意に組み合わせて画像データに適用することがで
る。例えば、図1において、ブリンク処理部10から出力される画像データdata_o
utがFRC処理部11に入力する経路を使用すれば、画像データに対して、ブリンク機
能とFRC機能とを同時に適用することができる。
その他のパターンであってもよい。また、FRCパターン内のマトリックスの並び順序は
、別の並びであってもよい。その場合、各カウンタから所定の規則で対応するマトリック
スを決定するようにすればよい。また、マットリックスのサイズも、4×4に限定されず
、それよりも小さいサイズのマトリックスでも、大きいサイズのマトリックスであっても
よい。
ても、表示装置に電源が投入されて起動するときの初期設定において、ソフト的に生成し
てもよい。
データサイズ以上の3つ以上の領域に区分されていてもよい。
また、ブリンク機能の減光ブリンク信号生成部21におけるビットシフトは、1ビット
に限定されない。
れる場合に好適に使用されるHMI(Human Machine Interface)機器としてのプログラ
マブル表示器であってもよい。このプログラマブル表示器は、ドット表示画面、操作入力
スイッチ、プログラマブル・ロジック・コントローラ(PLC)との間のインターフェー
ス、画面上での操作入力のような制御のためのプログラムメモリなどを備えた表示制御装
置である。一般に、プログラマブル表示器は、グラフィック表示を行うので、操作盤、ス
イッチ、表示灯などの機能を備えることができる他、デバイスの稼動状況や作業指示のよ
うな管理のための各種モニタ、機器に対する設定値を入力する端末としての機能を備えて
いる。
2 メモリ部
3 記録部
4 操作部
5 表示部
6 SRAM
7 表示信号変換装置
8 内部バス
9 CPU−IF部
10 ブリンク処理部
11 FRC処理部
12 SRAM−IF部
13 ディスプレイIF部
21 減光ブリンク信号生成部
22 白黒ブリンク信号生成部
23 マルチプレクサ
24 ブリンククロック生成部
31 重みビット値デコード部
32 カウンタ部
33 FRC変換部
41 読出バッファ部
42 書込バッファ部
43 アドレス生成部
44 イネーブル信号生成部
Claims (5)
- 入力される画素データのビット数に応じたビット数の重みビット値を出力する重みビッ
ト値デコード部、
入力される垂直同期信号、水平同期信号及び画素クロックから、水平カウンタ値、垂直
カウンタ値及び走査ビットカウンタ値を生成して出力するカウンタ部、及び
前記水平カウンタ値、前記垂直カウンタ値、前記走査ビットカウンタ値、及び前記重み
ビット値の組み合わせに応じて、各要素が1ビットデータである複数のマトリックスから
構成されるFRCパターンの中から、1つのデータを読み出してFRC画像データとして
出力するFRC変換部を備えたFRC処理部と、
2つのメモリ領域を有するメモリ部と、
入力される前記FRC画像データをバッファした後に、前記2つのメモリ領域の何れか
一方のメモリ領域に書き込むと共に、他方のメモリ領域からデータを読み出してバッファ
した後に出力するメモリIF部と、
該メモリIF部から出力される前記メモリ部から読み出されたデータを、所定の映像信
号に変換して出力するディスプレイIF部とを備え、
前記FRCパターン中の前記マトリックスの配置が、前記マトリックス中の所定の値で
ある要素の数が、前記FRCパターンの一方の軸の方向に沿って単調に減少又は増加し、
且つ他方の軸の方向に沿って変化しない配置であり、
前記重みビット値によって、前記FRCパターン中における、前記FRC画像データと
して出力されるデータを含む前記マトリックスの、前記一方の軸の方向の位置が決定され
、
前記垂直カウンタ値によって、前記FRCパターン中における、前記FRC画像データ
として出力されるデータを含む前記マトリックスの、前記他方の軸の方向の位置が決定さ
れ、
前記水平カウンタ値及び前記走査ビットカウンタ値によって、前記FRC画像データと
して出力されるデータを含む前記マトリックス中における、前記FRC画像データとして
出力されるデータの位置が決定されることを特徴とする表示信号変換装置。 - 前記マトリックスが4行4列のマトリックスであり、
前記FRCパターンが、前記マトリックスを行方向に16個、列方向に16個配列して
形成されるパターンであり、
前記重みビット値デコード部に入力される前記画素データが4ビットデータである場合
、前記重みビット値が前記画素データと同じ値であり、
前記重みビット値デコード部に入力される前記画素データが2ビットデータである場合
、前記重みビット値が、16進数表記で、0以上F以下の範囲を略3等分する2つの値、
0、及びFから成る群の中の1つの値であり、
前記重みビット値デコード部に入力される前記画素データが3ビットデータである場合
、前記重みビット値が、16進数表記で、0以上F以下の範囲を略7等分する6つの値、
0、及びFから成る群の中の1つの値であることを特徴とする請求項1記載の表示信号変
換装置。 - 前記FRC処理部に、走査線方向に隣接する2つの前記画素データが同時に入力される
場合に、走査線方向の並びの奇数番目の前記画素データに対する前記FRC画像データを
順に出力する第1のデータバスと、前記走査線方向の並びの偶数番目の前記画素データに
対する前記FRC画像データを順に出力する第2のデータバスとを備え、
前記メモリIF部が、
入力される画素クロック及び水平同期信号に応じて、前記メモリ部にデータを書き込む
アドレスを出力するアドレス生成部と、
前記FRC処理部からの前記第1のデータバスによって入力される第1のデータと、前
記第2のデータバスを介して入力される前記第2のデータとを、1データ毎に交互にバッ
ファして、前記アドレスに応じて前記メモリ部に書き込む書込バッファ部と、
前記メモリ部から前記アドレスに応じてデータを読み出し、バッファして出力する読出
バッファ部とを備えていることを特徴とする請求項1又は請求項2記載の表示信号変換装
置。 - 前記メモリ部からのデータ読出し時に、前記アドレス生成部が、前記2つのメモリ領域
の一方のメモリ領域の先頭アドレスから開始する所定数の第1の読出しアドレス群を生成
し、これに続いて、前記一方のメモリ領域の中間アドレスから開始する前記所定数の第2
の読出しアドレス群とを生成することを特徴とする請求項3記載の表示信号変換装置。 - ブリンク制御信号及びマルチプレクサ制御信号を出力するCPU−IF部と、
前記ブリンク制御信号から、垂直ブランキング期間中に信号レベルが反転するブリンク
クロックを生成するブリンククロック生成部、
前記ブリンククロックのハイ/ローに応じて、入力される画像データを出力する、又は出力しない制御をする白黒ブリンク信号生成部、
入力される前記画像データを所定のビット数だけビットシフトしてビットシフト画像デ
ータを生成し、前記ブリンククロックに応じて、入力される前記画像データと前記ビット
シフト画像データとを交互に出力する減光ブリンク信号生成部、及び
前記マルチプレクサ制御信号に応じて、前記白黒ブリンク信号生成部からの出力信号、
及び前記減光ブリンク信号生成部からの出力信号の何れかを選択して、前記FRC処理部
に画像データとして出力するマルチプレクサを備えたブリンク処理部とをさらに備えてい
ることを特徴とする請求項4記載の表示信号変換装置。
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JP2001215938A (ja) * | 1999-11-22 | 2001-08-10 | Ricoh Co Ltd | 画像表示装置及び該画像表示装置を備えた機器 |
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