JP2010147684A5 - - Google Patents
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Claims (12)
- 光電変換を行い、アナログ信号を出力する画素が行列状に配置された画素領域と、
前記画素領域の列に対応して設けられるとともに、前記アナログ信号をデジタル信号に変換する複数のアナログデジタル変換器と、
前記アナログデジタル変換器により変換されたデジタル信号を保持する複数のデジタルメモリと、
それぞれが複数の前記デジタルメモリを含む複数のブロックの各々に対して設けられた複数のバッファ回路を有し、
複数の前記バッファ回路が、直列に連なっていることを特徴とする固体撮像装置。 - 前記固体撮像装置は、更にブロック選択部を有し、該ブロック選択部は、前記複数のブロックのうち、一のブロックに含まれるデジタルメモリの出力と、別のブロックに対応して設けられたバッファ回路の出力と、を選択的に前記一のブロックに対応して設けられたバッファ回路に入力させることを特徴とする請求項１に記載の固体撮像装置。
- 前記ブロックは、前記デジタルメモリの出力をバッファリングする、ブロックバッファ回路を更に有することを特徴とする請求項２に記載の固体撮像装置。
- 光電変換を行い、アナログ信号を出力する画素が行列状に配置された画素領域と、
前記画素領域の列に対応して設けられるとともに、前記アナログ信号をデジタル信号に変換する複数のアナログデジタル変換器と、
前記アナログデジタル変換器により変換されたデジタル信号を保持する複数のデジタルメモリと、
複数の前記デジタルメモリをブロックとして、該ブロックに対応して設けられるとともに、該ブロックに含まれる前記複数の前記デジタルメモリに保持された前記デジタル信号が出力される複数のブロックデジタル出力線と、
前記複数のブロックデジタル出力線からのデジタル信号を出力する共通デジタル出力線と、
前記ブロックデジタル出力線と前記共通デジタル出力線との間に設けられ、前記ブロックデジタル出力線からのデジタル信号をバッファリングするバッファ回路と、
各々が前記ブロックに対応して設けられた複数のブロック選択部と、を有し、
前記ブロック選択部の各々は、前記ブロック選択部と対応する前記ブロックの前記バッファ回路の出力あるいは別の前記ブロック選択部の出力とを選択的に受けてバッファリングすることを特徴とする固体撮像装置。 - 前記デジタルメモリの読み出しを制御する水平走査回路を更に有し、
前記水平走査回路は、前記デジタルメモリが配列された順番に、前記デジタルメモリに保持されたデジタル信号が前記共通デジタル出力線に出力されるように制御することを特徴とする請求項４に記載の固体撮像装置。 - 前記バッファ回路は、ＣＭＯＳインバータを有することを特徴とする請求項１乃至５のいずれか１項に記載の固体撮像装置。
- 前記バッファ回路は、入力信号をクロックに同期化させる同期化遅延回路を有することを特徴とする請求項１乃至６のいずれか１項に記載の固体撮像装置。
- 前記バッファ回路は、入力差動信号を比較して論理を確定する比較回路を有することを特徴とする請求項１乃至７のいずれか１項に記載の固体撮像装置。
- 前記ブロックデジタル出力線は、前記ブロックにつき複数設けられ、一の前記ブロックに含まれる複数の前記デジタルメモリに保持されたデジタル信号が並列して出力されることを特徴とする請求項４又は５に記載の固体撮像装置。
- 前記水平走査回路は、隣接する前記ブロックに含まれる前記デジタルメモリであって、隣接する前記デジタルメモリに保持されたデジタル信号が、対応する前記ブロックデジタル出力線に同じタイミングで出力されるように制御することを特徴とする請求項５に記載の固体撮像装置。
- 前記共通デジタル出力線と前記ブロックデジタル出力線との間に設けられ、前記ブロック毎に遅延量の制御を行う選択遅延回路を更に有することを特徴とする請求項４、５、９及び１０のいずれか１項に記載の固体撮像装置。
- 請求項１乃至１１のいずれか１項に記載の固体撮像装置と、
前記画素領域に光像を形成する光学系と、
前記固体撮像装置から出力された信号を処理する信号処理部と
を有することを特徴とする撮像システム。
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